CN113327923B - 一种静电泄放自保护的异质结半导体器件 - Google Patents
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Abstract
本发明涉及一种静电泄放自保护的异质结半导体器件，包括：缓冲层、沟道层、异质结沟道、势垒层；势垒层上表面设有金属漏电极、金属源电极；金属漏电极与金属源电极之间且接近金属源电极间隔设有由第一p型半导体层、第一n型半导体层、第二p型半导体层交替组成的栅保护区以及由第三p型半导体层与金属栅电极层叠构成的栅控制区；栅保护区a与栅控制区b之间通过高阻介质层隔离；栅保护区提供ESD电流泄放通道保护栅极免受瞬时大电流的冲击。本发明相比传统的外部ESD保护电路具有集成度高、占用面积小、寄生电容小等优点。
Description
技术领域
本发明属于功率电子及半导体器件可靠性研究领域，具体而言是一种在器件栅极和源极之间集成双向二极管起到静电防护作用的异质结半导体器件。
背景技术
在过去的几十年间，以硅为代表的第一代半导体材料支撑着电子信息社会的高速发展，随着科技的进步，硅基器件的研究已经接近于其理论极限值。目前，经过砷化镓(GaAs)、锑化铟(InSb)等第二代半导体的发展，碳化硅(SiC)、氮化镓(GaN)等第三代半导体以其优越的特性正在被大量研发和应用。第三代半导体氮化镓是一种宽带隙半导体，具有热导率高、耐高温、抗辐射、耐酸碱、高强度和高硬度等优点，是目前全球在半导体材料研究方向的热点。氮化镓作为新型半导体材料，无论是在光电子、高温大功率器件还是高频微波器件应用方面都有着广阔的前景。氮化镓高电子迁移率晶体管(GaN high-electron-mobility transistor，GaN HMET)器件由于其势垒层与沟道层通过极化效应形成的异质结沟道具有极高的电子迁移率，因此GaN器件具有低导通电阻、高工作频率、高转换效率、低寄生电容等优势；目前，在许多功率***电路中也采用GaN HMET器件作为核心开关组件，相应的可靠性也在产品更新迭代中不断提高。
尽管如此，依然有一些可靠性问题值得关注。其中，静电泄放(Electro-Staticdischarge，ESD)是生活中常见的现象，对于半导体器件来说，人体或金属上积累的静电荷接触到芯片的引脚，就会在极短的时间内(几十到几百纳秒)产生极大的瞬时电流或电压尖峰足以烧毁器件使器件永久失效。虽然氮化镓异质结器件具有很高的击穿电场，但是其特殊的器件结构，内部本身不存在PN结构辅助泄放电荷能量冲击，因此传统增强型异质结半导体器件通常在器件外部并联ESD保护支路以提高整体抗ESD冲击能力，常用的ESD保护支路主要有二极管、三极管(Bipolar JunctionTransistor，BJT)、栅极接地NMOS管(GroundedGate NMOS，GGMOS)、可控硅器件(Silicon Controlled Rectifier，SCR)等。但这些方法的缺点是集成度低，电路设计复杂，寄生电容较大，且占用面积大成本高。因此，从提高***集成度、增加器件鲁棒性角度出发，提高器件自身抗静电冲击能力具有重要意义。
发明内容
技术问题：ESD是影响器件可靠性的首要因素之一，人体或金属上积累的静电荷接触到芯片的引脚，就会在极短的时间内产生极大的瞬时电流或电压尖峰足以烧毁器件使器件永久失效。本发明就是针对上述问题，提出一种静电泄放自保护的异质结半导体器件。
技术方案：本发明采用的一种静电泄放自保护的异质结半导体器件自下至上顺序设有缓冲层、沟道层、势垒层；所述沟道层与所述势垒层接触形成异质结沟道；所述势垒层上表面的一边设有金属漏电极，相对的另一边设有金属源电极；位于所述势垒层上表面金属源电极延伸方向，金属漏电极与金属源电极之间且接近金属源电极顺序设有由第一p型半导体层、第一n型半导体层、第二p型半导体层组成的栅保护区；第三p型半导体层与第一p型半导体层的长度方向同轴线，金属栅电极位于第三p型半导体层和第一p型半导体层的上方，由第三p型半导体层与金属栅电极层叠构成栅控制区；所述栅保护区与栅控制区之间通过高阻介质层隔离；所述金属源电极与栅保护区中第二p型半导体层直接接触；所述金属栅电极同时与栅保护区中第一p型半导体层、高阻介质层、栅控制区中的第三p型半导体层直接接触。
所述第一n型半导体层为轻掺杂，第二p型半导体层掺杂浓度比第一p型半导体层掺杂浓度高；第一p型半导体层与第二p型半导体层设计比第一n型半导体层要厚。
所述第一n型半导体层厚度为10nm-100nm。
所述栅保护区为多个第一p型半导体层、第一n型半导体层与第二p型半导体层依次相接触形成的交替组合结构，且能沿金属源电极延伸方向间隔分布多个栅保护区。
所述栅保护区交替组合结构由高阻区代替，沿金属源电极延伸方向还可以间隔分布多个高阻区。
所述金属栅电极与栅保护区中第一p型半导体层形成欧姆接触，与栅控制区中第三p型半导体层形成肖特基接触；金属漏电极与金属源电极与势垒层形成欧姆接触。
所述金属栅电极为镍、铂、镍金或铂金的一种或多种组合。
所述金属漏电极与金属源电极为钛、铝、铂、金或镍的一种或多种组合。
有益效果：本发明器件在内部集成ESD防护电路，通过在栅极和源极之间掺杂形成交替组合结构作为静电泄放通路，能同时对栅极和源极进行有效ESD防护。其工作原理为：当器件正常工作时，栅极开启，器件导通，导通电压不足以让静电泄放通路开启，静电泄放通路相当于断路，对器件正常工作没有影响；当器件栅极遭受到静电冲击时，金属栅电极下方的第一p型半导体层与第一n型半导体层形成的pn结正向导通，瞬时大电压使第一n型半导体层与第二p型半导体层形成的pn结反向击穿，导通电阻迅速减小，静电泄放通路相当于短路从而迅速泄放掉大的静电释放电流；同理，当器件源极遭受到静电冲击时，静电泄放通路同样开启，使器件栅极和源极得到保护。本发明具有如下优点：
(1)提供静电泄放通路
在不影响器件正常工作的前提下，本发明器件栅极与源极之间的静电泄放通路在器件正常工作时关断，在栅极或源极遭受ESD冲击时迅速导通提供一个泄放瞬时大电流的通路，避免器件直接击穿或被烧毁。从而保护器件和整个电路的安全，提高器件和电路的鲁棒性。
(2)外部寄生电容小
相比于传统的外部ESD保护电路，本发明将静电泄放通路集成在器件内部，减少了金属互连线之间引入的寄生电容，降低了器件在应用中由于寄生电容带来的不利影响。寄生电容小使得器件能够工作在更高的频率下，提高开关速度并且降低功耗；同时减少了由寄生电容、电感引入的***震荡的风险。
(3)集成度高
本发明器件在栅极和源极之间增设的栅保护区作为静电泄放通路，可代替外部并联的ESD保护电路，具有更高的集成度。集成度高意味着占用面积小，同样的面积下可生产更多的芯片，节约了成本，且效率更高。
(4)良好的工艺兼容性
本发明提出的栅保护区中第一p型半导体层、第一n型半导体层与第二p型半导体层可以通过传统工艺中分步外延的方式形成、最后统一退火激活，本发明涉及的工艺步骤相比传统工艺仅增加了重复光刻次数、无需引入额外新工艺，因此本发明涉及工艺与现有工艺具有良好的兼容性。
附图说明
图1是传统增强型异质结半导体器件结构图；
图2(a)是本发明提出的一种静电泄放自保护的异质结半导体器件3D图；
图2(b)是本发明提出的一种静电泄放自保护的异质结半导体器件的俯视图，图中未示出金属栅电极；
图2(c)是本发明提出的一种静电泄放自保护的异质结半导体器件沿图2(b)示意A-A’切面的剖面图；
图2(d)是本发明提出的一种静电泄放自保护的异质结半导体器件沿图2(b)示意B-B’切面的剖面图；
图2(e)是本发明提出的一种静电泄放自保护的异质结半导体器件沿图2(b)示意C-C’切面的剖面图；
图2(f)是本发明提出的一种静电泄放自保护的异质结半导体器件的等效电路图；
图3是本发明提出的一种静电泄放自保护的异质结半导体器件的实施例2的俯视图，图中未示出金属栅电极；
图4是本发明提出的一种静电泄放自保护的异质结半导体器件的实施例3的俯视图，图中未示出金属栅电极；
图5是本发明提出的一种静电泄放自保护的异质结半导体器件与传统异质结半导体器件击穿电压仿真对比图，该图表明本发明提出的一种静电泄放自保护的异质结半导体器件具有更好的栅保护效果，具有更高的ESD击穿电压。
图中有：缓冲层1、沟道层2、异质结沟道3、势垒层4、金属漏电极5、高阻介质层6、第一p型半导体层7、第一n型半导体层8、第二p型半导体层9、金属栅电极10、金属源电极11、第三p型半导体层12、栅保护区a、栅控制区b。
具体实施方式
以下结合附图对本发明的实施案例进行说明，此处描述的实施案例仅用于说明和解释发明，并不用于限定本发明。
实施例1
参照图2(a)、图2(b)，图2(a)示出了一种静电泄放自保护的异质结半导体器件3D图，图2(b)示出了一种静电泄放自保护的异质结半导体器件的俯视图，本例器件包括：
缓冲层1、沟道层2、势垒层4；所述沟道层2与所述势垒层4接触形成异质结沟道3；所述势垒层4上表面设有金属漏电极5、金属源电极11；位于所述势垒层4上表面金属源电极5延伸方向，金属漏电极5与金属源电极11之间且接近金属源电极11间隔设有由第一p型半导体层7、第一n型半导体层8、第二p型半导体层9交替组成的栅保护区a以及由第三p型半导体层12与金属栅电极10层叠构成的栅控制区b；所述栅保护区a与栅控制区b之间通过高阻介质层6隔离；所述金属源电极11与栅保护区中第二p型半导体层9直接接触；所述金属栅电极10同时与栅保护区a中第一p型半导体层7、高阻介质层6、栅控制区b中的第三p型半导体层12直接接触；在本实施例中，
所述第一n型半导体层8为轻掺杂，第二p型半导体层9掺杂浓度较高且比第一p型半导体层7掺杂浓度高；第一n型半导体层8厚度最薄可以为10nm-100nm，第一p型半导体层7与第二p型半导体层9设计比第一n型半导体层8要厚；
所述金属栅电极10与栅保护区a中第一p型半导体层7形成欧姆接触，与栅控制区b中第三p型半导体层12形成肖特基接触；金属漏电极5与金属源电极11与势垒层4形成欧姆接触；所述金属栅电极10可以为镍、铂或镍金、铂金合金的一种或多种组合，所述金属漏电极5与金属源电极11可以为钛、铝、铂、金、镍的一种或多种组合。
实施例2
参照图3，与实施例1相比，本实施例的栅保护区a可以为多个第一p型半导体层7、第一n型半导体层8与第二p型半导体层9依次相接触形成的交替组合结构，且可以沿金属源电极11延伸方向间隔分布多个栅保护区a；
实施例3
参照图4，与实施例1相比，本实施例的栅保护区a交替组合结构可以由高阻区13代替，沿金属源电极11延伸方向还可以间隔分布多个高阻区13，其他结构与实施例1相同。高阻区13采用极低浓度的p型半导体材料，与异质结HEMT器件并联，除了提供静电释放电流泄放通路，还在器件正常工作时起到分流的作用，从而保护栅电极、减小栅漏电。
Claims (9)
1.一种静电泄放自保护的异质结半导体器件，其特征在于，该异质结半导体器件自下至上顺序设有缓冲层（1）、沟道层（2）、势垒层（4）；所述沟道层（2）与所述势垒层（4）接触形成异质结沟道（3）；所述势垒层（4）上表面的一边设有金属漏电极（5），相对的另一边设有金属源电极（11）；位于所述势垒层（4）上表面金属源电极（5）延伸方向，金属漏电极（5）与金属源电极（11）之间且接近金属源电极（11）顺序设有由第一p型半导体层（7）、第一n型半导体层（8）、第二p型半导体层（9）组成的栅保护区（a）；第三p型半导体层（12）与第一p型半导体层（7）的长度方向同轴线，金属栅电极（10）位于第三p型半导体层（12）和第一p型半导体层（7）的上方，由第三p型半导体层（12）与金属栅电极（10）层叠构成栅控制区（b）；所述栅保护区（a）与栅控制区（b）之间通过高阻介质层（6）隔离；所述金属源电极（11）与栅保护区中第二p型半导体层（9）直接接触；所述金属栅电极（10）同时与栅保护区（a）中第一p型半导体层（7）、高阻介质层（6）、栅控制区（b）中的第三p型半导体层（12）直接接触。
2.根据权利要求1所述一种静电泄放自保护的异质结半导体器件，其特征在于：所述第一n型半导体层（8）为轻掺杂，第二p型半导体层（9）掺杂浓度比第一p型半导体层（7）掺杂浓度高；第一p型半导体层（7）与第二p型半导体层（9）设计比第一n型半导体层（8）要厚。
3.根据权利要求1所述一种静电泄放自保护的异质结半导体器件，其特征在于，所述第一n型半导体层（8）厚度为10nm-100nm。
4.根据权利要求1所述一种静电泄放自保护的异质结半导体器件，其特征在于，所述栅保护区（a）为多个第一p型半导体层（7）、第一n型半导体层（8）与第二p型半导体层（9）依次相接触形成的交替组合结构，且能沿金属源电极（11）延伸方向间隔分布多个栅保护区（a）。
5.根据权利要求4所述一种静电泄放自保护的异质结半导体器件，其特征在于，所述栅保护区（a）交替组合结构由高阻区（13）代替。
6.根据权利要求5所述一种静电泄放自保护的异质结半导体器件，其特征在于，所述高阻区（13）沿金属源电极（11）延伸方向间隔分布多个。
7.根据权利要求1所述的一种静电泄放自保护的异质结半导体器件，其特征在于，所述金属栅电极（10）与栅保护区（a）中第一p型半导体层（7）形成欧姆接触，与栅控制区（b）中第三p型半导体层（12）形成肖特基接触；金属漏电极（5）与金属源电极（11）与势垒层（4）形成欧姆接触。
8.根据权利要求1所述的一种静电泄放自保护的异质结半导体器件，其特征在于，所述金属栅电极（10）为镍、铂、镍金或铂金的一种或多种组合。
9.根据权利要求1所述的一种静电泄放自保护的异质结半导体器件，其特征在于，所述金属漏电极（5）与金属源电极（11）为钛、铝、铂、金或镍的一种或多种组合。
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- 2021-05-31 CN CN202110598471.7A patent/CN113327923B/zh active Active
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