JP6589333B2 - 回路装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、電子機器及び移動体等に関する。

従来より、物理量トランスデューサーからの検出信号に基づいて物理量を検出する回路装置が知られている。ジャイロセンサーを例にとれば、回路装置は物理量として角速度等を検出する。ジャイロセンサーは、例えばデジタルカメラ、スマートフォン等の電子機器や車、飛行機等の移動体に組み込まれ、検出された角速度等の物理量を用いて、手振れ補正、姿勢制御、ＧＰＳ自律航法等が行われる。

特開２０１０−３４７２２号公報 特開２０１２−２１７１２１号公報

上記の回路装置において、例えば検出回路にＡ／Ｄ変換回路やＤＳＰ部（デジタル処理部）などの物理量の検出用の回路を設けた場合、発振回路を有するクロック信号生成回路を回路装置に設け、このクロック信号生成回路により高速のクロック信号を生成する手法を採用すれば、これらの回路の高速動作の実現が可能になる。

しかしながら、この手法を採用すると、物理量トランスデューサーと回路装置を接続して、物理量検出装置として構成した場合に、物理量トランスデューサーを駆動する駆動信号の駆動周波数成分が、クロック信号生成回路により生成されたクロック信号に基づく信号により動作する回路に対して影響を及ぼし、検出性能が劣化する可能性がある。

なお、特許文献１には、Ａ／Ｄ変換回路が駆動信号を電圧制御発振器の出力クロックでＡ／Ｄ変換し、そのＡ／Ｄ変換において駆動信号がゼロ点（サイン波の位相ゼロ）でサンプリングされるように電圧制御発振器をフィードバック制御するＰＬＬ回路が開示されている。また特許文献２には、カウンターを用いたデジタル処理の位相比較により駆動信号に位相同期させるＰＬＬ回路が開示されている。しかしながら、特許文献１、２は、ＰＬＬ回路により駆動信号に対して位相を同期させたクロック信号を生成する技術である。

本発明の幾つかの態様によれば、物理量トランスデューサーの駆動周波数成分が検出回路に対して影響を及ぼすことによって発生する検出性能の劣化を低減できる回路装置、電子機器及び移動体等を提供できる。

本発明の一態様は、物理量トランスデューサーを駆動する駆動回路と、周波数比較器と発振器とを有し、前記駆動回路からの信号を基準クロック信号としてクロック信号を生成するＦＬＬ（Frequency Locked Loop）回路と、前記クロック信号に基づいて動作する回路を有し、前記物理量トランスデューサーからの検出信号の検出処理を行う検出回路と、を含む回路装置に関係する。

本発明の一態様によれば、ＦＬＬ回路により駆動回路からの信号を基準クロック信号としてクロック信号が生成され、そのＦＬＬ回路により生成されたクロック信号に基づいて動作する回路を含む検出回路により、物理量トランスデューサーからの検出信号の検出処理が行われる。物理量トランスデューサーの駆動周波数成分が検出回路に対して影響を及ぼすことによって発生する検出性能の劣化を低減することが可能になる。

また本発明の一態様では、前記周波数比較器は、前記基準クロック信号を分周する分周回路と、前記分周回路からの分周クロック信号と前記発振器からの前記クロック信号とに基づく比較対象値と、前記比較対象値の基準値との比較処理を行う比較器と、を有してもよい。

このように、基準クロック信号を分周した分周クロック信号と発振器からのクロック信号とに基づく比較対象値と、その比較対象値の基準値との比較処理を行うことで、周波数比較が実現され、その周波数比較の結果に基づいて発振器の発振周波数を制御することが可能となる。また、このような構成とすることで、デジタル処理による周波数比較が可能となり、周波数比較器を簡素化できる。

また本発明の一態様では、前記周波数比較器は、前記分周クロック信号で規定される計測期間を、前記クロック信号によってカウントすることで計測されたカウント値を、前記比較対象値として出力するカウンターを有してもよい。

このように、分周クロック信号で規定される計測期間をクロック信号によってカウントすることで、そのカウント値を、分周クロック信号とクロック信号とに基づく比較対象値として求めることができる。そして、そのカウント値と、カウント値の基準値とを比較処理することで、周波数比較を実現できる。

また本発明の一態様では、前記基準値をＳＣとし、前記分周回路の分周比をＤＲとし、前記駆動回路からの信号の周波数をＦＲとし、前記発振器が出力する前記クロック信号の周波数をＦＶとする場合に、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲであってもよい。

このように本発明の一態様では、クロック信号の周波数ＦＶと、駆動回路からの信号の周波数ＦＲとの周波数比はＳＣ／ＤＲとなる。このように周波数比が一定となることで、物理量トランスデューサーの駆動周波数成分と検出回路の動作周波数とが干渉する干渉周波数を確実に避けることが可能となり、検出性能の劣化を低減できる。

また本発明の一態様では、ＳＣ／ＤＲは小数であってもよい。

ｊ×ＦＲ≠ＦＶ／ｉ、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲから、ＳＣ／ＤＲ≠ｊ×ｉである。即ち、ＳＣ／ＤＲが小数に設定されることで、干渉周波数を避けたクロック信号を生成することができる。

また本発明の一態様では、ＳＣは小数であってもよい。

このようにすれば、分周回路の分周比ＤＲが小さい場合であってもＳＣ／ＤＲを任意の小数に設定することが可能となり、干渉周波数を避ける上で適切な周波数比ＳＣ／ＤＲを設定できる。

また本発明の一態様では、前記回路は、前記クロック信号に基づく動作用信号により動作し、ｉを１以上の整数とし、ｊを１以上の整数とし、前記動作用信号の周波数をＦＶ／ｉとする場合に、ｊ×ＦＲ≠ＦＶ／ｉとなるようにＳＣ／ＤＲが設定されてもよい。

仮に周波数がロックされない発振器からのクロック信号に基づいて動作用信号が生成されたとし、その発振器の発振周波数をｆｏｓとした場合、干渉周波数はｊ×ＦＲ＝ｆｏｓ／ｉとなる周波数ｆｏｓである。この点、本発明の一態様によれば、クロック信号の周波数ＦＶがｊ×ＦＲ≠ＦＶ／ｉとなるようにＳＣ／ＤＲが設定され、この周波数比ＳＣ／ＤＲはＦＬＬ回路により一定に保たれるので、干渉周波数を確実に避けることができる。

また本発明の一態様では、前記発振器は、前記周波数比較器の出力に基づく発振周波数設定値が設定され、前記発振周波数設定値に基づいて発振するＣＲ発振回路を有してもよい。

ＣＲ発振回路は、それを構成する抵抗やキャパシター、トランジスターの温度特性や製造ばらつきによって、発振周波数が変動する。仮に、このＣＲ発振回路が生成したクロック信号を検出回路に供給した場合、上記の変動によって回路の動作周波数が干渉周波数に一致する可能性がある。この点、本発明の一態様によれば、ＦＬＬ回路によりＣＲ発振回路の発振周波数が制御されるので、干渉周波数を避けた発振周波数を維持することができる。

また本発明の一態様では、前記ＣＲ発振回路は、可変容量回路及び可変抵抗回路の少なくとも一方を有し、前記発振周波数設定値に応じて前記可変容量回路の容量値又は前記可変抵抗回路の抵抗値が設定されることで、前記ＣＲ発振回路の発振周波数が設定されてもよい。

このように、発振周波数設定値に応じて前記可変容量回路の容量値又は前記可変抵抗回路の抵抗値が設定されることで、ＦＬＬ回路による発振周波数のフィードバック制御が実現され、干渉周波数を避けた発振周波数を維持することができる。

また本発明の一態様では、前記ＣＲ発振回路は、可変容量回路と可変抵抗回路とを有し、前記可変抵抗回路は、直列接続される複数の抵抗素子と、前記複数の抵抗素子の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子と、を有し、前記可変容量回路は、前記発振周波数設定値に応じて容量値が設定される回路であってもよい。

このようにすれば、ヒューズ素子の切断により可変抵抗回路の抵抗値を調整できる。そして、この調整により、発振周波数設定値に応じた発振周波数の調整範囲に所望の発振周波数が入るように、発振周波数を粗調整することが可能となる。

また本発明の一態様では、前記周波数比較器と前記発振器の間に設けられるループフィルターを含んでもよい。

また本発明の一態様では、前記ループフィルターは、前記周波数比較器の出力を積分する積分器と、前記積分器の出力にゲイン処理を行うゲイン処理部と、を有してもよい。

このように、ＦＬＬ回路に、周波数比較器と、その周波数比較器の出力を積分する積分器を設けることで、デルタシグマ変調による発振周波数のフィードバック制御を行うことが可能となる。これにより、発振周波数設定値により離散的な発振周波数が選択される場合であっても、時間平均として所望の発振周波数となっているクロック信号を生成することができる。

また本発明の一態様では、前記検出回路は、前記クロック信号に基づいて動作する前記回路として、Ａ／Ｄ変換回路及びデジタル信号処理部の少なくとも一方を有してもよい。

また本発明の一態様では、前記クロック信号に基づいて動作し、前記駆動回路と前記検出回路を制御する制御部を含んでもよい。

物理量トランスデューサーの駆動周波数成分が、Ａ／Ｄ変換回路やデジタル信号処理部の動作周波数と干渉することによって、検出性能の劣化が発生する可能性がある。この点、本発明の一態様によれば、干渉周波数を避けた動作周波数を実現できるので、検出性能の劣化を低減できる。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。

本実施形態の回路装置の構成例。 回路装置の比較構成例。 干渉周波数についての説明図。 本実施形態のＦＬＬ回路の第１の構成例。 本実施形態のＦＬＬ回路の第２の構成例。 本実施形態のＦＬＬ回路の伝達関数についての説明図。 本実施形態のＦＬＬ回路の設定パラメーターの第１の例。 図８（Ａ）〜図８（Ｄ）は、第１の例の設定パラメーターでのＦＬＬ回路の動作波形例。 第１の例の設定パラメーターでのＦＬＬ回路の動作波形例。 本実施形態のＦＬＬ回路の設定パラメーターの第２の例。 図１１（Ａ）〜図１１（Ｃ）は、第２の例の設定パラメーターでのＦＬＬ回路の動作波形例。 本実施形態のＦＬＬ回路の設定パラメーターの第３の例。 発振器がＣＲ発振回路である場合の、発振器の構成例。 ＣＲ発振回路を構成する増幅回路、可変抵抗回路及び可変容量回路の詳細な構成例。 発振器の変形構成例。 ＦＬＬ回路の変形構成例。 演算処理部の構成例。 本実施形態の回路装置、電子機器、ジャイロセンサー（物理量検出装置）の構成例。 駆動回路、検出回路の詳細な構成例。 図２０（Ａ）〜図２０（Ｄ）は本実施形態の回路装置が組み込まれる移動体、電子機器の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置の構成例
図１に、本実施形態の回路装置の構成例を示す。回路装置２０は、物理量トランスデューサー１２を駆動する駆動回路３０と、駆動回路３０からの信号を基準クロック信号ＣＫＦとしてクロック信号ＯＳＱを生成するＦＬＬ（Frequency Locked Loop）回路１３０と、物理量トランスデューサー１２からの検出信号ＴＱの検出処理を行う検出回路６０と、を含む。

ＦＬＬ回路１３０は、基準クロック信号ＣＫＦに対する周波数比（逓倍率）を一定に保った（ロックした）クロック信号ＯＳＱを生成する回路である。クロック信号ＯＳＱの位相は基準クロック信号ＣＫＦの位相に同期しなくてもよい。ＦＬＬ回路１３０は、基準クロック信号ＣＫＦとクロック信号ＯＳＱの周波数を比較する周波数比較器１３２と、その周波数比較器１３２の出力値ＱＦＤ（出力信号）に対応する周波数で発振する発振器１３４と、を有する。このフィードバックループにより、基準クロック信号ＣＫＦとクロック信号ＯＳＱの周波数比がロックされる。なお、基準クロック信号ＣＫＦは、駆動回路３０内の信号に基づいて生成されるクロック信号であり、例えば物理量トランスデューサー１２の駆動周波数と同じ又は２倍の周波数のクロック信号である。

検出回路６０は、クロック信号ＯＳＱに基づいて動作する回路を有する。即ち、駆動回路３０からの基準クロック信号ＣＫＦに対して周波数比が一定に保たれたクロック信号ＯＳＱに基づいて、その回路は動作する。

検出回路６０には、駆動信号の周波数成分を含む物理量トランスデューサー１２からの検出信号ＴＱが入力される。即ち、クロック信号ＯＳＱに基づいて動作する回路は、駆動信号の周波数成分を含む信号を処理する。本実施形態によれば、クロック信号ＯＳＱと駆動信号の周波数比をＦＬＬ回路１３０により一定に保つことができるので、駆動周波数成分が検出回路に対して影響を及ぼすことによって発生する検出性能の劣化を低減できる。この点について、以下に詳細に説明する。

本実施形態の検出回路６０は、クロック信号ＯＳＱに基づいて動作する回路として、Ａ／Ｄ変換回路及びデジタル信号処理部の少なくとも一方を有する。なお、以下では検出回路６０がＡ／Ｄ変換回路及びデジタル信号処理部を含む場合を例に説明するが、いずれか一方を含まない場合にも本発明を適用できる。

従来は、これらの回路を、物理量トランスデューサー１２を駆動する駆動回路３０の駆動信号に基づく信号により動作させているが、駆動信号の駆動周波数はそれほど高くない（例えば５０〜１５０ｋＨｚ）。このため、Ａ／Ｄ変換回路やデジタル信号処理部などの物理量の検出用の回路の高速動作の実現が難しいという問題がある。

この問題を解決する手法として、発振回路を有するクロック信号生成回路を回路装置に設け、このクロック信号生成回路により高速のクロック信号を生成する手法を採用したとする。図２に、この場合の回路装置の比較構成例を示す。図２は、物理量トランスデューサーが振動片１０（角速度センサー素子）である場合の比較構成例である。

この回路装置２０は、駆動回路３０、検出回路６０、クロック信号生成回路７０を含む。検出回路６０は、振動片１０からの検出信号ＩＱを増幅する増幅回路６１と、駆動回路３０からの同期信号ＳＹＣにより増幅回路６１からの信号を同期検波する同期検波回路８１と、同期検波回路８１からの信号をローパスフィルター処理するフィルター部９０と、フィルター部９０からの信号をＡ／Ｄ変換するＡ／Ｄ変換回路１００と、Ａ／Ｄ変換回路１００からの信号をデジタル処理して角速度情報を出力するＤＳＰ部１１０（デジタル信号処理部）と、を含む。

ＤＳＰ部１１０には、クロック信号生成回路７０が生成したマスタークロック信号ＭＣＫが入力され、そのマスタークロック信号ＭＣＫに基づいてＤＳＰ部１１０が動作する。また、ＤＳＰ部１１０は、マスタークロック信号ＭＣＫを分周してＡ／Ｄ変換用のクロック信号ＣＫＡＤを生成し、そのクロック信号ＣＫＡＤに基づいてＡ／Ｄ変換回路１００がＡ／Ｄ変換動作を行う。

クロック信号生成回路７０は、それに含まれる発振回路によりマスタークロック信号ＭＣＫを生成するので、振動片１０の駆動周波数よりも高い周波数のマスタークロック信号ＭＣＫを出力できる。これにより、Ａ／Ｄ変換回路１００やＤＳＰ部１１０を高速動作させることが可能になる。

しかしながら、発振回路の発振周波数は、例えば温度依存性や製造ばらつき等の種々の要因によって変動する。例えば、発振回路としてＣＲ発振器を想定できるが、ＣＲ発振器は、それを構成するキャパシターや抵抗、トランジスターの温度特性や製造ばらつきによって、発振周波数が一定ではない。このような発振周波数の変動が生じた場合、マスタークロック信号ＭＣＫと駆動信号の周波数比も変動することになり、駆動信号の周波数とＡ／Ｄ変換回路１００やＤＳＰ部１１０の動作周波数との干渉を原因とする角速度コードのばらつきの問題が発生する可能性がある。

図３は、干渉周波数についての説明図である。図３の横軸は発振周波数であり、縦軸は角速度コードばらつきの大きさを示したものである。

クロック信号生成回路７０に含まれる発振回路の発振周波数をｆｏｓとし、ｉ、ｊ、ｋを１以上の整数とし、サンプリングクロック信号等の動作用信号の周波数をｆｓｍ＝ｆｏｓ／ｉとし、駆動信号の周波数をＦＲとする。ｉ≧２の場合は、ｉはクロック信号の分周比に相当し、ｆｏｓ／ｉは、分周比ｉで分周されたサンプリングクロック信号等の動作用信号の周波数になる。

この場合に干渉周波数はｊ×ＦＲ＝ｋ×ｆｏｓ／ｉが成り立つときの発振周波数である。即ち、干渉周波数をｆｉｎとすると、ｆｏｓ＝ｆｉｎの場合に、ｊ×ＦＲ＝ｋ×ｆｏｓ／ｉの関係式が成り立つ。

例えば図３のＩ１に示す干渉周波数では、１×ＦＲ＝ｆｓｍ＝ｆｏｓ／ｉが成り立っている。例えばＩ１の干渉周波数をｆｏｓ＝ｆｉｎ１とすると、１×ＦＲ＝ｆｏｓ／ｉ＝ｆｉｎ１／ｉが成り立つ。これはｊ×ＦＲ＝ｋ×ｆｏｓ／ｉの関係式（干渉条件）において、ｊ＝１、ｋ＝１の場合に相当する。

またＩ２に示す干渉周波数では、２×ＦＲ＝ｆｓｍ＝ｆｏｓ／ｉが成り立っている。例えばＩ２に示す干渉周波数をｆｏｓ＝ｆｉｎ２とすると、２×ＦＲ＝ｆｏｓ／ｉ＝ｆｉｎ２／ｉが成り立つ。これはｊ×ＦＲ＝ｋ×ｆｏｓ／ｉの関係式において、ｊ＝２、ｋ＝１の場合に相当する。

またＩ３に示す干渉周波数では、３×ＦＲ＝ｆｓｍ＝ｆｏｓ／ｉが成り立っている。例えばＩ３に示す干渉周波数をｆｏｓ＝ｆｉｎ３とすると、３×ＦＲ＝ｆｏｓ／ｉ＝ｆｉｎ３／ｉが成り立つ。これはｊ×ＦＲ＝ｋ×ｆｏｓ／ｉの関係式において、ｊ＝３、ｋ＝１の場合に相当する。

Ｉ４に示す干渉周波数では、３×ＦＲ＝２×ｆｓｍ＝２×ｆｏｓ／ｉが成り立っている。例えばＩ４に示す干渉周波数をｆｏｓ＝ｆｉｎ４とすると、３×ＦＲ＝２×ｆｏｓ／ｉ＝２×ｆｉｎ４／ｉが成り立つ。これはｊ×ＦＲ＝ｋ×ｆｏｓ／ｉの関係式において、ｊ＝３、ｋ＝２の場合に相当する。

Ｉ５に示す干渉周波数では、５×ＦＲ＝２×ｆｓｍ＝２×ｆｏｓ／ｉが成り立っている。例えばＩ５に示す干渉周波数をｆｏｓ＝ｆｉｎ５とすると、５×ＦＲ＝２×ｆｏｓ／ｉ＝２×ｆｉｎ５／ｉが成り立つ。これはｊ×ＦＲ＝ｋ×ｆｏｓ／ｉの関係式において、ｊ＝５、ｋ＝２の場合に相当する。

このように干渉周波数においては、ｊ×ＦＲ＝ｋ×ｆｓｍ＝ｋ×ｆｏｓ／ｉの関係式で表される干渉条件が成り立つ。ここで、ｊ×ＦＲは、駆動周波数ＦＲの高調波成分（ｊ≧２）や基本波成分（ｊ＝１）に相当する。またｆｓｍ＝ｆｏｓ／ｉは、Ａ／Ｄ変換回路１００のサンプリング周波数（広義には動作用信号の周波数）である。従って、干渉条件であるｊ×ＦＲ＝ｋ×ｆｏｓ／ｉは、駆動周波数ＦＲの高調波成分（ｊ≧２）や基本波成分（ｊ＝１）が、サンプリング周波数ｆｏｓ／ｉのｋ倍に一致するという条件になる。

なお、図３に示す干渉周波数での角速度コードばらつきは、Ａ／Ｄ変換回路１００の入力信号に混入した不要信号の周波数成分（駆動周波数成分）が、Ａ／Ｄ変換回路１００のサンプリング動作により、信号帯域に折り返すことなどが原因で発生する。従って、干渉周波数での角速度コードばらつきは、実際には、ｊ×ＦＲとｋ×ｆｓｍとが完全に一致する場合ではなく、ｊ×ＦＲとｋ×ｆｓｍの周波数差Δｆが十分に小さい場合に、顕著に現れる。具体的には、周波数差Δｆが、所望信号の周波数帯域である信号帯域の周波数（例えば２００Ｈｚ〜１０Ｈｚ）よりも低い場合には、周波数差Δｆによる折り返しノイズが信号帯域に現れるため、角速度コードばらつき（揺れ）の問題が生じることになる。周波数差Δｆが大きい場合には、ＤＳＰ部１１０の帯域制限用のローパスフィルターにより、折り返しノイズは十分に低減されるため、角速度コードばらつきも発生しないようになる。このように、本実施形態において避けるべき干渉周波数は、所与の周波数幅（信号帯域幅、Δｆ）を有するものと言うことができる。

本実施形態では、ＦＬＬ回路１３０が出力するクロック信号ＯＳＱの周波数を、このような干渉周波数を避けた周波数に設定する手法を採用している。即ち、クロック信号ＯＳＱの周波数をＦＶとし、ｉ、ｊを１以上の整数とし、動作用信号の周波数をＦＶ／ｉとした場合に、ｊ×ＦＲ≠ＦＶ／ｉとなるようにクロック信号ＯＳＱの周波数ＦＶを設定する。動作用信号の周波数ＦＶ／ｉは、Ａ／Ｄ変換回路１００のサンプリングクロック信号やＤＳＰ部１１０の動作クロック信号（出力データレート）の周波数である。

具体的には、図４等で後述するＦＬＬ回路１３０の構成例において、比較器１３１に入力される基準値をＳＣとし、分周回路１３３の分周比をＤＲとする場合に、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲが成り立つ。この場合に、ｊ×ＦＲ≠ＦＶ／ｉとなるようにＳＣ／ＤＲを設定する（ＳＣ／ＤＲ≠ｊ×ｉ）ことで、クロック信号ＯＳＱの周波数ＦＶを、干渉周波数を避けた周波数に設定する。

このように、ｊ×ＦＲ≠ＦＶ／ｉとなるように周波数ＦＶを設定すれば、図３のＩ１、Ｉ２、Ｉ３に示す干渉周波数（ｊ×ＦＲ＝１×ｆｏｓ／ｉ）を避けた周波数に、周波数ＦＶを設定できるようになる。従って、Ｉ１、Ｉ２、Ｉ３に示す大きな値の角速度コードばらつきの発生を低減できるようになり、検出性能の劣化を低減できる。

更に本実施形態では、ｋを１以上の整数とした場合に、ｊ×ＦＲ≠ｋ×ＦＶ／ｉとなるように周波数ＦＶを設定することが望ましい。即ち、図３のＩ１、Ｉ２、Ｉ３に示すようなｋ＝１の場合の干渉周波数のみならず、Ｉ４、Ｉ５に示すようなｋ≧２の場合の干渉周波数（ｊ×ＦＲ＝ｋ×ｆｏｓ／ｉ）についても避けた周波数に、周波数ＦＶを設定する。このようにすれば、Ｉ１、Ｉ２、Ｉ３に示すような大きな値の角速度コードばらつきの発生のみならず、Ｉ４、Ｉ５に示すような比較的小さな値の角速度コードばらつきの発生についても防止できるようになる。

なお、以上で説明したように、ＦＬＬ回路１３０の発振周波数が干渉周波数を避けていればよいので、基準クロック信号ＣＫＦとクロック信号ＯＳＱの位相はロック（同期）される必要はない。即ち、周波数比較器４５は周波数の比較ができる回路であればよく、位相の比較を行わなくてよい。そして、ＦＬＬ回路１３０は、基準クロック信号ＣＫＦとクロック信号ＯＳＱの周波数比をロックできる回路であればよい。

２．ＦＬＬ回路の第１の構成例
図４に、本実施形態のＦＬＬ回路の第１の構成例を示す。このＦＬＬ回路１３０は、周波数比較器１３２、ループフィルター１３６、発振器１３４を含む。周波数比較器１３２は、比較器１３１、分周回路１３３、カウンター１３５を含む。

分周回路１３３は、駆動回路３０からの基準クロック信号ＣＫＦを分周する。比較器１３１は、分周回路１３３からの分周クロック信号ＤＶＱと発振器１３４からのクロック信号ＯＳＱとに基づく比較対象値ＣＴＱと、比較対象値ＣＴＱの基準値ＳＣとの比較処理を行う。カウンター１３５は、分周クロック信号ＤＶＱで規定される計測期間を、クロック信号ＯＳＱによってカウントすることで計測されたカウント値を、比較対象値ＣＴＱとして出力する。

具体的には、分周クロック信号ＤＶＱの周期が計測期間であり、その計測期間においてカウンター１３５がクロック信号ＯＳＱをカウントし、計測期間が終了したときのカウント値を比較対象値ＣＴＱとして出力する。比較器１３１は、比較対象値ＣＴＱと基準値ＳＣとの差分に基づく出力値ＱＦＤを出力する。周波数比較器１３２と発振器１３４の間に設けられるループフィルター１３６は、出力値ＱＦＤをフィルター処理（例えば、積分処理、ローパスフィルター処理等）して発振周波数設定値ＴＲＭ（トリミング値）を出力する。発振器１３４は、その周波数比較器１３２の出力値ＱＦＤに基づく発振周波数設定値ＴＲＭが設定され、その発振周波数設定値ＴＲＭに基づいて発振する。即ち、発振周波数設定値ＴＲＭは、所定範囲内で複数の値をとり得る設定値であり、その設定値に応じて発振器１３４の発振周波数が変化するように発振器１３４が構成される。

比較対象値ＣＴＱと基準値ＳＣがずれている場合、出力値ＱＦＤが変化し、発振周波数設定値ＴＲＭが変化し、クロック信号ＯＳＱの周波数が変化し、比較対象値ＣＴＱが変化する。このようなフィードバック制御により発振器１３４の発振周波数が制御され、駆動回路３０からの基準クロック信号ＣＫＦの周波数に対して周波数比が一定に保たれる。

以上の第１の構成例では、周波数比較器１３２とループフィルター１３６をロジック回路（デジタル回路）により構成することが可能である。発振器１３４を除く部分をロジック回路で構成できることで、アナログ回路で構成する場合に比べて回路の簡素化や面積削減等を実現できる。

３．ＦＬＬ回路の第２の構成例
図５に、本実施形態のＦＬＬ回路の第２の構成例を示す。このＦＬＬ回路１３０は、周波数比較器１３２、ループフィルター１３６、発振器１３４を含む。周波数比較器１３２は、比較器１３１、分周回路１３３、カウンター１３５を含む。ループフィルター１３６は、積分器１３７、ゲイン処理部１３９を含む。なお以下では、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

比較器１３１は差分器であり、カウンター１３５からの比較対象値ＣＴＱと基準値ＳＣとの差分処理を行い、その差分処理で求めた差分値ＱＦＤを出力する。

積分器１３７は、周波数比較器１３２の出力（差分値ＱＦＤ）を積分し、その積分で求めた積分値ＩＴＱを出力する。具体的には、積分器１３７は、積分値ＩＴＱを分周クロック信号ＤＶＱの１周期分遅延させる遅延回路４６（例えばラッチ回路等）と、遅延回路４６の出力と積分値ＩＴＱとを加算処理する加算器４４と、を含む。加算器４４の出力が積分値ＩＴＱとなる。

ゲイン処理部１３９は、積分器１３７の出力（積分値ＩＴＱ）にゲイン処理を行い、そのゲイン処理された値を発振周波数設定値ＴＲＭとして出力する。ゲイン処理は、積分値ＩＴＱに対してゲインを乗算する処理である。

さて、発振器１３４はデジタルの発振周波数設定値ＴＲＭに応じて離散的な発振周波数で発振する。そのため、発振周波数設定値ＴＲＭが一定になってしまうと、離散的な発振周波数のいずれかに固定されてしまい、駆動周波数に対して所望の周波数比のクロック信号ＯＳＱが得られない（周波数比に誤差が生じる）。この点、本実施形態によれば、ＦＬＬ回路１３０のループに比較器１３１（差分器）と積分器１３７を設けることで、クロック信号ＯＳＱの周波数をデルタシグマ変調できる。即ち、クロック信号ＯＳＱの周波数が変調により時系列で変化し、その平均の周波数として、駆動周波数に対して所望の周波数比のクロック信号ＯＳＱを得ることができる。

以下、上記構成例の動作の詳細について説明する。図６に、図５のＦＬＬ回路１３０の伝達関数を説明する図を示す。

図６の等価回路図には、各構成要素の伝達関数を記載している。ＳＣは基準値であり、等価回路の入力である。ｇは積分値に乗算されるゲインである。Ｑは発振器１３４を量子化器とみなした場合の量子化ノイズである。Ｈ_Ｄ２Ｆは、デジタル値である発振周波数設定値を発振器１３４の発振周波数ＦＶに変換する係数である。例えば十進数のデジタル値１０を周波数２００ｋＨｚに変換する場合、Ｈ_Ｄ２Ｆ＝２００ｋＨｚ／１０＝２０ｋＨｚである。発振周波数ＦＶは、等価回路の出力である。Ｈ_Ｆ２Ｄは、発振器１３４の発振周波数ＦＶをカウンター１３５のカウント値（比較対象値）に変換する係数である。例えば周波数２００ｋＨｚをカウント値２０００に変換する場合、Ｈ_Ｆ２Ｄ＝２０００／２００ｋＨｚ＝１０ｍｓ（１００Ｈｚ）である。この値は、カウンター１３５での計測期間に対応する。カウンター１３５は計測期間が終了した後に、その計測期間でカウントしたカウント値を出力するので、ループから見ると１周期前のカウント値になる。そのため、カウンター１３５の等価回路として遅延回路（ｚ^−１）が含まれる。

上記の等価回路から、ＦＬＬ回路１３０の伝達関数ＳＴＦ＝ＦＶ／ＳＣは式ＦＡとなる。この伝達関数ＳＴＦはローパス特性であり、そのＤＣ特性ＳＴＦ_ＤＣ（ω＝０のときの伝達関数ＳＴＦ）は式ＦＢとなる。またＦＬＬ回路１３０のノイズ伝達関数ＮＴＦ＝ＦＶ／Ｑは式ＦＣとなる。このノイズ伝達関数ＮＴＦはハイパス特性であり、低周波数でのノイズが小さいことが分かる。即ち、発振周波数ＦＶを時間的に平均した場合、量子化ノイズが低減されている。

分周回路１３３の分周比をＤＲとし、駆動回路３０からの基準クロック信号ＣＫＦの周波数をＦＲとした場合、カウンター１３５での計測期間は１／（ＦＲ／ＤＲ）＝ＤＲ／ＦＲなので、Ｈ_Ｆ２Ｄ＝ＤＲ／ＦＲとなる。式ＦＢより、ＤＣ特性はＳＴＦ_ＤＣ＝ＦＶ／ＳＣ＝１／Ｈ_Ｆ２Ｄなので、ＦＶ／ＳＣ＝ＦＲ／ＤＲとなり、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲとなる。即ち、ＦＬＬ回路１３０が生成するクロック信号ＯＳＱの周波数ＦＶと、駆動回路３０からの基準クロック信号ＣＫＦの周波数ＦＲとの比は、ＳＣ／ＤＲである。

図３で説明したように、干渉周波数はｊ×ＦＲ＝ｋ×ｆｏｓ／ｉが成り立つ発振周波数ｆｏｓである。本実施形態では、この干渉周波数を避けるためにクロック信号ＯＳＱの周波数ＦＶをｊ×ＦＲ≠ｋ×ＦＶ／ｉが成り立つように設定する。即ち、ＦＶ／ＦＲ＝ＳＣ／ＤＲ≠（ｊ×ｉ）／ｋに設定する。

ｋ＝１の場合には（ｊ×ｉ）／ｋは１以上の整数となり、ｋ≧２の場合には（ｊ×ｉ）／ｋは分数（小数）又は１以上の整数となる。このため、本実施形態ではＳＣ／ＤＲを小数に設定する。これにより、少なくともｋ＝１の場合の干渉周波数と、ｋ≧２の場合において（ｊ×ｉ）／ｋが整数となる場合の干渉周波数を避けることができる。また、（ｊ×ｉ）／ｋが分数の場合であっても、その分数を避けてＳＣ／ＤＲを設定することで、干渉周波数を避けることができる。

また本実施形態では、基準値ＳＣを小数に設定してもよい。この場合、分周比ＤＲが小さくてもＳＣ／ＤＲを任意の小数に設定できる。即ち、比較器１３１による比較の周期（計測期間）を短くしたい場合には分周比ＤＲを小さくする必要がある。例えば基準値ＳＣを整数とし、分周比をＤＲ＝３とした場合、ＳＣ／ＤＲの整数部を除く小数部は０．３３３・・・又は０．６６６・・・となり、小数としてとり得る選択肢が少なくなる。この点、基準値ＳＣを小数に設定することで、ＳＣ／ＤＲを任意の小数に設定できる。

なお、上述したパラメーター（基準値ＳＣ、分周比ＤＲ、ゲイン処理部１３９のゲイン）は、例えば外部の処理部（例えば図１８の処理部５２０）から回路装置２０のレジスター部（例えば図１８のレジスター部１４２）に書き込まれる構成としてもよい。

図７に、ＦＬＬ回路１３０の設定パラメーターの第１の例を示し、図８（Ａ）〜図９に、その設定パラメーターでの動作波形例を示す。

図７に示すように、基準値をＳＣ＝１６とし、ゲインを１とし、基準クロック信号ＣＫＦの周波数をＦＲ＝５０ｋＨｚとし、分周比をＤＲ＝４とする。発振周波数設定値ＴＲＭは０〜１５の１６階調であり、発振周波数ＦＶの１階調のステップが２ｋＨｚであり、ＴＲＭ＝８のときに発振周波数ＦＶ＝２００ｋＨｚであるとする。この場合、ＤＣ特性としては、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲ＝２００ｋＨｚとなる。

動作開始からの時系列の変化は以下のようになる。図８（Ａ）に示すように、積分器１３７の出力（積分値ＩＴＱ）の初期値を例えば０とする。このとき、図８（Ｂ）に示すように発振周波数設定値ＴＲＭ＝０となるので図８（Ｄ）に示すように発振周波数はＦＶ＝１８４ｋＨｚから始まる。ターゲットの２００ｋＨｚよりも発振周波数ＦＶが低いので、カウント値（比較対象値ＣＴＱ）は基準値ＳＣ＝１６よりも小さくなり、差分値ＱＦＤ＞０となる。そのため積分値ＩＴＱが増加し、発振周波数設定値ＴＲＭが増加し、発振周波数ＦＶが上昇する。これを繰り返してターゲットであるＦＶ＝２００ｋＨｚに到達する。

図９は、上記の時系列変化に対応するタイミングチャートである。図９に示すように、カウンター１３５は、分周クロック信号ＤＶＱの立ち上がりでカウント値を出力する。即ち、分周クロック信号ＤＶＱの立ち上がりでカウンター１３５がリセットされ、そのリセットされたタイミングから次にリセットされるタイミングまでを計測期間としてクロック信号ＯＳＱをカウントし、そのカウント値を比較対象値ＣＴＱとして出力する。

差分器４２と積分器１３７とゲイン処理部１３９は、分周クロック信号ＤＶＱの立ち上がりに同期して動作する。即ち、差分器４２は、分周クロック信号ＤＶＱの立ち上がりで基準値ＳＣと比較対象値ＣＴＱの差分値ＱＦＤを出力する。積分器１３７は、分周クロック信号ＤＶＱの立ち上がりで遅延回路（ｚ^−１）が動作し、積分値ＩＴＱを更新する。ゲイン処理部１３９は、分周クロック信号ＤＶＱの各立ち上がりで発振周波数設定値ＴＲＭを出力する。

比較対象値ＣＴＱ（カウント値）、積分値ＩＴＱ、発振周波数設定値ＴＲＭのタイミングチャートに記載された数値は、図８（Ｃ）、図８（Ａ）、図８（Ｂ）の波形に対応している。発振周波数設定値ＴＲＭが初期値であるＴＲＭ＝０から、ターゲットの２００ｋＨｚに対応するＴＲＭ＝８に漸近していくことが分かる。

図１０に、ＦＬＬ回路１３０の設定パラメーターの第２の例を示し、図１１（Ａ）〜図１１（Ｃ）に、その設定パラメーターでの動作波形例を示す。第２の例は、発振周波数ＦＶの階調の中に、ターゲットと同一の周波数が含まれない場合の例である。

図１０に示すように、基準値をＳＣ＝３２０とし、ゲインを１／３２とし、基準クロック信号ＣＫＦの周波数をＦＲ＝５０ｋＨｚとし、分周比をＤＲ＝３２とする。発振周波数設定値ＴＲＭは０〜１５の１６階調であり、発振周波数ＦＶの１階調のステップが１ｋＨｚであり、ＴＲＭ＝８のときに発振周波数ＦＶ＝４９８．２ｋＨｚであるとする。この場合、ＤＣ特性としては、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲ＝５００ｋＨｚとなる。

図１１（Ａ）〜図１１（Ｃ）に示すように、動作開始からの時系列において発振周波数ＦＶがターゲット５００ｋＨｚに漸近していくことは、上述した第１の例と同様である。第２の例では、ターゲット５００ｋＨｚに近づいた後は発振周波数ＦＶが一定ではなく、デルタシグマ変調により変動する。即ち、ＴＲＭ＝９でＦＶ＝４９９．２ｋＨｚ、ＴＲＭ＝１０でＦＶ＝５００．２ｋＨｚなので、平均として５００ｋＨｚとなるようにデルタシグマ変調によりＴＲＭ＝９、１０を行ったり来たりする。

図１２に、ＦＬＬ回路１３０の設定パラメーターの第３の例を示す。第３の例は、ＳＣ／ＤＲを小数に設定する場合の例である。

図１２に示すように、基準値をＳＣ＝４０．４とし、ゲインを１／４０．４とし、基準クロック信号ＣＫＦの周波数をＦＲ＝５０ｋＨｚとし、分周比をＤＲ＝４とする。発振器１３４のモデルは図１０と同様であるとする。周波数設定値ＴＲＭは０〜１５の１６階調であり、発振周波数ＦＶの１階調のステップが１ｋＨｚであり、ＴＲＭ＝８のときに発振周波数ＦＶ＝５０３．２ｋＨｚであるとする。この場合、ＤＣ特性としては、ＦＶ＝（ＳＣ／ＤＲ）×ＦＲ＝５０５ｋＨｚとなる。

４．発振器
以下、発振器１３４がＣＲ発振回路である場合を例にとって、発振器１３４の詳細について説明する。

本実施形態のＣＲ発振回路は、可変容量回路及び可変抵抗回路の少なくとも一方を有する。そして、発振周波数設定値ＴＲＭに応じて可変容量回路の容量値又は可変抵抗回路の抵抗値が設定されることで、ＣＲ発振回路の発振周波数ＦＶが設定される。

図１３に、この場合の発振器１３４の詳細な構成例を示す。発振器１３４であるＣＲ発振回路は、キャパシターＣと、可変抵抗回路１９６（第１の周波数調整部）と、可変容量回路１９７（第２の周波数調整部）と、増幅回路１８０（バッファー回路）を有する。

ＣＲ発振回路は、電源電圧ＶＤＯＳが供給されて動作して、クロック信号ＯＳＱ（発振信号）を生成する。具体的にはＣＲ発振回路は、キャパシターと抵抗で構成されるＲＣ回路を用いて、信号を入力に帰還して発振信号を生成する。そして、生成された発振信号を波形整形した信号がクロック信号ＯＳＱとして出力される。

増幅回路１８０（反転増幅回路）はインバーター回路ＩＶ０、ＩＶ１、ＩＶ２を有する。インバーター回路ＩＶ１の出力は、キャパシターＣを介して、増幅回路１８０の入力ノードＮＩに帰還される。インバーター回路ＩＶ２の出力は、可変抵抗回路１９６（Ｒ）を介して、増幅回路１８０の入力ノードＮＩに帰還される。インバーター回路ＩＶ０の入力が増幅回路１８０の入力になる。

インバーター回路ＩＶ２から出力される発振信号はインバーター回路ＩＶ３により波形整形されて、矩形波のクロック信号ＯＳＱとして出力される。なお、インバーター回路ＩＶ３の後段に分周回路を設け、クロック信号ＯＳＱを分周することで得られた１又は複数のクロック信号を出力するようにしてもよい。

この構成例では、物理量トランスデューサー１２と回路装置２０とが接続され、ＦＬＬ回路１３０が動作する状態において、発振周波数設定値ＴＲＭに基づいて可変容量回路１９７の容量値が設定される。これにより、ＣＲ発振回路の発振周波数がＦＬＬ回路１３０のループにより制御される。可変容量回路１９７は、その容量値が可変に調整可能な回路になっており、可変容量回路１９７の容量値を変化させることで、ＲＣ回路の容量値が変化して、ＣＲ発振回路の発振周波数が設定される。

一方、物理量トランスデューサー１２と回路装置２０とが接続される前において、ＣＲ発振回路の発振周波数が、可変抵抗回路１９６により調整される。このとき、ＣＲ発振回路の発振周波数は、ターゲットの発振周波数（干渉周波数を避けた周波数）の近傍に調整される。即ち、発振周波数設定値ＴＲＭにより設定できる発振周波数の範囲に、ターゲットの発振周波数（干渉周波数を避けた周波数）が入るように、可変抵抗回路１９６の抵抗値が調整される。可変抵抗回路１９６は、その抵抗値が可変に調整可能な回路になっており、可変抵抗回路１９６の抵抗値を変化させることで、ＲＣ回路の抵抗値が変化して、ＣＲ発振回路の発振周波数が設定される。

このようにすることで、本実施形態では、物理量トランスデューサー１２と回路装置２０とが接続される前の状態での、発振周波数の調整（粗調整）と、物理量トランスデューサー１２と回路装置２０とが接続された状態での、ＦＬＬ回路１３０による発振周波数のロック（駆動周波数と発振周波数の比を一定に保つ制御）を実現できる。これにより、干渉周波数を避けた周波数のクロック信号ＯＳＱを生成することが可能になり、上述した干渉による検出性能の劣化を低減できる。

なお、図１３ではＣＲ発振回路が可変容量回路１９７及び可変抵抗回路１９６の両方を含み、可変容量回路１９７の容量値が発振周波数設定値ＴＲＭに応じて設定される場合を例に説明したが、ＣＲ発振回路の構成はこれに限定されない。例えば、可変容量回路１９７及び可変抵抗回路１９６の一方を含まなくてもよい。或いは、可変抵抗回路１９６の抵抗値が発振周波数設定値ＴＲＭに応じて設定されることで、発振周波数が制御されてもよい。或いは、不図示の電圧生成回路を含み、その電圧生成回路が発振周波数設定値ＴＲＭに応じて電源電圧ＶＤＯＳを変更することで、発振周波数が制御されてもよい。或いは、不図示の電圧生成回路を含み、その電圧生成回路が生成する電源電圧ＶＤＯＳが粗調整されることで、発振周波数が粗調整されてもよい。

図１４に、ＣＲ発振回路を構成する増幅回路１８０、可変抵抗回路１９６及び可変容量回路１９７の詳細な構成例を示す。

増幅回路１８０は、ＮＡＮＤ回路ＮＡ、インバーター回路ＩＶ１、ＩＶ２を有する。インバーター回路ＩＶ１の出力は、キャパシターＣを介して、増幅回路１８０の入力ノードＮＩに帰還される。インバーター回路ＩＶ２の出力は、可変抵抗回路１９６を介して、増幅回路１８０の入力ノードＮＩに帰還される。ＮＡＮＤ回路ＮＡの第１の入力が、増幅回路１８０の入力になり、ＮＡＮＤ回路ＮＡの第２の入力にはイネーブル信号ＥＮが入力される。イネーブル信号ＥＮがＨレベルになるとＣＲ発振回路が動作イネーブル状態に設定され、イネーブル信号ＥＮがＬレベルになると動作ディスエーブル状態に設定される。

可変抵抗回路１９６は、直列接続される複数の抵抗素子Ｒ１〜Ｒ６と、複数の抵抗素子Ｒ１〜Ｒ６の各抵抗素子に対して各ヒューズ素子が並列に接続される複数のヒューズ素子ＦＵ１〜ＦＵ６（広義にはスイッチ素子）を有する。例えばヒューズ素子ＦＵ１は抵抗素子Ｒ１と並列に接続され、ヒューズ素子ＦＵ２は抵抗素子Ｒ２と並列に接続される。ヒューズ素子ＦＵ３〜ＦＵ６と抵抗素子Ｒ３〜Ｒ６の接続構成も同様である。また可変抵抗回路１９６は、複数の抵抗素子Ｒ１〜Ｒ６に直列接続される基準抵抗素子Ｒ７を有する。即ち、複数の抵抗素子Ｒ１〜Ｒ６及び基準抵抗素子Ｒ７は、増幅回路１８０の出力ノードＮＱと入力ノードＮＩとの間に直列接続される。

可変容量回路１９７は、可変容量素子ＣＶ１〜ＣＶ４と容量制御電圧出力回路ＢＣ１〜ＢＣ４を有する。可変容量素子ＣＶ１〜ＣＶ４の一端は、増幅回路１８０の出力ノードＮＱに接続され、他端は容量制御電圧出力回路ＢＣ１〜ＢＣ４の出力に接続されている。可変容量素子ＣＶ１〜ＣＶ４は、容量制御電圧出力回路ＢＣ１〜ＢＣ４が出力した容量制御電圧により容量が変化する素子である。容量制御電圧は、発振周波数設定値ＴＲＭに対応した電圧に設定される。可変容量素子ＣＶ１〜ＣＶ４は例えばバリキャップ（バラクター）などにより実現できる。可変容量回路１９７は、例えばバイナリーに重みづけられた可変容量素子のアレイにより実現することができ、この場合には容量制御電圧による制御はハイレベルとローレベルの２値制御になる。例えば、発振周波数設定値ＴＲＭが４ビットの場合、そのＬＳＢ側から第１〜第４のビットの論理レベルを、それぞれ容量制御電圧出力回路ＢＣ１〜ＢＣ４が出力する。

５．可変抵抗回路を用いた発振周波数の調整
次に可変抵抗回路１９６を用いた発振周波数の調整手法について説明する。発振周波数の調整については、半導体ウェハープロセスによるトランジスターや抵抗などの素子ばらつきに対して、可変抵抗回路１９６を用いて所望の発振周波数に調整することを目的としている。

図１４の可変抵抗回路１９６の抵抗素子Ｒ１〜Ｒ６の抵抗値は例えばバイナリーで重み付けされている。例えばＲ１〜Ｒ６の各抵抗素子は、１又は複数の抵抗ユニットにより構成されている。例えばＲ１は２^０＝１個の抵抗ユニットで構成され、Ｒ２は直列接続された２^１＝２個の抵抗ユニットにより構成され、Ｒ３は直列接続された２^２個の抵抗ユニットにより構成される。同様に、Ｒ４、Ｒ５、Ｒ６は、各々、直列接続された２^３個、２^４個、２^５個の抵抗ユニットにより構成される。従って、抵抗ユニットの抵抗値をＲＵとすると、Ｒ１の抵抗値は２^０×ＲＵ（＝ＲＵ）、Ｒ２の抵抗値は２^１×ＲＵ（＝２×ＲＵ）、Ｒ３の抵抗値は２^２×ＲＵ、Ｒ４の抵抗値は２^３×ＲＵ、Ｒ５の抵抗値は２^４×ＲＵ、Ｒ６の抵抗値は２^５×ＲＵに設定される。

一方、Ｒ７は、基準となる発振周波数を設定するための基準抵抗素子であり、Ｒ７の抵抗値である基準抵抗値をＲＢとすると、ＲＢは例えばＲ６と同程度の抵抗値に設定できる。このように設定することで、可変抵抗回路１９６の抵抗値を所定範囲内（例えばＲＢ〜ＲＢ＋ＲＵ×（２^６−１）の範囲）で可変に設定できるようになる。

図１４に示すように、ＦＵ１〜ＦＵ６の各ヒューズ素子は、Ｒ１〜Ｒ６の各抵抗素子と並列に設けられている。そしてヒューズカット前においては、全てのヒューズ素子ＦＵ１〜ＦＵ６が非カット状態となっている。従って、可変抵抗回路１９６の抵抗値は、Ｒ７の基準抵抗値ＲＢ（正確には、ＲＢ＋ヒューズ素子等の寄生抵抗値）に設定される。そして、この状態でＣＲ発振回路の発振周波数が計測される。計測された発振周波数をｆｒとすると、例えば下式（１）に示すようにｆｒの一次式で表されるトリミング式によりヒューズ値が計算される。なおａ、ｂは定数である。
ヒューズ値＝ａ×ｆｒ＋ｂ （１）

計算されたヒューズ値に基づいて、ヒューズ素子ＦＵ１〜ＦＵ６のいずれをカット（トリミング）するかが決定される。例えばトリミング式で計算されたヒューズ値に基づいて、ヒューズ素子ＦＵ１、ＦＵ３、ＦＵ４、ＦＵ５がカットされたとする。この場合には、可変抵抗回路１９６の抵抗値は、ＲＢ＋Ｒ１＋Ｒ３＋Ｒ４＋Ｒ５（＋寄生抵抗値）になる。

具体的にはヒューズ値（整数に変換した後のヒューズ値）をバイナリー表現のデータに変換することで、カットするヒューズ素子を決定できる。例えばヒューズ値＝１＝２^０であれば、ヒューズ素子ＦＵ１をカットし、ヒューズ値＝２＝２^１であれば、ヒューズ素子ＦＵ２をカットする。また、ヒューズ値＝３＝２^０＋２^１であれば、ヒューズ素子ＦＵ１及びＦＵ２をカットし、ヒューズ値＝４＝２^２であれば、ヒューズ素子ＦＵ３をカットし、ヒューズ値＝５＝２^０＋２^２であれば、ヒューズ素子ＦＵ１及びＦＵ３をカットする。即ち、ヒューズ素子ＦＵ１がバイナリー表現のヒューズ値のＬＳＢに相当し、ヒューズ素子ＦＵ２がＬＳＢの次のビットに相当し、ヒューズ素子ＦＵ３がその次のビットに相当する。同様にヒューズ素子ＦＵ６はバイナリー表現のヒューズ値のＭＳＢに相当する。そしてヒューズ値のＬＳＢが１であれば、ヒューズ素子ＦＵ１をカットし、０であればカットしない。ＬＳＢの次のビットが１であれば、ヒューズ素子ＦＵ２をカットし、０であればカットしない。

６．発振器の変形例
以上では発振器１３４がＣＲ発振回路である場合を例に説明したが、発振器１３４はこの構成に限定されない。例えば、発振器１３４は、図１５に示す構成であってもよい。

図１５に示す発振器１３４は、発振周波数設定値ＴＲＭをＤ／Ａ変換するＤ／Ａ変換回路７２と、Ｄ／Ａ変換回路７２からのアナログの出力電圧ＤＡＱに基づいて発振する電圧制御発振器７４と、を含む。この発振器１３４を本実施形態のＦＬＬ回路１３０に適用した場合、発振周波数設定値ＴＲＭに応じてＤ／Ａ変換回路７２の出力電圧ＤＡＱが変化し、それに応じてクロック信号ＯＳＱの周波数が変化し、その周波数が周波数比較器１３２とループフィルター１３６を介して発振周波数設定値ＴＲＭにフィードバックされる。アナログの出力電圧ＤＡＱは離散的な電圧値をとるが、図５等で説明したようにデルタシグマ変調により平均として所望の周波数となるクロック信号ＯＳＱが出力される。

７．ＦＬＬ回路の変形例
また以上ではＦＬＬ回路１３０の周波数比較器１３２とループフィルター１３６がロジック回路で構成される場合を例に説明したが、ＦＬＬ回路１３０はこの構成に限定されない。例えば、図１６に示すように、周波数比較器１３２やループフィルター１３６がアナログ回路で構成されてもよい。

図１６に示すＦＬＬ回路１３０は、周波数比較器４５、ループフィルター４３、発振器４８、分周回路４１を含む。

分周回路４１は、クロック信号ＯＳＱを分周し、分周クロック信号ＤＶＯＳを出力する。周波数比較器４５は、基準クロック信号ＣＫＦの周波数と分周クロック信号ＤＶＯＳの周波数を比較し、それらの差分に基づくアナログ信号ＱＰを出力する。例えば周波数比較器４５はチャージポンプ回路で実現される。ループフィルター４３は、アナログ信号ＱＰをローパスフィルター処理し、その処理で得られた電圧を制御電圧ＶＬＱとして出力する。例えばループフィルター１３６は、キャパシターや抵抗で構成されたパッシブローパスフィルターで実現される。発振器４８は、制御電圧ＶＬＱに応じた周波数で発振し、クロック信号ＯＳＱを出力する。例えば発振器４８は、電圧制御発振器（ＶＣＯ）で実現される。

８．演算処理部
以上で説明したＦＬＬ回路１３０によれば、駆動回路３０からの基準クロック信号ＣＫＦをＳＣ／ＤＲ倍したクロック信号ＯＳＱ（又は、それを分周した動作クロック信号）でＡ／Ｄ変換回路１００やＤＳＰ部１１０を動作させることが可能になる。

このとき、物理量トランスデューサー１２の駆動周波数は製造ばらつき等により変動するため、その周波数の変動にともなってクロック信号ＯＳＱの周波数が変動する。例えばジャイロセンサーにおいて角度情報は角速度情報を積分することで求めるが、ＤＳＰ部１１０等の動作周波数が変化することで積分期間が変わり、角速度情報に誤差が生じる可能性がある。

そこで本実施形態では、検出回路６０の後段に設けられる演算処理部１５０が以下の処理を行うことで、より正確な角速度情報を求めることができる。なお、演算処理部１５０は検出回路６０のＤＳＰ部１１０に含まれてもよい。

図１７に演算処理部１５０の構成例を示す。演算処理部１５０は、乗算処理部１５５、積分処理部１５６を含み、クロック信号ＯＳＱをＤＯ分周した動作クロック信号で動作する（すなわち、基準クロック周波数ＦＲをもちいて、（ＳＣ／ＤＲ）×ＦＲ／ＤＯと表される周波数の動作クロック信号で動作する）。乗算処理部１５５は、検出回路６０からの角速度情報ＱＧ（物理量情報）と、駆動回路３０の駆動周波数に基づき値が設定される演算係数ＣＦ（広義には駆動周波数情報）とに基づく乗算処理を行う。積分処理部１５６は、乗算処理部１５５の乗算結果ＱＭ（例えば角度変位）を受けて、乗算結果ＱＭについての積分処理を行う。これにより角速度情報ＱＧの積分処理が実現される。そして積分処理部１５６は、回転数情報ＱＨを出力する。この回転数情報ＱＨは、固定小数点表現の整数部ＲＥＶＱと小数部ＤＥＧＱを有する。

演算係数ＣＦは、後述するように駆動回路３０の駆動周波数に基づき値が設定される係数となっている。更に具体的には、駆動周波数及び角速度情報の設定感度に基づき値が設定される係数となっている。乗算処理部１５５が、角速度情報ＱＧに対して、このような演算係数ＣＦを乗算する処理を行うことで、駆動回路３０の駆動周波数により規定される時間間隔情報に基づく演算処理が実現される。

より具体的には、乗算処理部１５５は乗算器ＭＬＡを含む。この乗算処理部１５５は、角速度情報ＱＧ（ジャイロ信号）に対して演算係数ＣＦ（定数）を乗算する処理を行う。これによりデータレートの時間間隔での角度変位（Δθ）を算出する。この角度変位は、角速度と時間間隔との乗算処理により求められるものである。そして、時間間隔は、演算係数ＣＦにより設定される。

乗算処理部１５５に入力される演算係数ＣＦは、例えば下式（２）のように表される。
ＣＦ＝１／（３６０×ＳＥＮ×ｆｘｔ×（ＳＣ／ＤＲ）／ＤＯ） （２）

上式（２）において、ＳＥＮは設定感度（LSB／dps）を表し、ｆｘｔは振動片１０（水晶振動片）の駆動周波数（Ｈｚ）を表す。具体的には、設定感度ＳＥＮは、物理量検出装置（ジャイロセンサー）の仕様（設計値）として設定される角速度の感度である。即ち、設定感度ＳＥＮは、例えばＳＥＮ＝３００（LSB／dps）というように、製品の仕様として一意に決定されている。また、基準クロック信号として振動片１０の駆動信号（又は、駆動信号に基づく信号）を用い、ｆｘｔは、回路装置２０と振動片１０を接続した状態で測定される駆動周波数である。即ち、ｆｘｔは駆動周波数の測定結果に基づき設定されるものである。なお演算係数ＣＦは、上式（２）に限定されず、例えば上式（２）に所定の定数を乗算した係数などの種々の変形実施が可能である。

このように本実施形態では、駆動回路３０の駆動周波数（ｆｘｔ）と角速度（物理量情報）の設定感度（ＳＥＮ）に基づき値が設定される演算係数ＣＦを用いて、演算処理部１５０の演算処理（乗算処理）が行われる。そして、この演算係数ＣＦの設定に用いられる駆動周波数（ｆｘｔ）は、駆動周波数の測定結果に基づき設定されるものである。具体的には、本実施形態では、上式（２）の演算係数ＣＦが、駆動周波数情報（駆動周波数に基づきその値が設定される情報）として、不揮発性メモリー１４６に書き込まれる。そして演算処理部１５０は、不揮発性メモリー１４６から、駆動周波数情報として演算係数ＣＦを読み出し、この駆動周波数情報により規定される時間間隔情報に基づいて、演算処理を行う。

駆動回路３０の駆動周波数には、設計値に対してバラツキが生じる。例えば駆動周波数の設計値（５０ｋＨｚ〜２００ｋＨｚ）に対してバラツキが発生する。そして本実施形態では、演算処理部１５０の演算処理における時間間隔情報は駆動周波数により規定されるため、駆動周波数にバラツキがあると、演算結果にもバラツキが発生してしまう。例えば、検出対象が実際には１０度だけ回転しているのに、駆動周波数にバラツキがあると、演算処理部１５０の演算結果である回転角度は１０度にはならず、１０度からずれた角度になってしまう。

この点、本実施形態では、振動片１０と回路装置が接続された状態で駆動周波数が測定され、上式（２）に示すように、測定された駆動周波数（ｆｘｔ）に基づき演算係数ＣＦ（広義には駆動周波数情報）が求められ、不揮発性メモリー１４６に記憶される。そして演算処理部１５０は、この不揮発性メモリー１４６から読み出された演算係数ＣＦに基づいて演算処理を行う。従って、演算処理に用いられる時間間隔情報が、測定された駆動周波数（ｆｘｔ）に基づき規定されるようになるため、駆動周波数にバラツキがある場合にも、演算処理部１５０は、より正確な演算結果を出力できるようになる。

また検出回路６０が検出する角速度に対しては、ＤＳＰ部１１０により感度補正が行われており、角速度の感度が、設計値である設定感度になるように補正されている。この設定感度の値は、物理量検出装置の製品によって異なる場合があり、この設定感度を考慮せずに、演算処理部１５０が積分処理等の演算処理を行うと、正確な演算結果を得ることができない。

この点、本実施形態では、上式（２）に示すように、設定感度ＳＥＮに基づき演算係数ＣＦが求められ、演算処理部１５０は、この演算係数ＣＦに基づいて演算処理を行う。従って、検出回路６０から出力される角速度の感度に応じた演算係数ＣＦで、演算処理を行うことが可能になる。例えば設定感度ＳＥＮが３００（LSB／dps）である場合には、検出回路６０から出力される角速度の感度も３００（LSB／dps）に設定されており、上式（２）のように設定感度ＳＥＮが分母に設定される演算係数ＣＦを、検出回路６０からの角速度に乗算することで、感度に依存しない正確な演算結果を得ることが可能になる。

積分処理部１５６は、浮動小数積分器１６０（浮動小数積算器）、固定小数積分器１６４（固定小数積算器）を含む。また検出器１６２、固定小数変換部１６６、レジスター１６８、１６９を含むことができる。

浮動小数積分器１６０は、浮動小数点形式の角度変位（Δθ＝ω×ｔ）を積算し、角度を算出する。ここで浮動小数点演算の精度を落とさずに積算を行うためには、浮動小数積分器１６０の出力の値を常に小さな値（例えば２^−１６以下）にすることが望ましい。そこで、浮動小数積分器１６０の出力の値が、一定値を越すと、その分を減算する処理を行う。例えば検出器１６２が、浮動小数積分器１６０の出力の値が例えば２^−１６を越えたと判断すると、例えば「＋１」の大きさの減算量を積分結果（出力値）から減算する処理が行われ、その減算量に対応する加算量「＋１」を、別の固定小数積分器１６４に加算する処理が行われる。固定小数への変換もこのタイミングで行う。同様に、浮動小数積分器１６０の出力の値が例えば２^−１５を越えたと判断されると、例えば「＋２」の大きさの減算量を積分結果から減算する処理が行われ、その減算量に対応する加算量「＋２」を固定小数積分器１６４に加算する処理が行われる。２^−１４、２^−１３、２^−１２、２^−１１を越えた場合の減算量及び加算量は、各々、「＋４」、「＋８」、「＋１６」、「＋３２」となる。

そして、固定小数積分器１６４の出力等が、レジスター１６８、レジスター１６９を介して、回転数情報の整数部ＲＥＶＱ、小数部ＤＥＧＱとして出力される。

なお、図１７では、微小角度成分（下位８ビット）に関しては、上記の固定小数積分器１６４を介さずに、浮動小数点表現の浮動小数積分器１６０の出力を、直接に変換している。例えば浮動小数の指数部が示す値が２^−１５である場合には、８ビット目を１とし、下位７ビットとして浮動小数の仮数部の上位７ビットを出力することで、固定小数への変換を行う。この変換は固定小数変換部１６６が行い、得られた８ビットの固定小数はレジスター１６９に出力される。同様に、浮動小数の指数部が示す値が２^−１４である場合には、８、７ビット目を０、１にして、下位６ビットとして浮動小数の仮数部の上位６ビットを出力することで、固定小数への変換を行う。

以上のように図１７では演算処理部１５０は、浮動小数点表現の角速度情報ＱＧ（物理量情報）に対して演算処理を行って、固定小数点表現の回転数情報ＱＨ（演算後物理量情報）を出力している。この固定小数点表現の回転数情報ＱＨ（角度情報）は、整数部ＲＥＶＱと小数部ＤＥＧＱにより構成されている。

９．電子機器、ジャイロセンサー、回路装置の詳細な構成
図１８に、本実施形態の回路装置２０、この回路装置２０を含むジャイロセンサー５１０（広義には物理量検出装置）、このジャイロセンサー５１０を含む電子機器５００の詳細な構成例を示す。

なお回路装置２０、電子機器５００、ジャイロセンサー５１０は図１８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、生体情報検出装置、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。また以下では、物理量トランスデューサー（角速度センサー素子）が圧電型の振動片（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動ジャイロや、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー等にも本発明は適用可能である。

電子機器５００は、ジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。ＣＰＵ、ＭＰＵ等で実現される処理部５２０（外部の処理装置）は、ジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。

ジャイロセンサー５１０（物理量検出装置）は、振動片１０と回路装置２０を含む。振動片１０（広義には物理量トランスデューサー、角速度センサー素子）は、水晶などの圧電材料の薄板から形成される圧電型振動片である。具体的には、振動片１０は、Ｚカットの水晶基板により形成されたダブルＴ字型の振動片である。

回路装置２０は、駆動回路３０、ＦＬＬ回路１３０、検出回路６０、制御部１４０、レジスター部１４２、出力部１４４（インターフェース部）、不揮発性メモリー１４６、演算処理部１５０を含む。なお、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

ＦＬＬ回路１３０は、駆動回路３０からの信号に基づいてクロック信号を生成する。検出回路６０は、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０を含み、これらＡ／Ｄ変換回路１００、ＤＳＰ部１１０と、演算処理部１５０、制御部１４０は、ＦＬＬ回路１３０からのクロック信号又は、それを分周したクロック信号で動作する。

制御部１４０は、回路装置２０の制御処理を行う。この制御部１４０は、ロジック回路（ゲートアレイ等）やプロセッサー等により実現できる。回路装置２０での各種のスイッチ制御やモード設定等はこの制御部１４０により行われる。

駆動回路３０は、駆動信号ＤＱを出力して振動片１０を駆動する。例えば振動片１０からフィードバック信号ＤＩを受け、これに対応する駆動信号ＤＱを出力することで、振動片１０を励振させる。検出回路６０は、駆動信号ＤＱにより駆動される振動片１０から検出信号ＩＱ１、ＩＱ２（検出電流、電荷）を受け、検出信号ＩＱ１、ＩＱ２から、振動片１０に印加された物理量に応じた所望信号（コリオリ力信号）を検出（抽出）する。

振動片１０は、基部１と、連結腕２、３と、駆動腕４、５、６、７と、検出腕８、９を有する。矩形状の基部１に対して＋Ｙ軸方向、−Ｙ軸方向に検出腕８、９が延出している。また基部１に対して−Ｘ軸方向、＋Ｘ軸方向に連結腕２、３が延出している。そして連結腕２に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕４、５が延出しており、連結腕３に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕６、７が延出している。なおＸ軸、Ｙ軸、Ｚ軸は水晶の軸を示すものであり、各々、電気軸、機械軸、光学軸とも呼ばれる。

駆動回路３０からの駆動信号ＤＱは、駆動腕４、５の上面に設けられた駆動電極と、駆動腕６、７の側面に設けられた駆動電極に入力される。また駆動腕４、５の側面に設けられた駆動電極と、駆動腕６、７の上面に設けられた駆動電極からの信号が、フィードバック信号ＤＩとして駆動回路３０に入力される。また検出腕８、９の上面に設けられた検出電極からの信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。なお検出腕８、９の側面に設けられたコモン電極は例えば接地される。

駆動回路３０により交流の駆動信号ＤＱが印加されると、駆動腕４、５、６、７は、逆圧電効果により矢印Ａに示すような屈曲振動（励振振動）を行う。即ち、駆動腕４、６の先端が互いに接近と離間を繰り返し、駆動腕５、７の先端も互いに接近と離間を繰り返す屈曲振動を行う。このとき駆動腕４、５と駆動腕６、７とが、基部１の重心位置を通るＹ軸に対して線対称の振動を行っているので、基部１、連結腕２、３、検出腕８、９はほとんど振動しない。

この状態で、振動片１０に対してＺ軸を回転軸とした角速度が加わると（振動片１０がＺ軸回りで回転すると）、コリオリ力により駆動腕４、５、６、７は矢印Ｂに示すように振動する。即ち、矢印Ａの方向とＺ軸の方向とに直交する矢印Ｂの方向のコリオリ力が、駆動腕４、５、６、７に働くことで、矢印Ｂの方向の振動成分が発生する。この矢印Ｂの振動が連結腕２、３を介して基部１に伝わり、検出腕８、９が矢印Ｃの方向で屈曲振動を行う。この検出腕８、９の屈曲振動による圧電効果で発生した電荷信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。ここで、駆動腕４、５、６、７の矢印Ｂの振動は、基部１の重心位置に対して周方向の振動であり、検出腕８、９の振動は、矢印Ｂとは周方向で反対向きの矢印Ｃの方向での振動である。検出信号ＩＱ１、ＩＱ２は、駆動信号ＤＱに対して位相が９０度だけずれた信号になる。

例えば、Ｚ軸回りでの振動片１０（ジャイロセンサー）の角速度をωとし、質量をｍとし、振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。

なお図１８では、振動片１０がダブルＴ字型である場合の例を示しているが、本実施形態の振動片１０はこのような構造に限定されない。例えば音叉型、Ｈ型等であってもよい。また振動片１０の圧電材料は、水晶以外のセラミックスやシリコン等の材料であってもよい。

図１９に回路装置の駆動回路３０、検出回路６０の詳細な構成例を示す。

駆動回路３０は、振動片１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動片１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図１９に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

増幅回路３２（Ｉ／Ｖ変換回路）は、振動片１０からのフィードバック信号ＤＩを増幅する。例えば振動片１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。

駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。

ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動片１０（駆動用振動片）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動片１０からのフィードバック信号ＤＩの振幅（振動片の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３２の出力信号ＤＶを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。

同期信号出力回路５２は、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。

また同期信号出力回路５２は基準クロック信号ＣＫＦをＦＬＬ回路１３０に出力する。例えば同期信号出力回路５２は、正弦波の信号ＤＶの２値化処理を行うコンパレーターを含む。そして、例えばコンパレーターの出力信号を第１のバッファー回路でバッファリングした信号が同期信号ＳＹＣになり、コンパレーターの出力信号を第２のバッファー回路でバッファリングした信号が基準クロック信号ＣＫＦとなる。これにより基準クロック信号ＣＫＦと同期信号は例えば周波数が同じ信号になる。なお、同期信号ＳＹＣの生成用の第１のコンパレーターと、基準クロック信号ＣＫＦの生成用の第２のコンパレーターを設けてもよい。

検出回路６０は、増幅回路６１、同期検波回路８１、フィルター部９０、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０を含む。増幅回路６１は、振動片１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。フィルター部９０（ローパスフィルター）は、Ａ／Ｄ変換回路１００の前置きフィルターとして機能する。またフィルター部９０は、同期検波によっては除去しきれなかった不要信号を減衰する回路としても機能する。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。ＤＳＰ部１１０はＡ／Ｄ変換回路１００からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理などのデジタル信号処理を行う。デジタル補正処理としては、例えばゼロ点補正処理や感度補正処理などがある。

なお、例えば振動片１０からの電荷信号（電流信号）である検出信号ＩＱ１、ＩＱ２は、電圧信号である駆動信号ＤＱに対して位相が９０度遅れる。また増幅回路６１のＱ／Ｖ変換回路等において位相が９０度遅れる。このため、増幅回路６１の出力信号は駆動信号ＤＱに対して位相が１８０度遅れる。従って、例えば駆動信号ＤＱ（ＤＶ）と同相の同期信号ＳＹＣを用いて同期検波することで、駆動信号ＤＱに対して位相が９０度遅れた不要信号等を除去できるようになる。

１０．移動体、電子機器
図２０（Ａ）に本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２０（Ａ）は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動片１０と回路装置２０を有するジャイロセンサー５１０（センサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。

図２０（Ｂ）、図２０（Ｃ）に示すように、本実施形態の回路装置はデジタルスチルカメラや生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルスチルカメラにおいてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出できる。また図２０（Ｄ）に示すように、本実施形態の回路装置はロボットの可動部（アーム、関節）や本体部にも適用できる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（物理量情報、角速度センサー素子、物理量検出装置等）と共に記載された用語（角速度情報、振動片、ジャイロセンサー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置や物理量検出装置や電子機器や移動体の構成、振動片の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１ 基部、２，３ 連結腕、４〜７ 駆動腕、８，９ 検出腕、１０ 振動片、
１２ 物理量トランスデューサー、２０ 回路装置、３０ 駆動回路、
３２ 増幅回路、４０ ゲイン制御回路、４１ 分周回路、４２ 差分器、
４３ ループフィルター、４４ 加算器、４５ 周波数比較器、４６ 遅延回路、
４８ 発振器、５０ 駆動信号出力回路、５２ 同期信号出力回路、
６０ 検出回路、６１ 増幅回路、７０ クロック信号生成回路、
７２ Ｄ／Ａ変換回路、７４ 電圧制御発振器、８１ 同期検波回路、
９０ フィルター部、１００ Ａ／Ｄ変換回路、１１０ ＤＳＰ部、
１３０ ＦＬＬ回路、１３１ 比較器、１３２ 周波数比較器、
１３３ 分周回路、１３４ 発振器、１３５ カウンター、
１３６ ループフィルター、１３７ 積分器、１３９ ゲイン処理部、
１４０ 制御部、１４２ レジスター部、１４４ 出力部、
１４６ 不揮発性メモリー、１５０ 演算処理部、１５５ 乗算処理部、
１５６ 積分処理部、１６０ 浮動小数積分器、１６２ 検出器、
１６４ 固定小数積分器、１６６ 固定小数変換部、１６８ レジスター、
１６９ レジスター、１８０ 増幅回路、１９６ 可変抵抗回路、
１９７ 可変容量回路、２０６ 自動車、２０７ 車体、
２０８ 車体姿勢制御装置、２０９ 車輪、５００ 電子機器、
５１０ ジャイロセンサー、５２０ 処理部、５３０ メモリー、
５４０ 操作部、５５０ 表示部、
ＣＦ 乗算係数、ＣＫＦ 基準クロック信号、ＣＴＱ 比較対象値、
ＤＱ 駆動信号、ＤＲ 分周比、ＤＶＱ 分周クロック信号、ＦＲ 駆動周波数、
ＦＵ１ ヒューズ素子、ＦＶ 発振周波数、ＯＳＱ クロック信号、
Ｒ１ 抵抗素子、ＳＣ 基準値、ＴＲＭ 発振周波数設定値、ＴＱ 検出信号

Claims (15)

1. 物理量トランスデューサーを駆動する駆動回路と、
   周波数比較器と発振器とを有し、前記駆動回路からの信号を基準クロック信号としてクロック信号を生成するＦＬＬ（Frequency Locked Loop）回路と、
   前記物理量トランスデューサーからの検出信号の検出処理を行う検出回路と、
   を含み、
   前記検出回路は、
   前記検出信号に基づく信号を同期検波する同期検波回路と、
   前記クロック信号に基づく動作用信号により動作し、前記同期検波回路の出力信号に基づく信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
   を有し、
   前記駆動回路からの信号の周波数をＦＲとし、前記発振器が出力する前記クロック信号の周波数をＦＶとし、ｉを１以上の整数とし、ｊを１以上の整数とし、前記動作用信号の周波数をＦＶ／ｉとする場合に、
   ｊ×ＦＲ≠ＦＶ／ｉであることを特徴とする回路装置。
2. 請求項１において、
   前記周波数比較器は、
   前記基準クロック信号を分周する分周回路と、
   前記分周回路からの分周クロック信号と前記発振器からの前記クロック信号とに基づく比較対象値と、前記比較対象値の基準値との比較処理を行う比較器と、
   を有することを特徴とする回路装置。
3. 請求項２において、
   前記周波数比較器は、
   前記分周クロック信号で規定される計測期間を、前記クロック信号によってカウントすることで計測されたカウント値を、前記比較対象値として出力するカウンターを有することを特徴とする回路装置。
4. 請求項２又は３において、
   前記基準値をＳＣとし、前記分周回路の分周比をＤＲとする場合に、
   ＦＶ＝（ＳＣ／ＤＲ）×ＦＲであり、
   ｊ×ＦＲ≠ＦＶ／ｉとなるようにＳＣ／ＤＲが設定されることを特徴とする回路装置。
5. 請求項４において、
   ＳＣ／ＤＲは小数であることを特徴とする回路装置。
6. 請求項４において、
   ＳＣは小数であることを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項において、
   前記発振器は、
   前記周波数比較器の出力に基づく発振周波数設定値が設定され、前記発振周波数設定値に基づいて発振するＣＲ発振回路を有することを特徴とする回路装置。
8. 請求項７において、
   前記ＣＲ発振回路は、
   可変容量回路及び可変抵抗回路の少なくとも一方を有し、
   前記発振周波数設定値に応じて前記可変容量回路の容量値又は前記可変抵抗回路の抵抗値が設定されることで、前記ＣＲ発振回路の発振周波数が設定されることを特徴とする回
   路装置。
9. 請求項７において、
   前記ＣＲ発振回路は、
   可変容量回路と可変抵抗回路とを有し、
   前記可変抵抗回路は、
   直列接続される複数の抵抗素子と、
   前記複数の抵抗素子の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子と、
   を有し、
   前記可変容量回路は、
   前記発振周波数設定値に応じて容量値が設定される回路であることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項において、
    前記周波数比較器と前記発振器の間に設けられるループフィルターを含むことを特徴とする回路装置。
11. 請求項１０において、
    前記ループフィルターは、
    前記周波数比較器の出力を積分する積分器と、
    前記積分器の出力にゲイン処理を行うゲイン処理部と、
    を有することを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項において、
    前記検出回路は、
    前記クロック信号に基づいて動作し、前記Ａ／Ｄ変換回路の出力信号をデジタル処理するデジタル信号処理部を有することを特徴とする回路装置。
13. 請求項１乃至１２のいずれか一項において、
    前記クロック信号に基づいて動作し、前記駆動回路と前記検出回路を制御する制御部を含むことを特徴とする回路装置。
14. 請求項１乃至１３のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
15. 請求項１乃至１３のいずれか一項に記載された回路装置を含むことを特徴とする移動体。

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