JP6588921B2 - 半導体デバイスを試験する方法、製造する方法、プローブカード及び試験システム - Google Patents

Description

自動試験機器（「一般に「テスタ」と呼ばれる）は、半導体デバイスの製造中、半導体デバイスの試験に使用される。機能試験は通常、電気信号を被試験デバイス（ＤＵＴ）に印加し、特定のポイントでのＤＵＴの出力応答を測定することによって実行される。

パラメータ試験を実行することもできる。パラメータ試験では、１つ又は複数の電圧又は電流を測定して、ＤＵＴの動作パラメータの値を提供し得る。例えば、電力トランジスタを試験するために、試験システムは、トランジスタをオンに切り換える試験信号を印加し得る。次に、テスタは、デバイスにわたる電圧及びデバイスを通る電流フローを測定し得、そこから、トランジスタのオン抵抗を計算し得る。電力トランジスタを有する製品を設計する技術者にとって、オン抵抗のデバイスの放熱及び消費電力への影響のため、オン抵抗は重要なパラメータであり得る。したがって、電力トランジスタであるか、又は電力トランジスタを含む半導体デバイスが試験される場合、パラメータ試験は、オン抵抗の測定を含み得る。

幾つかの状況では、デバイスはウェーハレベルで試験される。ウェーハレベルでの試験は、デバイスがダイス切断されパッケージされる前にデバイスを試験し検証することを含め、幾つかの利点を有する。ウェーハは多くのデバイスを含む。各デバイスは導電構造を含み、導電構造は、試験信号をウェーハ上のＤＵＴに印加し得るか、又は測定し得る接触点として機能し得る。テスタは、複数のプローブニードルを含むプローブカードを使用して、デバイスとインターフェースする。これらのとても小さなニードルは、個々のデバイスのパッドとテスタとを電気的に接触させるために使用される。電気接触するために、ウェーハプローバは、ウェーハをプローブニードルに押し付けて、それにより、ニードル先端部はデバイスに物理的に接触する。プローブニードルがパッドに接触すると、試験プロセスを開始することができる。

幾つかの状況では、ＤＵＴは、電力ＭＯＳＦＥＴ等の高電流デバイスであり得る。しかし、プローブカード上の各ニードルは、最大電流容量を有し得る。電力ＭＯＳＦＥＴ等の高電流デバイスを試験するために、複数のプローブニードルを使用して、所望の試験電流を送達し得る。電力ＭＯＳＦＥＴを製造する技術が進んだため、電力ＭＯＳＦＥＴのオン抵抗は、幾つかの場合、１ミリオーム以下まで低減した。

一態様では、本発明は、半導体デバイスを試験する方法に関する。半導体デバイスを試験する方法は、複数のプローブニードルで半導体デバイスのパッドに接触することを含み得る。複数のプローブニードルは、複数の第１のニードル及び少なくとも１つの第２のニードルを含み得る。複数のニードルは先端部を備え得、複数の第１のニードルの先端部は、第１のニードルの先端と少なくとも１つの第２のニードルの１つのニードルの最近傍先端との間に等抵抗パスを提供するように位置決めされる。半導体デバイスを試験する方法は、複数の第１のニードルを通る電流を提供することを含むこともできる。半導体デバイスを試験する方法は、少なくとも１つの第２のニードルにおいて電圧を測定することを含むこともできる。

別の態様では、本発明は、半導体デバイスを試験するプローブカードに関し得る。半導体デバイスはパッドを有するＭＯＳＦＥＴを含み得る。プローブカードは、パッドに接触するように位置決めされる先端部を含む複数のニードルを含むこともできる。複数のニードルは、複数の力ニードル及び少なくとも１つの検知ニードルを含み得る。複数の力ニードルは、少なくとも１つの検知ニードルの検知ニードルの最近傍先端部から等距離である先端部を有するように位置決めし得る。

更に別の態様では、本発明は、半導体デバイスを試験する試験システムに関し得る。半導体デバイスはパッドを備え得る。試験システムは、プローブカードを備え得る。プローブカードは、パッドに接触するように位置決めされる先端部を備える複数のニードルを備え得る。複数のニードルは、複数の第１のニードル及び少なくとも１つの第２のニードルを備え得る。複数の第１のニードルは、先端が少なくとも１つの第２のニードルの１つのニードルの最近傍先端から等距離となるように位置決めし得る。試験システムは、複数の第１のニードルに結合される少なくとも１つの電流源を備えることもできる。試験システムは、少なくとも１つの第２のニードルに結合される少なくとも１つの電圧検知回路を備えることもできる。

上記は、添付の特許請求の範囲によってのみ規定される本発明の非限定的な概要である。

添付図面は、一定の縮尺で描かれることが意図されていない。図面中、様々な図に示される同一又は略同一の各構成要素は、同様の番号で表される。明確にするために、あらゆる構成要素があらゆる図面で記されるわけではない。

ＤＵＴのウェーハレベル試験に向けて構成される試験システムの概略図である。 ＤＵＴのウェーハレベル試験の第１の実施形態による、プローブカードと、半導体デバイスのパッドに接触するプローブニードルとの概略断面図である。 ＤＵＴのウェーハレベル試験の第１の実施形態による、ウェーハ上のＤＵＴと、ＤＵＴのパッドに接触するプローブニードルとの上面図の概略図である。 ＤＵＴのウェーハレベル試験の第２の実施形態による、ウェーハ上のＤＵＴと、ＤＵＴのパッドに接触するプローブニードルとの上面図の概略図である。 ＤＵＴのウェーハレベル試験の実施形態による、複数の力ニードルを通る電流を調整する回路の機能ブロック図である。 ＤＵＴのウェーハレベル試験の実施形態による、電流を調整する回路の概略図である。 ＤＵＴのウェーハレベル試験の第２の実施形態による、プローブカードと、半導体デバイスのパッドに接触するプローブニードルとの概略断面図である。

上記は、添付の特許請求の範囲によって規定される本発明の非限定的な概要である。

本発明者らは、被試験デバイスの同じ導電構造に接触することが意図される複数のプローブニードルの適切な配置が、パラメータ測定の測定精度に影響し得ることを認識し理解した。近代の半導体デバイスでは、ＦＥＴのソースパッド等の被試験デバイス（ＤＵＴ）の導電構造は、無視できない抵抗を有し得る。ＤＵＴへの電力が、少なくとも２つの異なるプローブニードルを用いて供給され、電圧が、少なくとも１つの他のプローブニードルを用いてそのパッドで測定される試験状況では、電力が供給される場所と電圧が測定される場所との間でパッドを通る抵抗は、パラメータ測定の正確性に影響し得る。

本発明者らは、電力が供給される場所から電圧が測定される場所までのパスに沿って抵抗差を低減するように配置されるプローブニードルが、電圧の測定精度を上げ得ることを認識し理解した。さらに、本発明者らは、オン抵抗の測定が、そのような差の原因となり得る測定電圧のばらつきの影響を特に受けやすいことがあり、それにより、適切なプローブニードルの配置が、電力ＭＯＳＦＥＴ等の高電流デバイスの場合に特に、オン抵抗測定の精度を上げ得ることを認識し理解した。測定精度への影響は、電流が供給される複数のプローブニードルの接触抵抗にばらつきがある場合、特に大きいことがある。

したがって、本明細書に記載されるのは、半導体ウェーハ上の高電流デバイスでのより正確な電圧測定をもたらすことができるパラメータ測定を行う改善された技法である。これらの技法を使用する試験システムは、電力ＭＯＳＦＥＴ又は電力ＭＯＳＦＥＴを含むデバイス等の半導体デバイスの正確なオン抵抗測定を行い得る。本明細書に記載される測定技法は、１ミリオーム以下等の低いオン抵抗を有するデバイスに適用し得る。これらの技法は、オン電流が１０Ａを超えるデバイス等の高電流デバイスに適用することもできる。

幾つかの実施形態では、これらの技法は、被試験デバイスのパッドに接触することが意図されるプローブニードルを適宜位置決めすることを伴い得る。プローブニードルは、パッドに接触する複数のプローブニードル間の抵抗のばらつきに起因し得る全体測定のばらつきを低減するように位置決めし得る。電流がＤＵＴのパッドを通して供給され、電圧がそのパッドで測定される場合、本明細書では力ニードルと呼ばれる、供給された電流が流れるプローブニードル及び本明細書では検知ニードルと呼ばれる、電圧が測定されるニードルは、力ニードルと各最近傍検知ニードルとの間に等抵抗パスを提供するように分布し得る。

いかなる特定の動作理論によっても限定されず、本発明者は、複数の力ニードル及び電圧が測定される１つ又は複数の検知ニードルを有することにより、力ニードルがパッドに接触する様々な場所での電圧を平均する抵抗合算ネットワークが作られると考える。平均化は、接触抵抗のばらつきを補償し、より正確な測定をもたらす。しかし、力ニードルと検知ニードルとの間の抵抗のばらつきは、パスの抵抗のばらつきが、力ニードルと検知ニードルとの間の抵抗に依存し得る、力ニードルでの電圧が合算電圧に寄与する量に影響するため、合算される電圧の精度を低減する。この抵抗差を低減するように力ニードル及び検知ニードルを位置決めすることにより、測定のばらつきの原因が低減され、全体プロセスの精度が増大する。

力ニードルと各最近傍検知ニードルとの間の等抵抗パスは、任意の適する方法で達成し得る。幾つかの実施形態では、パッドは均一分布抵抗を有し得る。したがって、複数の力ニードル及びパッド毎に１つの検知ニードルがある実施形態では、等抵抗パスは、等距離パスにより力ニードルの接触点と検知ニードルの接触点とを隔てることで作られ得る。したがって、力ニードルの先端部は、検知ニードルの先端部の周囲を中心とした円の弧に沿って配列し得る。しかし、他の適するジオメトリも等距離パスを提供し得る。複数の検知ニードルが使用される場合、検知ニードルは、力ニードルの先端部が検知ニードルの先端部の周囲にクラスタ化されるように、一緒にクラスタ化し得る。代替又は追加として、複数の検知ニードルの先端部は、パッドに渡り分布し得、力ニードルの先端部は、最近傍検知ニードルの先端部から等距離に位置決めし得る。そのような構成は、等抵抗パスを適宜近似するパスを提供し得る。

幾つかの実施形態によれば、試験システムを使用して、より正確なパラメータ測定を達成し得る。試験システムは、ウェーハレベルでのデバイスのパラメータ試験を可能にするハードウェア及び回路を含み得る。被試験デバイスは、高電流デバイスであり得る。本明細書では、電力ＭＯＳＦＥＴが、高電流デバイスの例として使用される。試験システムは、オン抵抗のパラメータ試験を実行し得る。

試験システムは、テスタをＤＵＴに接触させて、パラメータ測定を実行させる構成要素を含み得る。テスタとＭＯＳＦＥＴとの接触は、任意の適する方法で行われ得る。例えば、ウェーハプローバを使用して、力ニードル及び検知ニードルがＤＵＴに接触するように、ＤＵＴのウェーハをプローブカードに押し付け、テスタに取り付け得る。ウェーハプローバは、ウェーハを保持するチャックを含み得る。

ニードルが、ＭＯＳＦＥＴのソースパッド等の導電性パッドに接触すると、テスタは試験プロセスを開始することができる。テスタは、任意の適する従来の試験回路を使用して実施し得、ＭＯＳＦＥＴ又は他のＤＵＴをオンに切り換える電流又は電圧を供給する回路を有し得る。他の回路が、デバイスがオンである間にデバイスを通って流れる電流を供給し得る。幾つかの実施形態では、例えば、テスタは、力ニードルに結合され、１０Ａを超える電流を供給するのに使用される電流源を含む。幾つかの実施形態では、力ニードル及び検知ニードルのそれぞれは、最高で７Ａ等の高電流容量を有するように製造し得る。電流は、試験システムを通る任意の適するパスを通って流れ得る。例えば、テスタは、電流がチャック、ＭＯＳＦＥＴのドレイン、力ニードル、及びテスタ回路を通って流れ得るように、ウェーハプローバ内のチャックに接続し得る。

次に、テスタは、ソース−ドレイン電圧等のＭＯＳＦＥＴの様々な特性を測定し得る。幾つかの実施形態では、テスタは、検知ニードルに結合されて、ＭＯＳＦＥＴがオンに切り換えられている間、検知ニードルがソースパッドに接触するポイントとＭＯＳＦＥＴのドレインに接触するポイントとの間の電圧を検知する電圧検知回路を含む。幾つかの実施形態では、ＭＯＳＦＥＴのドレインは、ソースパッドに接触するプローブニードルとチャックに接触するプローブニードルとの間の電圧の測定が、ＭＯＳＦＥＴのドレイン−ソース電圧の測定をもたらすように、ウェーハを担持するチャックに電気的に接続される。任意の適する電圧検知回路を使用し得る。他の実施形態では、テスタは、２つ以上の検知ニードルに結合される電圧検知回路を含む。この場合、電圧検知回路は、検知ニードルが接続されるノードとチャックとの間の複合電圧を測定する。検知ニードルは、任意の適する方法でこのノードに接続し得る。例えば、検知ニードルは、等値抵抗を通してノードに接続し得る。

オン抵抗を計算するために、幾つかの実施形態では、テスタは、電圧検知回路に結合されるプロセッサを含み得、プロセッサは、ＭＯＳＦＥＴに供給される電流と、ソースパッドとドレインとの間の測定電圧とに基づいて、オン抵抗を計算する。オン抵抗が計算された後、測定は、任意の目的で使用し得る。例えば、計算されたオン抵抗を使用して、ウェーハのダイス切断及びデバイスのパッケージ又はオン抵抗が仕様を満たさない場合、デバイスの破棄等の製造プロセスでの後続する１つ又は複数のステップを選択し得る。

試験システムはプローブカードを含み得、プローブカードは、上述したように位置決めされたニードルを有して、試験パッドに接触する複数のニードル間の抵抗のばらつきによって生じ得る測定全体のばらつきを低減し得る。プローブカードは、ニードルがＤＵＴのパッドに接触したときに、等抵抗パスを生成するように位置決めされる力ニードル及び１つ又は複数の検知ニードルを有し得る。幾つかの実施形態では、力ニードル及び１つの検知ニードルは、力ニードル先端部が検知ニードルの先端部の周囲にセンタリングされる円の弧に沿って配列されるように、プローブカード上に位置決めし得る。このジオメトリは、中心検知ニードル先端部から各力ニードルの先端部への等距離パスを生成する。しかし、等距離パスを生成するプローブカード上の力ニードル及び検知ニードルの任意の適するジオメトリを使用し得る。

他の実施形態では、プローブカードは、複数の力ニードル及び複数の検知ニードルを有し得る。この場合、検知ニードルは、力ニードルの先端部が、プローブカード上で検知ニードルの先端部の周囲にクラスタ化されるように、一緒にクラスタ化し得る。代替又は追加として、複数の検知ニードルの先端部は、プローブカードにわたり分布し得、力ニードルの先端部は、プローブカード上で最近傍の検知ニードル先端部から等距離に位置決めし得る。検知ニードルは一緒に接続されて、検知電圧が測定される測定ノードを生成し得る。検知ニードル間の接続は、プローブカード内、テスタ内、又はプローブカードをテスタに結合するインターフェース回路内であり得る。プローブカード上の力ニードル及び検知ニードルのこの位置決めは同様に、力ニードルと最近傍検知ニードルとの間に等抵抗パスを提供して、接触抵抗のばらつきを低減し、試験プロセス全体の正確性を改善し得る。

ウェーハレベル試験に向けて構成された任意の適する試験ハードウェアを使用して、正確なパラメータ測定を実行する試験システムを実施し得ることを理解されたい。

そのような試験システムの特定の例を図１に示す。しかし、図１の試験システムが例示のためのものであり、本発明の範囲への限定ではないことを理解されたい。

図１は、ウェーハレベル試験システム１００を示す。このシステムは、パラメータ測定のための電流信号及び電圧信号を含め、試験信号を生成し測定し得るテスタ１１０を含む。この例では、テスタ１１０は、ＤＵＴ１８０に電気信号を提供し、ＤＵＴ１８０での信号を検知し得る。テスタ１１０は、任意の適する従来の試験回路を使用して実施し得る。

テスタ１１０とＤＵＴ１８０との電気接続は、任意の適するインターフェース構成要素を通して実施し得る。図１の実施形態では、複数のプローブニードル１５０を有するプローブカード１１８が、試験システムに結合される。プローブニードル１５０は、ＤＵＴ上の導電構造に接触するように位置決めされる。プローブカード１１８は特定のＤＵＴを試験するように構成し得、異なるプローブカードを異なるＤＵＴに使用し得る。したがって、プローブカード１１８は、テスタ１１０に脱着可能に取り付け得る。取り付け機構は、当分野で既知であり、簡潔にするために示されていない。

テスタ１１０とプローブカード１１８との間で信号を結合するために、１つ又は複数のインターフェース構成要素を使用し得る。示される実施形態では、デバイスインターフェース基板（ＤＩＢ）１１６が示される。ＤＩＢ１１６は、プローブカード１１８上の対応する接点に接続するように位置決めされた接点を下面１２４に有し得る。ＤＩＢ１１６の上面１２２もパッドを含み得る。上面のパッドは、テスタインターフェース１１２上の接点１１４と位置合わせされるように位置決めし得る。ＤＩＢ１１６の内部で、導電トレース１２０が上面のパッドを下面１２４のパッドに結合し得る。

試験信号を生成又は測定するテスタ１１０内の回路は、接点１１４に結合し得る。このようにして、信号は、テスタ１１０とＤＩＢ１１６との間を渡り、次にＤＩＢ１１６とプローブカード１１８との間を渡り得る。このようにして、信号は、テスタ１１０と、ＤＵＴ１８０に接触するように設計されるニードルとの間を渡り得る。幾つかの実施形態では、テスタ１１０とプローブニードル１５０との間のパスは受動的であり得る。他の実施形態では、信号調整を管理し、且つ／又はテスタ１１０が処理するように備えられていない試験機能を実行する回路がパス内に含まれ得る。本明細書に記載される試験機能は、幾つかの実施形態では、テスタ１１０内の回路によって実行し得、一方、他の実施形態では、それらの機能は、ＤＩＢ１１６上の回路又は任意の他の適する構成要素内に配置される回路によって実行し得る。

ＤＵＴ１８０は、高電流デバイスであり得るか、又は高電流デバイスを含み得、この例では、高電流デバイスは電力ＭＯＳＦＥＴである。ウェーハ１６０上にはＤＵＴのアレイがあり得、ＤＵＴのうちの１つ又は複数は同時に試験し得る。ＤＵＴは、ウェーハ１６０上の共通のドレイン接続を共有し得る。示される実施形態では、共通のドレインは、ウェーハの下面に電気的に接続される。

ウェーハ１６０は、真空又は他の適する機構を使用してチャック１７０に保持し得る。チャック１７０の上面は、高度に研磨されるか、又はウェーハ１６０及びＤＵＴの共通ドレインに非常に低い抵抗の電気接続を行うように他の方法で構成し得る。幾つかの実施形態では、チャック１７０は、ウェーハ１６０を受ける金めっき面１７６を有し得る。

テスタ１１０は、任意の適する方法でＤＵＴ１８０と接触し得る。図１では、ウェーハプローバ内の機械的構成要素（図示せず）は、ウェーハ１６０をプローブニードル１５０に押し付けて、物理的に接触させる。ニードルがＤＵＴと接触すると、ニードルはＤＵＴ１８０の表面１８２を擦り、表面酸化等の任意の表面層を突破し、ＤＵＴの表面と電気的に接触し得る。表面は、ＭＯＳＦＥＴのソースパッド１８２等のＤＵＴの導電面であり得る。接触は、他の目的で他の表面に対して行い得る。例えば、１つ又は複数のプローブニードルは、ＭＯＳＦＥＴのゲートパッドに接触して、ＭＯＳＦＥＴをバイアスする電圧を供給し得る。したがって、試験接続の数及び目的は、本発明にとって重要ではない。

テスタ１１０は、ＤＵＴ１８０をオンに切り換える試験信号を供給する回路を有し得る。簡潔にするために、そのような試験信号は明確に示されず、そのような試験信号は、当分野で既知の技法を使用して生成し得る。さらに、テスタ１１０は、高電流デバイスの動作電流に等しい大きさの電流を生成する回路を有し得る。図１では、電流源１７２を使用して、１０Ａを超える電流をＤＵＴ１８０に供給する。そのような電流は、例えば、幾つかの実施形態では、最高で４０Ａ、５０Ａ、６０Ａ、７０Ａ、又は７０Ａ超であり得る。

各プローブニードル１５０は、最高で７Ａ等の高電流容量を有するように製造し得る。しかし、各ニードルの電流容量は、ＤＵＴ１８０の試験に必要な総電流未満であり得る。したがって、幾つかの実施形態では、総電流は、ＤＵＴ１８０の同じパッドに接触する複数の力ニードル間で分割し得る。電流は、試験システムを通る任意の適するパスを通って流れ得る。図１では、例えば、電流は、チャック１７０、ＤＵＴ１８０、ニードル１５０、及びテスタ回路を通って流れ得る。

次に、テスタ１１０は、ＤＵＴ１８０の様々なパラメータを測定し得る。オン抵抗を測定するために、電力ＭＯＳＦＥＴのドレイン−ソース電圧を測定し得る。その電圧は、チャック電圧１７４へのソースパッドとして測定し得る。任意の適する電圧検知回路を使用して、この測定を実施し得る。

オン抵抗を計算するために、幾つかの実施形態では、テスタは、ＤＵＴ１８０に供給される電流と、検知電圧１７４とに基づいてオン抵抗を計算するプロセッサ１３０を含み得るか、又はプロセッサ１３０に結合し得る。オン抵抗が計算された後、測定は任意の目的で使用し得る。例えば、計算されたオン抵抗を使用して、ウェーハのダイス切断及びデバイスのパッケージ又はデバイスの破棄等の製造プロセスでの後続する１つ又は複数のステップを選択し得る。

図２は、プローブカード１１８及びプローブニードルを示す。プローブニードル１５０は、力ニードル１５２及び１つ又は複数の検知ニードル１５４を含み得る。力ニードルは、電流を提供する試験システム内の回路に直接又は間接的に接続し得る。検知ニードルは、パラメータを測定する試験システム内の回路に直接又は間接的に接続し得る。示される実施形態では、そのパラメータは電圧である。電力ＭＯＳＦＥＴの試験において、その電圧は、ＭＯＳＦＥＴのソースパッドにおける電圧を表す。ＤＵＴが垂直電力ＭＯＳＦＥＴであるか、又は垂直電力ＭＯＳＦＥＴを含む実施形態では、ＭＯＳＦＥＴのドレインは、チャック１７０の電圧に対するソースパッド電圧の測定が、電力ＭＯＳＦＥＴのドレイン−ソース電圧測定を表すように、チャック１７０（図１）に結合し得る。同様に、力ニードルに結合される電流源は、チャック１７０に結合されて、電力ＭＯＳＦＥＴのソースとドレインとの間の電流フローのパスを完成し得る。これらの接続１７２及び１７４（図１）は、簡潔にするために図２では示されていない。

力ニードルは先端部１５８を有し得る。検知ニードルは先端部１４８を有し得る。プローブニードルの先端部１５８及び１４８は、ＤＵＴ１８０の表面と物理的及び電気的に接触し得る。ＤＵＴの表面はソースパッド１８２を有し得る。力ニードルの先端部１５８は、本明細書に記載されるような技法により、測定電圧の正確性を増大させるように、１つ又は複数の検知ニードルの先端部１４８の周囲に位置決めし得る。

選択的プローブニードル配置を介して測定電圧の正確性を増大させる技法を図３に示し、図３は、ＤＵＴ１８０のソースパッド１８２の上面図である。図３は、プローブカード１１８及びプローブニードル１５０を示す。プローブカード１１８は、力ニードル１５２と検知ニードル１５４との間に等抵抗パスを生成するように位置決めされる力ニードル１５２及び検知ニードル１５４を有する。図３は、力ニードルの先端部と検知ニードルの先端部とを等距離だけ隔てることにより、等抵抗パスを生成することができるように、ソースパッド１８２の抵抗が均一の抵抗を有する状況を示す。そのような実施形態では、例えば、力ニードル１５２及び検知ニードル１５４は、力ニードルの先端部１５８が検知ニードルの先端部１４８の周囲にセンタリングされる円の弧に沿って配列されるように、プローブカード上に位置決めし得る。このジオメトリは、中心検知ニードル先端部１４８から各力ニードルの先端部１５８への等距離パスを生成する。他の実施形態では、等距離パスを生成するプローブカード上の任意のジオメトリの力ニードル及び検知ニードルを使用し得る。

図３の実施形態では、力ニードル１５２は、テスタ内の電流生成回路に結合し得る。その回路は、電力ＭＯＳＦＥＴ等の高電流デバイスを試験するのに適切な高電流を生成するように構成し得る。検知ニードル１５４は、試験システムの電圧検知構成要素に結合し得る。ゲートパッド１８４は、更に別のプローブニードル１５６によって接触し得る。プローブニードル１５６は、オン抵抗を測定するために、ＤＵＴ１８０をオン状態にするＤＵＴ１８０のバイアス電圧を生成する試験システム内の回路に接続し得る。この実施形態では、プローブニードル１５６は、ＤＵＴ１８０に対して実施されて、パラメータ試験を実行する状態にし得る接続を表す。デバイスの性質及び実行される試験の性質に応じて、代替又は追加として、ＤＵＴ１８０への他の接続を行い得ることを理解されたい。

図３は、等抵抗パスをもたらし得るニードル位置決めの一例を示す。その実施形態では、ソースパッド毎に１つの検知ニードルが使用される。他の実施形態では、複数の検知ニードルが、電圧が測定されるべきパッドに接触し得る。そのような実施形態では、プローブニードルが、それでもなお、力ニードルの先端部と、複数の検知ニードルが、電圧測定がそのノードで行い得るように接続されるノードとの間に等抵抗パス等を提供するように位置決めされ得る。複数の検知ニードルを有する実施形態を図４に示す。

図４は、プローブカード４１８及びプローブニードル１５０を示す。プローブカード４１８は、複数の力ニードル４５２及び複数の検知ニードル４５４を有し得る。この場合、複数の検知ニードルの先端部４４８は、ソースパッド４８２にわたり分布し得、力ニードル４５８の先端部は、ソースパッド４８２上の隣接する検知ニードル先端部４４８から等距離に位置決めし得る。幾つかの実施形態では、検知ニードルの先端部４４８は、示される実施形態でのように、各検知ニードルが力ニードルの円の中心からの放射線上にある等、対称的に分布し得る。代替又は追加として、検知ニードル４５４は、力ニードル４５８の先端部がソースパッド１８２上の検知ニードルの先端部４４８の周囲にクラスタ化されるように、一緒にクラスタ化し得る。検知ニードルがノードにおいて接続される場合、そのような構成は、力ニードルと、検知ニードルが接続されるノードとの間の等抵抗パスを近似する。

図３の実施形態と同様に、ＤＵＴ１８０は、オン抵抗測定のためにオンにバイアスし得る。バイアス信号は、プローブニードル１５６を通して提供し得る。力ニードルは、ニードルを通して調整量の電流を供給する回路に結合し得る。各力ニードルを通る調整量は、合計で、オン抵抗が測定されるべきＤＵＴを通る電流と等しい量であり得る。検知ニードルは一緒に接続し、次に、テスタ内の測定回路に結合し得る。そのような接続は、例えば、プローブカード内、ＤＩＢ内、又はテスタ内等の任意の他の適する方法で行い得る。

図５は、電圧測定への等抵抗パスの影響を概略的に示す。図５は、検知ニードル先端部１４８と、先端部１５８を有する複数の力ニードルとを概略的に示す。示されるように、各力ニードル先端部１５８と検知ニードル先端部１４８との間に抵抗５１０がある。抵抗５１０は、力ニードルと検知ニードルとの間のパッドを通る分布抵抗を表し得る。示されるように、抵抗５１０は、検知ニードルの先端部１４８によって表されるノードにおいて結合される。この構成は、抵抗５１０が等しい場合、検知ニードル先端部１４８での電圧が、各力ニードル先端部１５８での電圧の平均であるような抵抗電圧平均回路を生成する。

したがって、抵抗５１０を等しくすることは、所望の平均化効果を提供する。等しい抵抗の場合、測定電圧は、ソースパッド上の複数の場所での電圧の平均である。この平均化は、異なる力ニードルを通る異なる電流フローによって生じ得るソースパッドの表面にわたる電圧差を平均してなくす傾向を有し得る。例えば、電流フローの差は、力ニードルとソースパッドとの間の接触抵抗の差から生じ得る。したがって、力ニードルと検知ニードルとの間に等抵抗パスを提供する力ニードル及び検知ニードルの相対的な位置決めは、測定電圧への接触抵抗のばらつきの影響を低減する傾向を有する。

図５は、測定電圧への接触抵抗のばらつきの影響を低減する別の手法を示す。本明細書で開示される手法は、別個又は一緒に使用し得る。この代替の手法は、接触抵抗に差がある場合であっても、力ニードルを通って流れる電流のばらつきを低減することに基づく。ばらつきの低減は、力ニードルを通る電流フローを調整することによって達成し得る。

ＤＵＴが、力ニードルが接触するエリアにわたり均一のオン抵抗を有する実施形態では、電流は等しくなるように調整し得る。抵抗が異なる場所で異なる実施形態等の他の実施形態では、電流は、力ニードルの電流間に何らかの所定の比率を有するように調整し得る。それらの割合は、例えば、力ニードルがＤＵＴに接触する各場所において等しい電圧を生成するように選択し得る。力ニードルがＤＵＴに接触する全ての場所で、ＤＵＴを通る抵抗が均一である状況では、等しい電流により等しい電圧を生成し得る。他の実施形態では、各ニードルを通る電流は、力ニードルがＤＵＴに接触する場所においてＤＵＴを通る電圧に比例してスケーリングし得る。しかし、電流が調整されるべき値を選択するに当たり、任意の適する基準が使用可能である。

図５は、電流調整が使用される実施形態を示す。電流調整は、接触抵抗に関係なく、各力ニードルに等しい電圧を生成し得る。調整なしでは、高接触抵抗を有する力ニードルは、低接触抵抗を有する力ニードルよりも低い電流フローを有し得る。したがって、調整は、力ニードルとＤＵＴとの間の接触抵抗のばらつきによって生じることがあるばらつきを低減する。

図５は、テスタ１１０の回路に接続されたプローブニードルを示す。示される実施形態では、テスタは、プログラムされた量の電流を生成する電流源２４０を備え得る。示される実施形態では、プログラムされた量の電流は、ＤＵＴを通る総電流を表し得る。高電流デバイスを試験するためのそのような電流源は、１０代のアンペア等の任意の適する範囲内の電流を出力し得る。しかし、総電流は、本発明の限定ではなく、任意の適する送電流が使用可能である。

示されるように、電流源２４０は、本明細書に記載される任意の技法又は任意の他の既知の技法を使用して、ＤＵＴ１８０の片側に結合される。力ニードルも、電流源２４０からＤＵＴ１８０を通って流れる電流が力ニードル間に分布し得るように、ＤＵＴ１８０に結合される。

示される実施形態では、各力ニードル１５２は電流制御回路２１０に結合される。したがって、各力ニードルを通る電流の量は、電流制御回路２１０への制御入力によって調整し得る。幾つかの実施形態では、それぞれへの制御入力は、力ニードルを通る電流の調整が、力ニードル１５２間での、電流源２４０からの総電流の等しい分布になるように、各力ニードルを通る電流フローを等しくし得る。

したがって、全ての電流制御回路２１０への制御入力は同じであり、電流源２４０からの電流が等しく分布する実施形態を表す。しかし、各電流制御回路２１０内の制御入力をスケーリングすることにより、異なる値を制御入力が、電流の等化に繋がり得るか、又は同じ値の制御入力が均一な電流を生じさせ得ることを理解されたい。増幅器の利得、抵抗分割器の値等の成分のスケーリングは、所望の結果を達成するように選択し得る。示される実施形態では、制御入力は、接地電位又は何らかの他の基準電位に対して、力ニードルが結合されるパッド上の検知電圧に比例する。

テスタは、検知ニードル１５４に結合され、その電圧を測定する電圧検知回路２５０を含み得る。検知電圧を使用して、電流制御回路２１０への制御入力を生成するとともに、オン抵抗の計算に使用し得る測定パラメータを提供し得る。電圧検知回路２５０は、ＤＵＴ１８０がオンになっている間、検知ニードル１５４がソースパッド１８２に接触するポイントと、チャック１７０（図１）との間の電圧１７４（図１）を検知し得る。

プロセッサ１３０は、示される実施形態では、ソースパッド１８２とチャック１７０との間の検知電圧１７４を表す、電圧検知回路２５０からの測定電圧を受信するように結合し得る。この電圧は、ＤＵＴのドレイン−ソース電圧を表し得る。プロセッサ１３０は、この値を、電流源２４０を通る電流がプログラムされるか、又は測定される値と組み合わせて使用して、ＤＵＴ１８０のオン抵抗を計算し得る。

任意の適する電圧検知回路が使用可能である。同様に、任意の適する電流源が使用可能である。しかし、幾つかの実施形態では、電圧源は十分に正確であり得、電流源は、試験システムが１ミリオーム以下のオン抵抗を有するデバイスのオン抵抗を測定し得るのに十分に高い電流のものであり得る。

図５は、１つの検知ニードル、複数の力ニードルを示し、各力ニードルは電流制御回路２１０に接続される。８つの力ニードル等の任意の数の力ニードルが使用可能である。他の実施形態では、９つ以上の力ニードルが使用可能である。幾つかの実施形態では、デバイスの試験に使用される力ニードルよりも多数の電流制御回路があり得る。そのような実施形態では、使用中の力ニードルのみが制御されるように、全てに満たない電流制御ユニット２１０がアクティブ化され得る。例えば、４つの力ニードルが必要な場合、４つのみの力ニードルが、電流制御ユニット２１０によってアクティブに制御される。そのような実施形態では、電流制御回路の制御入力を生成する検知電圧信号のスケーリングは、使用される力ニードルの数に基づいて可変である。

図５は、試験システムに組み込み得る更なる特徴を示す。試験システムは、各力ニードルに関連付けられたアラーム回路を含み得、アラーム回路は、力ニードルの接触抵抗が閾値を超える場合、アラーム出力信号を生成する。図５は、そのようなアラーム回路２３０を示す。

示される実施形態では、各アラーム回路２３０は、力ニードルに結合されるように、電流制御回路のノードに結合される。したがって、アラーム回路２３０に印加される電圧は、力ニードルでの電圧に比例する。オームの法則の基本原理（Ｖ＝ＩＲ）を使用して力ニードルを通る電流が調整される実施形態では、その電圧は、力ニードルの調整電流及びデバイスのオン抵抗とその力ニードルの接触抵抗との和に比例する。したがって、接触抵抗の増大は、力ニードルの先端部での電圧を増大させる。

アラーム回路２３０は、この電圧をモニタすることにより、望ましくないほど大きな接触抵抗を示す電圧を検出し得る。そのような電圧は、所望の電圧を所定の閾値と比較することによる方法等の任意の適する方法で連絡し得る。代替又は追加として、アラーム回路２３０は、接触抵抗の増大を示す測定電圧の変化をモニタし得る。更なる代替として、アラーム回路２３０は、１つの力ニードルで検出される電圧が、その他の力ニードルでの平均電圧を閾値量又は割合だけ超える場合、指示を出力し得る。

アラーム状況がいかに検出されるかに関係なく、アラーム状況の検出に応答して、アラーム回路２３０はアラーム指示を出力し得る。図５の実施形態では、各電流制御回路２１０は別個のアラーム回路２３０に結合される。アラーム回路の出力は、論理ＯＲ様式で一緒に結合され、ＤＵＴに結合された全てのプローブを含む試験サイトで１つのアラーム指示を生成する。しかし、アラーム指示は、任意の適する方法で結合又は処理し得る。

アラーム指示に対して、任意の適する応答を行い得る。幾つかの実施形態では、アラーム状況は、カードのクリーニング又は取り替え等の試験システムのメンテナンスをトリガーし得る。他の実施形態では、ウェーハ上の１つのＤＵＴを試験する試験サイトと位置合わせされた１組のニードルに関連付けられたアラーム状況は、試験システムに試験サイトの使用を停止させ、別のサイトからの他のニードルを使用してＤＵＴを試験させ得る。

図６は、電圧検知回路、電流制御回路、及びアラーム回路の回路例をより詳細に示す。示されるように、電流源２４０は、電流源２４６の他に構成要素を含み得る。この例では、電流源２４０は、ダイオード２４４を通して電流源２４６に結合される電圧源２４２を含むものとして示される。さらに、抵抗２４０が電流源２４６に結合される。電圧源２４２及び抵抗２４０等のこれらの構成要素は、物理的な構成要素であってもよく、又は幾つかの実施形態では、電流源２４０の特性を表すものとして理解し得る。

電流源２４０の構成要素は、試験システム設計の分野で既知の技法を使用して実施し得る。これらの構成要素は、プロセッサ１３０等によって制御されて、電力ＭＯＳＦＥＴ等の高電流デバイスのパラメータ試験に適する総電流を生成し得る。この電流は、ＤＵＴの試験中のみ生成されるように、電流パルスとして生成し得る。生成される電流の大きさは、１０Ａ、２０Ａ、３０Ａ、４０Ａ、５０Ａ、６０Ａ、又は７０Ａ等の任意の適する値のものであり得る。

電圧検知回路２５０の例示的な実施も図６に示される。この例では、第１の増幅器２６０は、バッファ構成で構成されるオペアンプ２６４によって実施される。オペアンプ２６４の入力は、抵抗２６２を通して検知ニードル１５４に結合される。オペアンプ２６４から出力される検知電圧は、Ａ／Ｄ変換器を通してプロセッサ１３０に結合し得るか、又は他の方法で使用されて、ＤＵＴに対して試験を実行する際に使用することができる測定電圧の表現を捕捉し得る。その処理は、従来の方法で行うことができ、詳細に示されていない。

この例では、オペアンプ２６４から出力される検知電圧も使用されて、電流制御回路２１０に制御入力を提供するとともに、アラーム回路２３０の基準を提供する。電流制御回路２１０への制御入力は、オペアンプ２６４の出力を、抵抗２７２及び２７４によって実行される抵抗分割器回路網２７０に印加することによって提供される。この実施形態では、抵抗２７２及び２７４の比率は、アクティブである電流制御回路２１０の数に比例し得る。例えば、８つの電流制御回路２１０が使用される実施形態では、抵抗の比率は８：１であり得る。

分圧された検知電圧は、制御入力として各電流制御回路２１０に印加される。電流制御回路内で、制御入力は、ここではオペアンプ３２０を用いて実施されるコンパレータ回路に印加される。抵抗３２２及びキャパシタ３２４は、オペアンプ３２０のフィードバックパスを提供するように構成され、オペアンプ３２０をコンパレータとして構成する。この構成では、オペアンプ３２０の出力は、入力端子での電圧差を反映する。幾つかの実施形態では、オペアンプ３２０は、アナログ誤差増幅制御ループとして構成される。

分圧された検知電圧は、抵抗２１４を通してオペアンプ３２０の１つの端子に印加される。オペアンプ３２０の第２の端子は、抵抗３２８を通して抵抗２９０に結合される。この構成では、分圧された検知電圧は、抵抗２９０にわたる電圧と比較される。このようにして、分圧された検知電圧は、抵抗２９０にわたる電圧と比較される。

この例、抵抗２９０は電流検知抵抗として機能する。これは、力ニードルを通って流れる電流が、抵抗２９０も通って流れるように、トランジスタ３１０を通して力ニードル１５２に結合される。抵抗２９０は、ＤＵＴのオン抵抗に近い値を有する。力ニードル１５２が抵抗２９０にＤＵＴへの電流の比例したシェアを供給している場合、抵抗２９０にわたる電圧は、分圧された検知電圧に等しくなる。

電流制御回路２１０に結合される力ニードル１５２が、比例したシェア未満を供給している場合、抵抗２９０にわたる電圧は、分圧された検知電圧未満になる。この状況では、オペアンプ３２０によって形成されるコンパレータ回路の出力は、その力ニードルを通る電流フローを増大させるべきであることを示す。示されるように、オペアンプ３２０の出力は、抵抗３２６を通してトランジスタ３１０のゲートに結合される。コンパレータの出力が増大するにつれて、トランジスタ３１０のゲート電圧は増大し、それにより、力ニードルを通る電流フローを増大させる。

他方、電流制御回路２１０に結合される力ニードルが、比例するシェアを超える量を供給している場合、抵抗２９０にわたる電圧は、分圧される検知電圧よりも大きくなる。この状況では、オペアンプ３２０によって形成されるコンパレータ回路の出力は、その力ニードルを通る電流フローを低減すべきであることを示す。その出力がトランジスタ３１０に結合される場合、トランジスタ３１０は電流フローを低減する。このようにして、各力ニードルを通る電流を調整し得る。

高接触抵抗アラーム状況を検出するに当たり使用するために、電圧検知回路２５０の出力もアラーム回路２３０に結合される。アラーム回路２３０内で、その電圧は閾値処理コンパレータに結合される。その閾値処理コンパレータも力ニードルに結合される。コンパレータは、１つの力ニードルでの電圧が平均検知電圧から閾値量を超えて逸脱する場合、アラーム状況を示す信号を出力するように構成し得る。図２〜図４に示されるような構成では、そのような差は、力ニードルの接触抵抗の結果であり得る。閾値を適宜選択することにより、閾値を超える差は、閾値を超える場合にアラーム状況を生成することが、高接触抵抗の場合の是正措置を示し得るように、力ニードルの問題のある接触抵抗を示し得ることが保証される。

アラーム回路の閾値コンパレータは、オープンコレクタコンパレータ２９２を使用して実施し得る。力電流を使用して、アラーム閾値を設定し得る。この例では、閾値は、電流源２３１によって供給される電流のレベルによって設定され、電流源２３１はコンパレータ２９２の入力端子に結合される。その分圧された検知電圧は、抵抗２８２及びキャパシタ２８４と共に示される実施形態で実施されるフィルタ２８０を通して結合される。これらの構成要素は、ローパスフィルタ構成を提供し、高接触抵抗を示さない遷移状況からのアラームの機会を低減する。

オープンコレクタコンパレータの使用により、複数のアラーム回路２３０のコンパレータを直接、一緒に接続することができる。しかし、この特徴は本発明にとって重要ではなく、任意の適する回路構成が使用可能である。

示される特定の構成要素の値は、記載される制御機能を提供する信号のスケーリング又は他の操作を提供するように選択し得る。例えば、上述した実施形態では、電流フローは、各力ニードルで等しくなるように調整される。異なる構成要素値は、他の重み付け又はスケーリングを提供し得る。

図１に示される実施形態では、ＤＵＴのパッドにおける電圧は、ＤＵＴを含むウェーハが接触しているチャックの電位を基準とする。他の試験構成では、他の基準点を電圧測定に使用し得る。図７は、ウェーハレベルのパラメータ測定を実行する試験システムの別の実施形態を示す。この実施形態では、１つのＤＵＴのパッドでの電圧測定は、ウェーハ上の隣接するＤＵＴのパッドで測定される電圧を基準とし得る。ＤＵＴがウェーハ基板を介して接続されるウェーハ上で、そのような試験構成は、垂直デバイスにわたる電圧をウェーハの上面の接点を用いて測定できるようにし得る。

図７の例では、ウェーハ上のデバイスは、垂直電力ＭＯＳＦＥＴであるか、又は垂直電力ＭＯＳＦＥＴを含む。そのような実施形態では、電力ＭＯＳＦＥＴのドレインは、ウェーハ基板を通して一緒に接続し得る。ＤＵＴ近傍の電力ＭＯＳＦＥＴの１つ又は複数をオンにすることにより、被試験電力ＭＯＳＦＥＴのドレインと、オンにされた近傍の電力ＭＯＳＦＥＴのソースパッドとの間に低抵抗パスがある。近傍の電力ＭＯＳＦＥＴを通る電流フローは極わずかであり得る。この状況では、ソースパッドへの電圧は、ＤＵＴでのドレイン電圧の適宜近似であり得る。したがって、ＤＵＴのドレイン−ソース電圧は、ＤＵＴのソースパッド及びオンにされるが、その他の点では電圧源又は電流源によって駆動されないウェーハ上の１つ又は複数の近傍の電力ＭＯＳＦＥＴでのプロービングによって測定することができる。

図７は、ウェーハレベルパラメータ試験プロセスの一環として、隣接するＤＵＴを使用する試験システム４００を示す。例えば、隣接するデバイス１８６は、バイアスされて、ウェーハ１６０を介してデバイス１８６とＤＵＴ１８０との間の共通ドレインへの接続を提供し得る。デバイス１８６のソースパッド１８８は、１つ又は複数の検知ニードルを介して電圧測定回路の基準端子に接続し得る。次に、テスタ１１０は、共通ドレインに接続されるパッド１８８と、ＤＵＴに接触する検知ニードル１５４との間での電圧測定を行い得る。そのような測定は、本明細書に記載される任意の実施形態により、又は任意の他の適する方法で分布する力ニードル及び検知ニードルを用いて行い得る。

したがって、試験システム及び試験方法の実施形態を説明したが、代替の実施態様及び実施形態が可能であることが理解されよう。例えば、電圧測定誤差を低減する高品質接続を行う技法について上述した。幾つかの実施形態では、電圧誤差は、１００μＶ未満に低減し得る。しかし、他の実施形態では、より高い又はより低い測定精度が達成可能である。

また、本明細書に記載されるプローブニードルは、直線であり得、尖った先端部を有する。しかし、他の構成も可能である。本明細書で使用される場合、「ニードル」という用語は、半導体ダイ上の試験ポイントに接触するように構成される構造を意味する。「ニードル」は、長く直線であり得、尖った先端部を有する。しかし、他のタイプの収縮構造が既知であり、プローブニードルと見なし得る。例えば、捻れ又は湾曲を有する弾性構造が使用可能である。他の実施形態では、接触は、バンプ又はばねプローブの形状であり得る。また、接触に複数の導体が使用可能である。

また、様々なパラメータは「等しい」ものであると言われる。厳密な数値同一性が要求されず、厳密な等性からの逸脱への許容差が許容され、その用語が本明細書で使用される場合、そのような許容差内の値が「等しい」ことが理解されたい。本明細書で使用される場合、「等距離」は概ね等しい距離を意味する。例えば、第１のプローブニードルが試験パッドに接触する第１のポイントと、第２のニードルがパッドに接触する第２のポイントとの間の距離は、第３のプローブニードルが試験パッドに接触する第３のポイントと、第１のポイントとの間の別の距離に等しい。しかし、厳密な等性は要求されない。より正確に言えば、幾つかの実施形態では、等距離物体は、何らかの許容差内で異なる差だけ離間され得る。許容差量は、用途又は物体の製作に使用される製造技法に応じ得る。幾つかの実施形態では、値は、±２０％内で調整するように等化し得る。しかし、他の実施形態では、許容差は、±１０％、±５％、±１％、又は±０．５％等、より厳しい許容差であり得る。

本明細書で使用される場合、「等抵抗」は概ね等しいことを意味する。例えば、第１のプローブニードルが試験パッドに接触する第１のポイントと、第２のニードルがパッドに接触する第２のポイントとの間の抵抗は、第３のプローブニードルが試験パッドに接触する第３のポイントと、第１のポイントとの間の別の抵抗に等しい。しかし、厳密な等性は要求されない。より正確に言えば、幾つかの実施形態では、等抵抗物体は、材料上の基準点から任意の等抵抗物体に測定される抵抗が概ね同じであるように、特定の抵抗に関連付けられた材料上で離間され得る。抵抗値は、概ね等しいが、いくらかの許容差内で異なり得る。許容差量は用途に応じ得る。幾つかの実施形態では、値は、±２０％内で調整するように等化し得る。しかし、他の実施形態では、許容差は、±１０％、±５％、±１％、又は±０．５％等、より厳しい許容差であり得る。上記定義は、「等抵抗性」等の「等抵抗」という用語のありとあらゆる形態に当てはまる。

様々な本発明の概念は、例が提供された１つ又は複数の方法として実施し得る。方法の一環として実行される動作は、任意の適する方法で並べ得る。したがって、動作が示される順序とは異なる順序で実行される実施形態が構築可能であり、これは、例示的な実施形態では順次の動作として示されているが、幾つかの動作を同時に実行することを含み得る。

本明細書において定義され使用される全ての定義は、辞書での定義、参照により援用される文献での定義、及び／又は定義される用語の通常の意味よりも優先されるものと理解されたい。

ここで、本明細書及び特許請求の範囲において使用される場合、不定冠詞「ａ」及び「ａｎ」は、逆のことが明確に示される場合を除き、「少なくとも１つ」を意味するものとして理解されたい。

ここで、本明細書及び特許請求の範囲において使用される場合、１つ又は複数の要素のリストへの参照における語句「少なくとも１つ」は、要素のリスト内の要素の任意の１つ又は複数から選択される少なくとも１つである要素を意味するものとして理解されるべきであるが、必ずしも要素のリスト内に特に列挙されるありとあらゆる要素のうちの少なくとも１つを含む必要はなく、また要素のリスト内の要素の任意の組合せを除外しない。この定義では、語句「少なくとも１つ」が参照する要素のリスト内で特に識別される要素以外の要素が、特に識別される要素に関連するか、それとも関連しないかに関係なく、任意選択的に存在し得ることも可能である。

語句「及び／又は」は、ここで、本明細書及び特許請求の範囲で使用される場合、そうして結合される要素の「いずれか一方又は両方」、すなわち、場合によっては接続的に存在し、また場合によっては離接的に存在する要素を意味するものとして理解されたい。「及び／又は」を用いて列挙される複数の要素は、同じように、すなわち、そうして結合された要素のうちの「１つ又は複数」で解釈されるべきである。「及び／又は」節によって特定に識別される要素以外の他の要素も、特に識別される要素に関連するか、それとも関連しないかに関係なく、任意選択的に存在し得る。したがって、非限定的な例として、「Ａ及び／又はＢ」への言及は、「含む」等のオープンエンド言語と併せて使用される場合、一実施形態では、Ａのみ（任意選択的にＢ以外の要素を含む）、別の実施形態では、Ｂのみ（任意選択的にＡ以外の要素を含む）、更に別の実施形態では、Ａ及びＢの両方（任意選択的に他の要素を含む）等を指すことができる。

ここで、本明細書及び特許請求の範囲において使用される場合、「又は」は、上で定義される「及び／又は」と同じ意味を有するものとして理解されたい。例えば、リスト中の項目を隔てる場合、「又は」又は「及び／又は」は、包含的、すなわち、幾つかの要素又はリストのうちの少なくとも１つであるが、２つ以上及び任意選択的に追加の列挙されていない項目を包含するものとして解釈されるものとする。「のうちの１つのみ」、「のうちの厳密に１つ」、又は特許請求の範囲で使用される場合、「からなる」等の逆を明確に示す用語のみが、幾つかの要素又は要素のリストのうちの厳密に１つのみの要素の包含を指す。一般に、本明細書で使用される場合、「又は」という用語は、「いずれか」、「のうちの一方」、「のうちの１つのみ」、又は「のうちの厳密に１つ」等の排他性の用語が続くとき、排他的な代替（すなわち、「一方又は他方であるが、両方ではない」）を示すものとしてのみ解釈されるものとする。「基本的に、〜からなる」は、特許請求の範囲で使用される場合、特許法の分野で使用されるものと通常の意味を有するものとする。

クレーム要素を修飾する、特許請求の範囲での「第１の」、「第２の」、「第３の」等の序数用語の使用は、それ自体、あるクレーム要素の別のクレーム要素にわたるいかなる優先、優位、若しくは順序又は方法の動作が実行される時間的順序も含意しない。そのような用語は単に、特定の名称を有するあるクレーム要素を同じ名称を有する（しかし、序数用語が使用される）別の要素から区別するためのラベルとして使用される。

本明細書で使用される語句及び用語は、説明を目的とし、限定としてみなされるべきではない。「含む」、「備える」、「有する」、「包含する」、「関わる」、及びそれらの変形の使用は、その前に列挙される項目及び追加の項目の包含が意図される。

そのような変更及び改善は、本発明の趣旨及び範囲内にあることが意図される。したがって、上記説明は単なる例としてのものであり、限定を意図されない。本発明は、以下の特許請求の範囲及びその均等物によってのみ規定されるものとして限定される。

Claims (7)

1. 半導体デバイスを試験する方法であって、
   前記半導体デバイスの第１のパッドを、複数の第１のニードル及び少なくとも１つの第２のニードルを含む複数のプローブニードルに接触させることと、
   前記複数の第１のニードルを通る電流を与えることと、
   前記少なくとも１つの第２のニードルにおいて電圧の測定をすることと
   を含み、
   前記複数の第１のニードルは先端を含み、
   前記複数の第１のニードルの先端は、前記複数の第１のニードルの先端と前記少なくとも１つの第２のニードルの１つのニードルの最近傍先端部との間に等抵抗経路を与えるように位置決めされ、
   前記半導体デバイスは、ウェーハ上の半導体デバイスであり、
   前記ウェーハはチャックに取り付けられ、
   電流を与えることは、前記複数の第１のニードルと前記チャックとの間に電流を誘導することを含む方法。
2. 電圧の測定をすることは、前記チャックと前記少なくとも１つの第２のニードルとの電圧差を測定することを含む、請求項１の方法。
3. 半導体デバイスを試験する方法であって、
   前記半導体デバイスの第１のパッドを、複数の第１のニードル及び少なくとも１つの第２のニードルを含む複数のプローブニードルに接触させることと、
   前記複数の第１のニードルを通る電流を与えることと、
   前記少なくとも１つの第２のニードルにおいて電圧の測定をすることと
   を含み、
   前記複数の第１のニードルは先端を含み、
   前記複数の第１のニードルの先端は、前記複数の第１のニードルの先端と前記少なくとも１つの第２のニードルの１つのニードルの最近傍先端部との間に等抵抗経路を与えるように位置決めされ、
   前記半導体デバイスは、ウェーハ上の第１の半導体デバイスであり、
   前記ウェーハは、前記第１の半導体デバイスに隣接して少なくとも１つの第２の半導体デバイスを含み、
   前記少なくとも１つの第２の半導体デバイスのそれぞれは、第２のパッドを含み、
   電圧の測定をすることは、
   前記少なくとも１つの第２の半導体デバイスにバイアスをかけることと、
   前記少なくとも１つの第２の半導体デバイスの前記第２のパッドを第２のノードに接続することと、
   前記第２のノードと前記少なくとも１つの第２のニードルとの電圧差を測定することと
   を含む方法。
4. 半導体デバイスを試験する試験システムであって、
   前記半導体デバイスはパッドを含み、
   前記試験システムは、
   前記パッドに接触するように位置決めされる先端部を含む複数のニードルであって複数の第１のニードル及び少なくとも１つの第２のニードルを含むプローブカードと、
   前記複数の第１のニードルに結合される少なくとも１つの電流源と、
   前記少なくとも１つの第２のニードルに結合される少なくとも１つの電圧検知回路と、
   チャックと、
   前記少なくとも１つの電圧検知回路によって検知される電圧を示す値を受信し、前記検知される電圧に基づいて、前記半導体デバイスのオン抵抗を計算するように結合されるプロセッサと
   を含み、
   前記複数の第１のニードルは、先端が前記少なくとも１つの第２のニードルの１つのニードルの最近傍先端から等距離となるように位置決めされ、
   前記電圧は、前記パッドと前記チャックとの間において検知される試験システム。
5. 前記複数の第１のニードルは、力ニードルを含み、
   前記少なくとも１つの第２のニードルは、検知ニードルを含む、請求項４の試験システム。
6. 前記少なくとも１つの第２のニードルは、複数の第２のニードルを含み、
   前記複数の第２のニードルは、前記少なくとも１つの電圧検知回路の１つの電圧検知回路に接続される、請求項４の試験システム。
7. 前記複数の第２のニードルは、等値抵抗を介して前記１つの電圧検知回路に接続される、請求項６の試験システム。

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