JP6579396B2 - 半導体装置、及び基板 - Google Patents
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Description
さらに、半導体チップのグランドへの接続をバンプボールを介して行おうとすると、十分なグランド面積が確保できず、抵抗値が十分に抑制された良好なグランド特性の確保が困難な場合がある。
また、良好なグランド特性が確保できない場合、グランドに大電流が流れると、グランドへ接続するための経路で抵抗成分が発生する等によって電位が生じ、半導体装置から出力される高周波信号の特性に影響を与えるおそれが生じる。
これにより、グランドパターンと導体板とを面同士で熱的及び電気的に接続できるとともに、チップ面と導体板とを面同士で熱的及び電気的に接続できる。
この結果、半導体チップと導電板との間、及び基板と導電板との間で熱を伝導させるための経路面積を大きく確保でき、半導体チップ及び基板の熱を導電板へ効果的に伝導させることができるので、半導体チップの放熱性を高めることができる。
また、半導体チップとグランドパターンとを低抵抗接続させて接地抵抗を低減することができ、良好なグランド特性を確保することができる。
このように上記構成によれば、半導体チップの放熱性を高めるとともに良好なグランド特性を確保することができる。
この場合、第1回路パターンの一端部の端面と、第2回路パターンの一端部の端面とが互いに対向し近接する範囲を減少させることができ、第1回路パターンと第2回路パターンとの間で生じる寄生容量を減少させることができる。これにより、半導体装置から出力される信号特性の劣化を抑制することができる。
この場合、凹部は、第1回路パターンの端面と、第2回路パターンの端面とが互いに対向する範囲を確実に減少させることができる。さらに、一対の接続部から各ビアそれぞれを介して半導体チップへ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップから出力される信号特性の劣化を抑制することができる。
この場合、第1回路パターンが設けられた基板部分と、第2回路パターンが設けられた基板部分との間に、空気層を設けることができ、第1回路パターンと第2回路パターンとの間で生じる寄生容量をより効果的に減少させることができる。
〔第1実施形態について〕
図1は、第1実施形態に係る半導体装置の平面図であり、図2は、図1中、II−II線矢視断面図である。
この半導体装置1は、例えば、移動体通信システムの基地局装置や移動端末に搭載され、無線周波数等の高周波信号の増幅を行う電力増幅器を構成する。よって、半導体装置1には、高周波信号が入出力される。
また、反対面2bには、半導体チップ3が実装されている。
出力線路11は、回路基板2のほぼ中央から、回路基板2の他端縁2dに亘って形成されている。
入力線路10の一端部10aの端面10a1、及び出力線路11の一端部11aの端面11a1は、回路基板2の中央において所定の間隔を空けて対向している。
また、出力線路11も、矩形状の他端部11bと、他端部11bよりも幅広の矩形状の一端部11aとの間に二等辺三角形状の接続部を有することで、他端部11bから一端部11aへ向かって幅広に形成されている。
入力線路10の一端部10a及び出力線路11の一端部11aは、半導体装置1を平面視したときに、半導体チップ3に設けられた複数のバンプボール15(後述する)に重複する位置に設けられている。
半導体チップ3は、矩形状であり、回路基板2の反対面2bのほぼ中央に実装されている。よって、半導体チップ3は、回路基板2と放熱器4との間に介在した状態で実装されている。
半導体チップ3は、当該半導体チップ3の表面3aに設けられた複数のバンプボール15を介して回路基板2の反対面2bにフリップチップ実装されている。複数のバンプボール15は、反対面2bに設けられたパッド電極16に電気的に接続される。
図3に示すように、回路基板2の反対面2b側には、上述のようにグランドパターン7が積層されている。グランドパターン7は、反対面2bのほぼ全域に設けられている。
これにより、入出力信号を伝送する回路パターン6(入力線路10及び出力線路11)、一面2aに回路パターン6が設けられた回路基板2、及び反対面2bに設けられたグランドパターン7は、マイクロストリップラインを構成している。
パッド電極16は、半導体チップ3の長手方向に沿って2列に配置されており、半導体チップ3に設けられた複数のバンプボール15の位置に対応して設けられている。
パッド電極16は、入力線路10に接続されている第1パッド電極16aと、出力線路11に接続されている第2パッド電極16bとを含む。
複数のビア25は、回路基板2を介在した回路パターン6と半導体チップ3とを電気的に接続するための導体であり、回路基板2を貫通する貫通孔に銅やはんだ等の導体を充填することで回路パターン6と半導体チップ3とを電気的に接続するものの他、回路基板2を貫通する貫通孔の内壁に沿って導体をめっきすることで回路パターン6と半導体チップ3とを電気的に接続するものも含む。
よって、第1ビア25aは、第1パッド電極16aの位置に対応して配置されている。また、第2ビア25bは、第2パッド電極16bの位置に対応して配置されている。
第1ビア25aの一端は、第1パッド電極16aに電気的に接続されている。また、第1ビア25aの他端は、入力線路10に電気的に接続されている。
第2ビア25bの一端は、第2パッド電極16bに電気的に接続されている。また、第2ビア25bの他端は、出力線路11に電気的に接続されている。
よって、入力線路10において複数の第1ビア25aが接続された複数の接続部10cも、入力線路10の端面10a1に沿って並んでいる。
凹部30は、他端部10b側へ向かって凹むことで、端面10a1から出力線路11の一端部11aの端面11a1に対して離間する方向(図1中、矢印Y1の方向)へ凹んでいる。
これにより、凹部30は、入力線路10の端面10a1と、出力線路11の端面11a1とが互いに対向する範囲を確実に減少させることができる。さらに、一対の接続部10cから第1ビア25aそれぞれを介して半導体チップ3へ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップ3から出力される高周波信号の特性劣化を抑制することができる。
よって、出力線路11において複数の第2ビア25bが接続された複数の接続部11cも、出力線路11の端面11a1に沿って並べて設けられている。
凹部31は、他端部11b側へ向かって凹むことで、端面11a1から入力線路10の一端部10aの端面10a1に対して離間する方向(図1中、矢印Y2の方向)へ凹んでいる。
さらに、一対の接続部11cから第2ビア25bそれぞれを介して半導体チップ3へ至るまでの互いに隣り合う一対の経路の互いの結合度を調整することができる。これらによって、半導体チップ3から出力される高周波信号の特性劣化を抑制することができる。
凹部30の底部30aは、孔部20の入力線路10側の辺の第1内側面20aとほぼ一致している。
また、凹部31の底部31aは、孔部20の出力線路11側の辺を構成する第2内側面20bとほぼ一致している。
このように、放熱器4は、接着剤層34を介して、回路基板2の反対面2b側に積層されグランドパターン7に電気的に接続されている。
方形孔部35の内側面35bは、半導体装置1を平面視したときに、グランドパターン7に設けられた孔部20の内側面とほぼ一致している。なお、ここで、方形孔部35の内側面35bと、孔部20の内側面とがほぼ一致している状態とは、両内側面が完全に一致している場合の他、両内側面の関係において製造上不可避な誤差が生じている場合も含む。
ここで、半導体チップ3は、その裏面3bがグランド電極となっている。
接着剤層38は、底面35aと、半導体チップ3の裏面3bとを接着している。接着剤層38は、底面35aと、半導体チップ3の裏面3bとを面同士で電気的に接続する。
このように、半導体チップ3のグランド電極である裏面3bは、接着剤層38を介して、放熱器4の底面35aに電気的に接続されている。
これにより、グランドパターン7と放熱器4の積層面4bとを面同士で熱的及び電気的に接続できるとともに、半導体チップ3の裏面3bと放熱器4の底面35aとを面同士で熱的及び電気的に接続できる。
この結果、半導体チップ3と放熱器4との間、及び回路基板2と放熱器4との間で熱を伝導させるための経路面積を大きく確保でき、半導体チップ3及び回路基板2の熱を放熱器4へ効果的に伝導させることができるので、半導体チップ3の放熱性を高めることができる。
また、半導体チップ3とグランドパターン7とを低抵抗接続させて接地抵抗を低減することができ、良好なグランド特性を確保することができる。
このため、従来技術であるダイボンディング、ワイヤボンディングでは、実装面の保護と密閉性の確保のために必要であった樹脂モールドや、セラミックキャップ、金属カバーによるハーメチックシールド等が不要となり、半導体装置全体としての部品点数を削減することができる。さらにこれらを設けるための工数も削減することができ、低コスト化が可能となる。
また、グランドパターン7が方形孔部35の内側面35bよりも内側に突出すると、突出した部分において信号が往復し、半導体装置1に入出力される高周波信号の特性に影響を及ぼす可能性がある。
この点、本実施形態では、グランドパターン7の孔部20の内側面は、方形孔部35の内側面35bに対して面一とされているので、グランドパターン7が方形孔部35の内側面35bよりも内側に突出することはなく、半導体装置1に入出力される高周波信号の特性への影響を抑制することができる。
よって、例えば、半導体チップ3を回路基板2に実装した後に、入力線路10及び出力線路11の端面10a1及び端面11a1の一部を切除したり、凹部30及び凹部31の内壁面を切除したりといったような加工を容易に行うことができ、入力線路10及び出力線路11の寄生容量や、寄生インダクタンスを調整することができる。
このため、半導体チップを回路基板に実装した後に、製品として必要な信号特性が得られないような場合、回路パターンの寄生容量や、寄生インダクタンスの調整が困難であり、製品として必要な信号特性を得るための措置を採ることができない。
これにより、半導体チップ3を回路基板2に実装した後に、製品として必要な信号特性が得られないような場合であっても、入力線路10及び出力線路11を加工することができ、入力線路10及び出力線路11の寄生容量や、寄生インダクタンスを調整することで、製品として必要な信号特性が得られるように調整することができる。
この結果、半導体装置1を製造する上での歩留まりを向上させることができる。
図4(a)は、第1実施形態の変形例に係る半導体装置1の部分断面図である。
本変形例では、放熱器4には、方形孔部35が形成されておらず、放熱器4と、グランドパターン7との間にスペーサ40を介在させることで、半導体チップ3の実装空間Sを形成している点において第1実施形態と相違している。
接着剤層34は、スペーサ40と、グランドパターン7とを面同士で電気的に接続する。
また、放熱器4は、接着剤層38によってスペーサ40に接着されている。
接着剤層38は、スペーサ40と放熱器4、及び半導体チップ3と放熱器4とをそれぞれ面同士で電気的に接続する。
本変形例では、第1実施形態と比較してより厚みが大きいグランドパターン7を回路基板2に設け、グランドパターン7に設けられた孔部20によって実装空間Sを形成している点において第1実施形態と相違している。
接着剤層38は、グランドパターン7と放熱器4、及び半導体チップ3と放熱器4とをそれぞれ面同士で電気的に接続する。
本変形例では、回路基板2の一面2a側に回路基板45が積層され、回路基板45の一面45aにグランドパターン46が積層されている点において第1実施形態と相違している。
本変形例では、回路パターン6(入力線路10及び出力線路11)が、グランドパターン7を備えた回路基板2及びグランドパターン46を備えた回路基板45との間に介在している。
つまり、グランドパターン46、回路基板45、回路パターン6、回路基板2、及びグランドパターン7が、ストリップラインを構成している。
よって、この場合も、半導体装置1に入出力される無線周波数等の高周波信号を適切に伝送することができる。
図6は、第2実施形態に係る半導体装置の平面図であり、図7は、図6中、VII−VII線矢視断面図である。
本実施形態の半導体装置1の回路基板2には、入力線路10と、出力線路11との間に、回路基板2を貫通する貫通孔50が形成されている点において、第1実施形態と相違している。
この場合、回路基板2において、入力線路10が設けられた基板部分と、出力線路11が設けられた基板部分との間に、空気層を設けることができ、入力線路10と出力線路11との間で生じる寄生容量をより効果的に減少させることができる。
第1アンダーフィル層51は、第1ビア25aに接続されている第1パッド電極16a及び第1パッド電極16aと半導体チップ3との間に介在するバンプボール15を覆うように設けられている。第1アンダーフィル層51は、複数の第1パッド電極16a及び複数のバンプボール15の配列に沿って細長い形状に形成されており、複数の第1パッド電極16a及び複数のバンプボール15を覆っている。
内部空間53は、貫通孔50の長手方向に沿って設けられており、貫通孔50を通じて外側の空間と連通している。
この内部空間53は、例えば、第1アンダーフィル層51及び第2アンダーフィル層52を形成する前に、貫通孔50から抜き差し自在のスペーサを挿入し、スペーサを挿入した状態で、液状の樹脂を半導体チップ3と回路基板2との間に流し込む。その後、スペーサを除去することで設けることができる。
これに対して、本実施形態の半導体装置1は、内部空間53を有することで、入力線路10側のバンプボール15と、出力線路11側のバンプボール15とを、互いに独立した第1アンダーフィル層51及び第2アンダーフィル層52によって覆って封止したので、より少ないアンダーフィル層でバンプボール15等を保護することができる。
この結果、入力線路10側のバンプボール15と、出力線路11側のバンプボール15とが生じさせる磁界がアンダーフィル層によって乱される度合を抑制することができ、半導体装置1の信号特性の劣化を抑制することができる。
本発明は、上記各実施形態に限定されるものではない。
例えば、上記各実施形態では、電力増幅器を構成する半導体装置1を例示したが、電力増幅器以外の他のデバイスを構成する半導体装置1にも適用することができる。
また、出力線路11の一端部11aにおいて、複数の接続部11cの内、互いに隣り合って並ぶ一対の接続部11c同士の間それぞれに凹部31が設けられた場合を例示したが、凹部31についても、少なくとも一端部11aの一部に設けられていればよい。
さらに、入力線路10の一端部10a及び出力線路11の一端部11aのいずれか一方に凹部30及び凹部31が設けられていてもよい。
2b 反対面 2c 一端縁 2d 他端縁
3 半導体チップ 3a 表面 3b 裏面
4 放熱器 4a 放熱フィン 4b 積層面
6 回路パターン 7 グランドパターン 10 入力線路
10a 一端部 10a1 端面 10b 他端部
10c 接続部 11 出力線路 11a 一端部
11a1 端面 11b 他端部 11c 接続部
15 バンプボール 16 パッド電極 16a 第1パッド電極
16b 第2パッド電極 18 アンダーフィル層 19 破線
20 孔部 20a 第1内側面 20b 第2内側面
25 ビア 25a 第1ビア 25b 第2ビア
30 凹部 30a 底部 31 凹部
31a 底部 34 接着剤層 35 方形孔部
35a 底面 35b 内側面 38 接着剤層
40 スペーサ 40a 孔部 45 回路基板
45a 一面 46 グランドパターン 50 貫通孔
51 第1アンダーフィル層 52 第2アンダーフィル層
53 内部空間
Claims (10)
- 一面に回路パターン及び反対面にグランドパターンが設けられた高周波回路用基板と、
前記基板にフリップチップ実装された半導体チップと、
前記基板の前記反対面側に積層され前記グランドパターンに電気的に接続された導体板と、
前記基板を貫通する複数のビアと、を備え、
前記回路パターン、前記グランドパターン、及び前記基板が、高周波信号を伝送するマイクロストリップラインを構成するように、前記グランドパターンは、前記基板を挟んで、高周波信号の伝送路となる前記回路パターンの反対側に存在し、
前記半導体チップは、前記複数のビアを介して、前記マイクロストリップラインにおける高周波信号の前記伝送路となる前記回路パターンに電気的に接続されて前記基板と前記導体板との間に介在した状態で前記基板の反対面側に実装されるとともに、前記導体板側に向くチップ面にグランド電極を有し、
前記グランド電極は前記導体板に電気的に接続されている
半導体装置。 - 前記グランドパターンは、前記半導体チップの実装部分に対応して前記反対面を露出させる孔部を有する
請求項1に記載の半導体装置。 - 一面に回路パターン及び反対面にグランドパターンが設けられた基板と、
前記基板にフリップチップ実装された半導体チップと、
前記基板の前記反対面側に積層され前記グランドパターンに電気的に接続された導体板と、
前記基板を貫通する複数のビアと、を備え、
前記半導体チップは、前記複数のビアを介して前記回路パターンに電気的に接続されて前記基板と前記導体板との間に介在した状態で前記基板の反対面側に実装されるとともに、前記導体板側に向くチップ面にグランド電極を有し、
前記グランド電極は前記導体板に電気的に接続され、
前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続された第1回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続された第2回路パターンとを含み、
前記第1回路パターンの一端部、及び第2回路パターンの一端部は、所定の間隔を空けて対向しており、
前記第1回路パターンの一端部、及び前記第2回路パターンの一端部の少なくともいずれか一方には、一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されている
半導体装置。 - 前記第1回路パターン及び前記第2回路パターンには、前記複数のビアが接続される複数の接続部が、前記第1回路パターンの一端部の端面、及び前記第2回路パターンの一端部の端面それぞれに沿って並べて設けられ、
前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹む
請求項3に記載の半導体装置。 - 前記グランドパターンには、前記基板の反対面側に実装された前記半導体チップの実装部分に対応して前記反対面を露出させた孔部が形成されており、
前記孔部の内側面は、前記基板と、前記導体板との間で形成される前記半導体チップの実装空間の内側面に対して面一とされている
請求項1から請求項4のいずれか一項に記載の半導体装置。 - 前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続された第1回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続された第2回路パターンとを含み、
前記第1回路パターンの一端部、及び第2回路パターンの一端部は、所定の間隔を空けて対向しており、
前記基板には、前記第1回路パターンの一端部と、第2回路パターンの一端部との間に、前記基板を貫通する貫通孔が形成されている
請求項1又は請求項2に記載の半導体装置。 - 高周波回路用基板と、前記基板の一面に設けられた回路パターンと、前記基板の反対面に設けられたグランドパターンと、を備え、半導体チップがフリップチップ実装される半導体装置用基板であって、
前記回路パターン、前記グランドパターン、及び前記基板が、高周波信号を伝送するマイクロストリップラインを構成するように、前記グランドパターンは、前記基板を挟んで、高周波信号の伝送路となる前記回路パターンの反対側に存在し、
前記半導体チップは、前記基板の反対面側に実装され、
前記基板を貫通し、前記基板の反対面側に実装される前記半導体チップと、前記マイクロストリップラインにおける高周波信号の前記伝送路となる前記回路パターンとを電気的に接続する複数のビアを備えている半導体装置用基板。 - 基板と、前記基板の一面に設けられた回路パターンと、前記基板の反対面に設けられた
グランドパターンと、を備え、半導体チップがフリップチップ実装される半導体装置用基
板であって、
前記半導体チップは、前記基板の反対面側に実装され、
前記基板を貫通し、前記基板の反対面側に実装される前記半導体チップと前記回路パタ
ーンとを電気的に接続する複数のビアを備え、
前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続される第1回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続される第2回路パターンとを含み、
前記第1回路パターンの一端部、及び第2回路パターンの一端部は、所定の間隔を空けて対向しており、
前記第1回路パターンの一端部、及び前記第2回路パターンの一端部の少なくともいずれか一方には、前記一方の一端部の端面から他方の一端部の端面に対して離間する方向へ凹む凹部が形成されている
半導体装置用基板。 - 前記第1回路パターン及び前記第2回路パターンには、前記複数のビアが接続される複数の接続部が、前記第1回路パターンの一端部の端面、及び前記第2回路パターンの一端部の端面それぞれに沿って並べて設けられ、
前記凹部は、前記複数の接続部の内、互いに隣り合って並ぶ一対の前記接続部同士の間を横断するように凹む
請求項8に記載の半導体装置用基板。 - 前記回路パターンは、一端部が前記複数のビアを介して前記半導体チップに接続された第1回路パターンと、一端部が前記複数のビアを介して前記半導体チップに接続された第2回路パターンとを含み、
前記第1回路パターンの一端部、及び第2回路パターンの一端部は、所定の間隔を空けて対向しており、
前記第1回路パターンの一端部と、第2回路パターンの一端部との間には、前記基板を貫通する貫通孔が形成されている
請求項7に記載の半導体装置用基板。
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