JP6576185B2 - 画像データの送信回路およびそれを用いた電子機器、画像データの伝送システム - Google Patents
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Description
特許文献1に記載の技術によれば、伝送エラーに起因する画像乱れを抑制することが可能である。しかしながら、伝送前のデータにエラーが生じており、送信前の画像データ自体が乱れている場合には、そのまま表示パネルに表示されてしまう。
さらに送信回路において、送信前のデータのエラーを検出し、エラーが検出されたときには、送信すべきデータを修正することにより、伝送エラーが生じていなくても、受信側補正部による補正がかかる。これにより誤った輝度を示すピクセルデータを、正しい輝度を示すピクセルデータに差し替え、正しい画像データを復元することができ、画像の乱れを抑制できる。
これにより、同期信号に伝送エラーが発生した場合であっても、正しく画像を表示できる。
これにより、すべてのビットを有効利用できる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
(第1の補正処理)
図4は、第1の補正処理を示す図である。たとえば受信側エラー補正部318は、受信側エラー検出器312によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータRGBを、訂正用バッファ316に格納されたピクセルデータRGB’に置換する。図4において座標(X,Y)は、現在受信しているピクセルを示す。ピクセルデータRGB’は、エラーが検出されたピクセルの近傍のピクセルのデータである。近傍のピクセルとは、水平方向に(左方向に)隣接するピクセルPHであってもよいし、ひとつ前のラインに垂直方向(上方向)に隣接するピクセルPVであってもよい。
受信側エラー補正部318は、受信側エラー検出器312によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータRGBを、訂正用バッファ316に格納されたピクセルデータRGB’から演算される値に置換する。たとえば現在のピクセル(X,Y)の近傍の複数のピクセルのデータRGB’を平均した値を利用してもよい。
訂正用バッファ316は、1ライン分ではなく、1フレーム分のピクセルデータを保持してもよい。この場合、1フレーム前の同一ピクセルのピクセルデータを参照して、現在の誤ったデータを補正できる。
画像データを構成するひとつのピクセルに注目すると、そのピクセルの輝度は、その近傍のピクセルの輝度に近い場合が多く、あるいは、同一ピクセルの1フレーム前の輝度に近い場合が多い。訂正用バッファ316は、過去において正しいと判定されたパラレルデータに含まれるピクセルデータを、正しい輝度を示すピクセルデータとして保持しておく。これにより、誤っていると判定されたパラレルデータに含まれるピクセルデータ、つまり誤った輝度を示すピクセルデータを、正しい輝度を示すピクセルデータから復元することができ、画像の乱れを抑制できる。
送信側エラー補正部214は、誤り検出符号生成部202が生成するEDBを、受信側エラー検出器312が受信ピクセルバッファ308に格納される受信パラレルデータを誤りであると判定するように、言い換えれば受信回路30において受信側エラー補正部318による補正が行われるように、別の値に差し替えてもよい。
図5は、第2変形例に係る伝送システム10aのブロック図である。実施の形態では、伝送されるデータに、誤り検出符号EDBを挿入することで、受信回路30側で伝送エラーを検出するようにしたが、本発明はそれには限定されない。この変形例では送信回路20aはエンコーダ204をさらに備える。
実施の形態では、訂正用バッファ316が、1ライン分、あるいは1フレーム分のピクセルデータを保持する場合を説明したが本発明はそれには限定されない。
たとえば現在のピクセルと最隣接する2個、あるいは4個の程度のピクセルのみを保持するようにしてもよい。あるいは、1ライン分あるいは1フレーム分のピクセルデータを圧縮して保持してもよいし、解像度を低下させて保持してもよい。この場合、メモリを大幅に削減することができる。
実施の形態では、4つのレーンで、7相のシリアル伝送を行う場合を説明したが、レーン数M、相数Nは特に限定されない。またRGBデータのビット数も特に限定されない。
実施の形態では、クロックレーンLCKを介してクロック信号CKを伝送する場合を説明したが、本発明はそれには限定されない。たとえばCDR(Clock Data Recovery)方式を採用して、クロック信号をシリアルデータに埋め込んでもよい。この場合、クロック信号とシリアルデータの位相ずれ(ジッタ)の問題から開放されるため、より大きな容量のデータ伝送に対応できる。
実施の形態では、伝送エラーを、(i)誤り検出符号EDB、(ii)同期信号にもとづいて検出し、あるいは(ii)エラー検出可能な形式でエンコードする場合について説明したが、エラー検出の方法は特に限定されず、その他の方式を用いてもよい。
Claims (18)
- 画像データを構成するピクセルデータと時間的に規則的に変化する同期信号とを含むシリアルデータを受信回路に送信する送信回路であって、
前記受信回路は、
前記シリアルデータを受信し、受信パラレルデータに変換するシリアルパラレル変換器と、
前記受信パラレルデータに含まれる前記同期信号をその期待値パターンと比較することにより、前記受信パラレルデータの正誤を判定する受信側エラー検出器と、
前記受信側エラー検出器によって前記受信パラレルデータが正しいと判定されたとき、当該受信パラレルデータに含まれる前記ピクセルデータを保持しておく訂正用バッファと、
前記受信側エラー検出器によって誤りであると判定された前記受信パラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに応じた値に置換する受信側補正部と、
前記同期信号をその期待値パターンと比較し、前記同期信号が前記期待値パターンと異なるとき、前記同期信号を前記期待値パターンにもとづいて補正する同期信号生成部と、
を備え、補正後の前記同期信号を表示装置に送信するように構成され、
前記送信回路は、
前記画像データを構成するピクセルデータと前記同期信号を含む送信パラレルデータを前記シリアルデータに変換するパラレルシリアル変換器と、
前記シリアルデータを前記受信回路に送信するドライバと、
送信前のデータのエラーを検出する送信側エラー検出器と、
前記送信側エラー検出器が前記送信前のデータのエラーを検出したとき、前記同期信号を前記期待値パターンと異なる異常パターンに差し替える送信側補正部と、
を備えることを特徴とする送信回路。 - 前記送信側補正部は、
前記異常パターンを出力する異常パターン取得部と、
前記同期信号と前記異常パターンを受け、前記送信側エラー検出器の出力に応じた一方を選択し、前記パラレルシリアル変換器に出力するセレクタと、
を含むことを特徴とする請求項1に記載の送信回路。 - 前記送信側エラー検出器は、ピクセルクロックとシリアルクロックそれぞれの周期の関係にもとづいて、前記送信前のデータのエラーを検出することを特徴とする請求項1または2に記載の送信回路。
- 前記送信側エラー検出器は、前記同期信号をその期待値パターンと比較し、比較結果にもとづいて前記送信前のデータのエラーを検出することを特徴とする請求項1または2に記載の送信回路。
- 前記受信側補正部は、前記受信側エラー検出器によって誤りであると判定されたパラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに置換することを特徴とする請求項1から4のいずれかに記載の送信回路。
- 前記受信側補正部は、前記受信側エラー検出器によって誤りであると判定されたパラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータから演算される値に置換することを特徴とする請求項1から4のいずれかに記載の送信回路。
- 前記受信側補正部は、前記受信側エラー検出器によって誤りであると判定されたパラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータであって、それと隣接するピクセルデータに応じた値に置換することを特徴とする請求項1から4のいずれかに記載の送信回路。
- 前記訂正用バッファは、1ライン分のピクセルデータを保持することを特徴とする請求項1から7のいずれかに記載の送信回路。
- 前記訂正用バッファは、1フレーム分のピクセルデータを保持することを特徴とする請求項1から7のいずれかに記載の送信回路。
- 前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、誤り検出用の少なくともひとつのビットを含むことを特徴とする請求項1から9のいずれかに記載の送信回路。
- 前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、前記受信回路におけるデコード処理によって伝送エラーを検出しうる形式にてエンコードされ、
前記受信回路は、
前記シリアルパラレル変換器が生成したパラレルデータをデコード処理するとともに、コードエラーを検出可能に構成されたデコーダをさらに備えることを特徴とする請求項1から10のいずれかに記載の送信回路。 - 前記シリアルデータは、Mビット(Mは2以上の整数)を含み、並列なN(Nは2以上の整数)レーンを介して伝送され、
1回に伝送されるM×Nビットは、前記ピクセルデータとして、Rデータ、Gデータ、Bデータを含むことを特徴とする請求項1から11のいずれかに記載の送信回路。 - M≧7、N=4であり、前記Rデータ、前記Gデータ、前記Bデータはそれぞれ8ビットからなり、1回に伝送される少なくとも28ビットは、前記ピクセルデータの24ビットに加えて、イネーブル信号の1ビット、垂直同期信号の1ビット、水平同期信号の1ビットを含むことを特徴とする請求項12に記載の送信回路。
- 1回に伝送される少なくとも前記28ビットは、誤り検出用の1ビットを含むことを特徴とする請求項13に記載の送信回路。
- ひとつの半導体基板に一体集積化されたことを特徴とする請求項1から11のいずれかに記載の送信回路。
- 請求項1から15のいずれかに記載の送信回路を備えることを特徴とする電子機器。
- 画像データを構成するピクセルデータと時間的に規則的に変化する同期信号とを含むシリアルデータを送信する送信回路と、
前記シリアルデータを受信する受信回路と、
を備え、
前記受信回路は、
前記シリアルデータを受信し、受信パラレルデータに変換するシリアルパラレル変換器と、
前記受信パラレルデータに含まれる前記同期信号をその期待値パターンと比較することにより、前記受信パラレルデータの正誤を判定する受信側エラー検出器と、
前記受信側エラー検出器によって前記受信パラレルデータが正しいと判定されたとき、当該受信パラレルデータに含まれる前記ピクセルデータを保持しておく訂正用バッファと、
前記受信側エラー検出器によって誤りであると判定された前記受信パラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに応じた値に置換する受信側補正部と、
前記同期信号をその期待値パターンと比較し、前記同期信号が前記期待値パターンと異なるとき、前記同期信号を前記期待値パターンにもとづいて補正する同期信号生成部と、
を備え、補正後の前記同期信号を表示装置に送信するように構成され、
前記送信回路は、
前記画像データを構成するピクセルデータと前記同期信号を含む送信パラレルデータを前記シリアルデータに変換するパラレルシリアル変換器と、
前記シリアルデータを前記受信回路に送信するドライバと、
送信前のデータのエラーを検出する送信側エラー検出器と、
前記送信側エラー検出器が前記送信前のデータのエラーを検出したとき、前記同期信号を前記期待値パターンと異なる異常パターンに差し替える送信側補正部と、
を備えることを特徴とする伝送システム。 - 前記送信側補正部は、
前記異常パターンを出力する異常パターン取得部と、
前記同期信号と前記異常パターンを受け、前記送信側エラー検出器の出力に応じた一方を選択し、前記パラレルシリアル変換器に出力するセレクタと、
を含むことを特徴とする請求項17に記載の伝送システム。
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