KR20080001927A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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KR20080001927A
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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 패드 산화막과 SOC(Spin On Carbon)막을 순차 형성하는 단계와, SOC막과 패드 산화막과 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치에 소자분리막을 형성하는 단계와, SOC막을 제거하는 단계와, 패드 산화막을 제거하고 패드 산화막의 제거로 노출된 반도체 기판에 터널 산화막을 형성하는 단계와, 터널 산화막을 포함한 전면에 플로팅 게이트용 도전막을 형성하는 단계를 포함한다.
흐름성 이물, SOC(Spin On Carbon)막

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1h는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2a 내지 도 2i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 패드 산화막
22 : SOC막 23 : SiON막
24 : 트렌치 25a : 소자분리막
26 : 터널 산화막 27 : 플로팅 게이트용 도전막
28 : 유전막 29 : 컨트롤 게이트용 도전막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 흐름성 이물(defect) 발생을 방지하여 소자의 특성을 개선하고 수율(yield)을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
집적도가 향상됨에 따라서 플래쉬 메모리 소자의 소자분리막 형성에 많은 어려움이 발생되고 있는데, 그 중 가장 중요한 문제는 좁은 폭(width)과 깊은 깊이(depth)를 갖는 종횡비(aspect ratio)가 큰 트렌치(trench)에 소자분리막을 갭필(gap fill)하는 문제이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 SAFG 스킴의 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10)상에 패드 산화막(11)과 패드 질화막(12)을 순차 형성한다. 그리고, 포토레지스트(미도시)를 형성하고 노광 및 현상 공정으로 포토레지스트를 패터닝한다. 도시하지는 않았지만, 포토레지스트를 형성하기 전에 패드 질화막(12)상에 SiON막 또는 난반사방지코팅막을 더 형성할 수도 있다.
도 1b를 참조하면, 패터닝된 포토레지스트를 마스크로 패드 질화막(12)과 패드 산화막(11)과 반도체 기판(10)을 식각하여 트렌치(13)를 형성한 다음, 포토레지스트를 제거한다.
도 1c를 참조하면, 트렌치(13)를 포함한 전면에 절연막 예를 들어, HDP 산화 막(14)을 형성하고, 패드 질화막(12)이 노출되도록 HDP 산화막(14)을 평탄화시키어 트렌치(13)내에 소자분리막(14a)을 형성하여 액티브 영역을 정의한다. 평탄화 공정으로는 CMP(Chemical mechanical polishing) 공정을 이용하는 것이 바람직하다.
다음으로, 플로팅 게이트의 높이를 조절하기 위하여 에치백(etchback) 공정으로 소자분리막(14a)을 소정 두께 제거한다. 이때, 소자분리막(14a)이 제거됨에 따라서 패드 질화막(12)의 상부 측면이 노출되게 된다.
도 1d를 참조하면, 패드 질화막(12)을 제거한다. 패드 질화막(12)은 배스(bath)에서 습식으로 제거하는데, 이때 특정 영역에서 흐름성 이물질(defect)이 발생되어 소자의 전기적 특성 및 수율을 저하시키는 원인이 된다.
도 1e를 참조하면, 패드 산화막(11)을 제거하여 액티브 영역의 반도체 기판(10)을 노출시킨다. 이때, 소자분리막(14a)의 측면도 일정두께 식각되어 플로팅 게이트가 형성될 공간이 확보된다.
도 1f를 참조하면, 액티브 영역의 반도체 기판(10)상에 터널 산화막(15)을 형성하고, 전면에 플로팅 게이트용 도전막(16) 예를 들어, 폴리실리콘막을 형성한다.
도 1g를 참조하면, 소자분리막(14a)이 노출되도록 플로팅 게이트용 도전막(16)에 대하여 평탄화 공정을 실시한다.
도 1h를 참조하면, EFH(Effective Field Height)를 낮추기 위하여 소자분리막(14a)을 소정 두께 식각한다. 그 다음, 전면에 유전막(17)과 컨트롤 게이트용 도전막(18)을 순차 형성하고, 컨트롤 게이트용 도전막(18)부터 플로팅 게이트용 도전 막(16)까지의 적층 구조물을 패터닝하여 게이트를 형성한다.
전술한 바와 같이, 종래 기술에서는 패드 질화막(12)을 배스(bath)에서 습식으로 제거하는데, 이때 제거 정도에 따라서 특정 영역에서 흐름성 이물(defect)이 발생되어 소자의 전기적 특성 및 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 패드 질화막 대신에 산소 플라즈마로 간단하게 제거가 가능한 SOC(Spin On Carbon)막을 사용함으로써 흐름성 이물(defect)을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 패드 산화막과 SOC(Spin On Carbon)막을 순차 형성하는 단계와, 상기 SOC막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자분리막을 형성하는 단계와, 상기 SOC막을 제거하는 단계와, 상기 패드 산화막을 제거하고 상기 패드 산화막의 제거로 노출된 반도체 기판에 터널 산화막을 형성하는 단계와, 상기 터널 산화막을 포함한 전면에 플로팅 게이트용 도전막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
도 2a를 참조하면, 반도체 기판(20)상에 패드 산화막(21)을 형성하고, 패드 산화막(21)상에 SOC(Spin On Carbon)막(22)을 도포한다. SOC막(22)은 2 내지 10개의 탄소 원소로 구성된 화합물로서, 탄소함량이 50% 이상의 폴리머로 구성된 화합물의 폴리머 용액을 코팅 장비를 이용하여 도포하여 형성한다.
그리고, 250 내지 500℃의 온도에서 열처리 공정을 실시하여 SOC막(22)을 경화시킨다.
그 다음, SOC막(22)상에 SiON막(23)을 형성하고, 그 위에 포토레지스트(미도시)를 형성하고 노광 및 현상 공정으로 포토레지스트를 패터닝한다.
SiON막(23) 대신에 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 공정으로 형성된 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), 실리콘 함량이 25% 이상 함유된 스핀 온 하드마스크막(Spin On Hard Mask) 등을 사용할 수도 있다.
도 2b를 참조하면, 패터닝된 포토레지스트를 마스크로 SiON막(23)과 SOC막(22)과 패드 산화막(21)과 반도체 기판(20)을 식각하여 트렌치(24)를 형성하고, 포토레지스트를 제거한다.
도 2c를 참조하면, 트렌치(24)를 포함한 전면에 절연막 예를 들어, HDP 산화막(25)을 형성한다.
도 2d를 참조하면, SiON막(23)이 노출되도록 HDP 산화막(25)을 평탄화시키어 트렌치(24)내에 소자분리막(25a)을 형성하여 액티브 영역을 정의한다. HDP 산화막(25)에 대한 평탄화 공정으로는 CMP(Chemical mechanical polishing) 공정을 이용하는 것이 바람직하다.
다음으로, 플로팅 게이트의 높이를 조절하기 위하여 에치백(etchback) 공정으로 소자분리막(25a)을 소정 두께 제거한다. 소자분리막(25a)이 제거됨으로 인하여 SiON막(23) 및 SOC막(22)의 측면을 노출되게 된다.
도 2e를 참조하면, SiON막(23)과 SOC막(22)을 제거한다.
SOC막(22)은 습식 제거 공정을 이용하여 제거되는 질화막과 달리 산소 플라즈마를 이용하여 태움으로써 간단히 제거할 수 있다. 따라서, 습식 제거 공정으로 인한 흐름성 이물질 등과 같이 원하지 않는 물질의 발생을 방지할 수 있으며, 흐름성 이물질로 인한 공정 방해를 막을 수 있다.
도 2f를 참조하면, 패드 산화막(21)을 제거하여 액티브 영역의 반도체 기판(20)을 노출시킨다. 이때, 소자분리막(25a)의 측면도 일정두께 식각되어 플로팅 게이트가 형성될 공간이 확보된다.
도 2g를 참조하면, 액티브 영역의 반도체 기판(20)상에 터널 산화막(26)을 형성하고, 전면에 플로팅 게이트용 도전막(27) 예를 들어, 폴리실리콘막을 형성한다.
도 2h를 참조하면, 소자분리막(25a)이 노출되도록 플로팅 게이트용 도전막(27)에 대하여 평탄화 공정을 실시한다.
도 2i를 참조하면, EFH(Effective Field Height)를 낮추기 위하여 소자분리막(25a)을 소정 두께 식각한다. 그 다음, 전면에 유전막(28)과 컨트롤 게이트용 도전막(29)을 순차 형성하고, 컨트롤 게이트용 도전막(29)부터 플로팅 게이트용 도전막(27)까지의 적층 구조물을 패터닝하여 게이트를 형성한다.
상술한 바와 같이, 본 발명은 습식 공정을 통해 제거해야 하는 패드 질화막 대신에 산소 플라즈마를 이용하여 간단히 제거가 가능한 SOC막을 사용함으로써 습식 제거 공정에서 발생되는 흐름성 이물질 등과 같은 원치 않는 이물질의 발생을 방지할 수 있다. 따라서, 이물질로 인한 공정 방해를 방지할 수 있고, 소자의 전기적 특성 및 수율을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판상에 패드 산화막과 SOC(Spin On Carbon)막을 순차 형성하는 단계;
    상기 SOC막과 상기 패드 산화막과 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 소자분리막을 형성하는 단계;
    상기 SOC막을 제거하는 단계;
    상기 패드 산화막을 제거하고 상기 패드 산화막의 제거로 노출된 반도체 기판에 터널 산화막을 형성하는 단계; 및
    상기 터널 산화막을 포함한 전면에 플로팅 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서, 상기 SOC막은 2 내지 10개의 탄소 원소로 구성된 폴리머 용액을 코팅 장비를 이용하여 도포하여 형성하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서, 상기 SOC막을 형성한 다음에 250 내지 500℃의 온도에서 열처리 공정을 실시하여 SOC막을 경화시키는 단계를 더 포함하는 플래쉬 메모리 소 자의 제조방법.
  4. 제 1항에 있어서, 상기 SOC막상에 SiON막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate), 실리콘이 함유된 스핀 온 하드마스크막(Spin On Hard Mask) 중 어느 하나를 더 형성하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1항에 있어서, 상기 SOC막을 산소 플라즈마를 이용하여 제거하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1항에 있어서, 상기 플로팅 게이트용 도전막을 형성한 다음에 상기 소자분리막이 노출되도록 상기 플로팅 게이트용 도전막을 평탄화하는 단계;
    상기 소자분리막을 소정 두께 제거하는 단계;
    상기 플로팅 게이트용 도전막을 포함한 전면에 유전막과 컨트롤 게이트용 도전막을 순차 형성하는 단계;
    상기 컨트롤 게이트용 도전막과 상기 유전막과 상기 플로팅 게이트용 도전막을 패터닝하여 게이트를 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
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