JP6557562B2 - Transmission circuit and semiconductor device - Google Patents
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Description
本発明は、送信回路、半導体装置及びデータ送信方法に関する。 The present invention relates to a transmission circuit, a semiconductor device, and a data transmission method.
電源電圧の異なる複数の半導体チップ間で信号を送受信する場合、半導体チップ間を絶縁結合素子によって電気的に絶縁しつつ信号を送受信する必要がある。絶縁結合素子としては、コンデンサやコイルなどを用いた交流結合素子あるいは光結合素子（フォトカプラ）などが知られている。特許文献１には、絶縁結合素子としてコイルを用いて、信号を送受信する半導体装置いわゆるマイクロアイソレータが開示されている。
When signals are transmitted / received between a plurality of semiconductor chips having different power supply voltages, it is necessary to transmit / receive signals while electrically insulating the semiconductor chips with an insulating coupling element. As an insulative coupling element, an AC coupling element using a capacitor or a coil, an optical coupling element (photocoupler), or the like is known.
特許文献１では、データ信号のエッジをトリガとするパルス信号を送信回路から送信する。ここで、送信回路からは、データ信号の立ち上がりエッジ（ライズエッジ）と立ち下がりエッジ（フォールエッジ）との区別が可能なパルス信号が送信される。そのため、受信回路においてデータ信号を復元することができる。
In
ところで、特許文献２〜４には、電源グランド間に設けられた静電保護回路が開示されている。静電保護回路は、静電気放電により発生した高電圧パルスから半導体装置の内部回路を保護するために組み込まれている。特許文献２、３に記載された静電保護回路では、急峻な電源上昇を検知してＮＭＯＳトランジスタをオンさせる。特許文献４に記載された静電保護回路（ＧＧＮＭＯＳ：Gate Grounded NMOS）では、一定以上の電源電位においてＮＭＯＳトランジスタの寄生バイポーラをオンさせる。これらにより、電源電圧電位が内部回路の絶縁耐圧に達する前に、静電保護回路が働き電源電圧の上昇が抑制されて、内部回路が保護される。 By the way, Patent Documents 2 to 4 disclose electrostatic protection circuits provided between power supply grounds. The electrostatic protection circuit is incorporated in order to protect the internal circuit of the semiconductor device from a high voltage pulse generated by electrostatic discharge. In the electrostatic protection circuits described in Patent Documents 2 and 3, the NMOS transistor is turned on by detecting a sudden power supply rise. In the electrostatic protection circuit (GGNMOS: Gate Grounded NMOS) described in Patent Document 4, the parasitic bipolar of the NMOS transistor is turned on at a power supply potential higher than a certain level. Thus, before the power supply voltage potential reaches the withstand voltage of the internal circuit, the electrostatic protection circuit works to suppress the increase of the power supply voltage and protect the internal circuit.
発明者は以下の課題を見出した。
特許文献１に示したようなマイクロアイソレータにおいて、例えば静電破壊試験の１つである人体モデル（ＨＢＭ：Human Body Model）試験を行った際に、送信回路の破壊や絶縁結合素子の断線などの故障が発生し得ることが分かった。このような故障は、サージ電流印加によって、電源電圧が規定電圧を超えるとともに、送信回路が誤パルスを出力するために起こることが分かった。
The inventor has found the following problems.
In a micro isolator as shown in
高速動作性、低消費電力、小面積性、ノイズ耐性はマイクロアイソレータの重要な性能指標であり、これらを高めるための一つの手段として、絶縁結合素子であるトランスフォーマに対して、送信回路から短時間の間に大きな電流を流す。例えば、特許文献１に示したようなマイクロアイソレータにおける送信回路は、短パルスを出力するパルス生成部と高い駆動能力を有する出力ドライバ部とで構成される。一方で、パルス生成部は、電源投入直後において、パルス生成部を構成する遅延素子において内部ノードの状態が不安定であり、誤パルスを出力しやすい課題を有する。また、出力ドライバ部は、通常、規格電圧（例えば５Ｖ）においてトランスフォーマに、例えば１００ｍＡ以下の電流が流れるように設計するが、規格電圧よりも遥かに高い電源電圧が印加されると、動作時にドライバやトランスフォーマにおいて許容値以上の電流が流れる課題を有する。
High-speed operability, low power consumption, small area, and noise immunity are important performance indicators for microisolators, and as a means to increase them, the transformer is a short time from the transmission circuit to the transformer, which is an insulation coupling element. A large current is passed between For example, a transmission circuit in a micro isolator as shown in
各々の構成要素はそれぞれ課題を有するが、通常は二つの課題が同時に発生することはなく問題とはならない。しかしながら、ＨＢＭ試験が電源グランド間において実施された場合、規格電圧よりも遥かに高い電圧（例えば１０数Ｖ）で電源投入された状態となり、パルス生成部に発生された誤パルスが発生している間に、ドライバやトランスフォーマにおいて許容値以上の電流（例えば数１００ｍＡ）が流れて送信回路の破壊や絶縁結合素子の断線などの故障が発生した。 Each component has its own problem, but usually two problems do not occur at the same time and do not become a problem. However, when the HBM test is performed between the power supply grounds, the power is turned on at a voltage much higher than the standard voltage (for example, several ten volts), and an erroneous pulse generated in the pulse generation unit is generated. In the meantime, a current exceeding the allowable value (for example, several hundred mA) flows in the driver and the transformer, and a failure such as destruction of the transmission circuit or disconnection of the insulating coupling element occurs.
特許文献２〜４に開示されたような静電保護回路では、サージ電流印加による電源電圧の上昇を絶縁耐圧（例えば１０数Ｖ）以下に抑制することはできても、規格電圧（例えば５Ｖ）付近に抑制することは困難である。また、送信回路を構成するパルス生成部からの誤パルスの出力を防ぐことはできない。そのため、結果として、規格電圧より高い電流電圧が、誤パルスによってドライバやトランスフォーマまで届けられ、上記のような故障をもたらす。
以上のように、従来の静電保護回路では、静電破壊試験時の故障を効果的に抑制することができない。
In the electrostatic protection circuits disclosed in Patent Documents 2 to 4, even if the increase of the power supply voltage due to the application of the surge current can be suppressed to a withstand voltage (for example, several tens of V) or less, the standard voltage (for example, 5 V) It is difficult to suppress in the vicinity. In addition, it is impossible to prevent an erroneous pulse from being output from the pulse generation unit constituting the transmission circuit. Therefore, as a result, a current voltage higher than the standard voltage is delivered to the driver and the transformer by an erroneous pulse, resulting in the above failure.
As described above, the conventional electrostatic protection circuit cannot effectively suppress a failure during the electrostatic breakdown test.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態に係る送信回路は、電源電圧の起動から所定の期間、第１及び第２の出力パルス信号の出力を停止する出力停止回路を備えている。 The transmission circuit according to an embodiment includes an output stop circuit that stops the output of the first and second output pulse signals for a predetermined period from the start of the power supply voltage.
前記一実施の形態によれば、静電破壊試験時の故障を抑制することができる。 According to the one embodiment, failure during the electrostatic breakdown test can be suppressed.
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。但し、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。 Hereinafter, specific embodiments will be described in detail with reference to the drawings. However, in order to clarify the explanation, the following description and drawings are omitted and simplified as appropriate. Each element described in the drawings as a functional block for performing various processes can be configured by a CPU, a memory, and other circuits in terms of hardware, and a program loaded in the memory in terms of software. Etc. Therefore, it is understood by those skilled in the art that these functional blocks can be realized in various forms by hardware only, software only, or a combination thereof, and is not limited to any one. Note that, in each drawing, the same element is denoted by the same reference numeral, and redundant description is omitted as necessary.
（第１の実施の形態）
＜半導体装置１の構成＞
まず、図１を参照して、第１の実施の形態に係る半導体装置について説明する。図１は、第１の実施の形態に係る半導体装置１の構成を示すブロック図である。第１の実施の形態に係る半導体装置１は、送信回路ＴＸ１、一次コイルＬ１１、二次コイルＬ１２、受信回路ＲＸ１を備え、マイクロアイソレータを構成している。
(First embodiment)
<Configuration of
First, the semiconductor device according to the first embodiment will be described with reference to FIG. FIG. 1 is a block diagram showing the configuration of the
送信回路ＴＸ１は、半導体チップＣＨＰ１に形成される。なお、半導体チップＣＨＰ１は、第１の電源系に属する第１の電源（電源電圧ＶＤＤ１、接地電圧ＧＮＤ１：電位差ＶＤＤ１−ＧＮＤ１は、例えば５Ｖ）によって駆動される。 The transmission circuit TX1 is formed in the semiconductor chip CHP1. The semiconductor chip CHP1 is driven by a first power supply (power supply voltage VDD1, ground voltage GND1: potential difference VDD1-GND1 is, for example, 5 V) belonging to the first power supply system.
一次コイルＬ１１、二次コイルＬ１２、受信回路ＲＸ１は、半導体チップＣＨＰ２に形成される。なお、半導体チップＣＨＰ２は、第１の電源系と異なる第２の電源系に属する第２の電源（電源電圧ＶＤＤ２、接地電圧ＧＮＤ２：電位差ＶＤＤ２−ＧＮＤ２は、例えば５Ｖ）によって駆動される。 The primary coil L11, the secondary coil L12, and the receiving circuit RX1 are formed on the semiconductor chip CHP2. The semiconductor chip CHP2 is driven by a second power supply (power supply voltage VDD2, ground voltage GND2: potential difference VDD2-GND2 is, for example, 5 V) belonging to a second power supply system different from the first power supply system.
一次コイルＬ１１、二次コイルＬ１２は、電源電圧の異なる２つの半導体チップＣＨＰ１、ＣＨＰ２を電気的に絶縁しつつ磁界または電界により結合する絶縁結合素子を構成している。この絶縁結合素子により、半導体チップＣＨＰ１上の送信回路ＴＸ１から電源電圧の異なる半導体チップＣＨＰ２上の受信回路ＲＸ１へデータ信号を送信することができる（電位差ＶＤＤ１−ＶＤＤ２は、例えば−数１００Ｖ〜数１００Ｖ）。 The primary coil L11 and the secondary coil L12 constitute an insulating coupling element that couples two semiconductor chips CHP1 and CHP2 having different power supply voltages by a magnetic field or an electric field while electrically insulating them. By this insulating coupling element, a data signal can be transmitted from the transmission circuit TX1 on the semiconductor chip CHP1 to the reception circuit RX1 on the semiconductor chip CHP2 having a different power supply voltage (the potential difference VDD1-VDD2 is, for example, −several 100V to several 100V). ).
ここで、図２を参照して、半導体装置１の実装例について説明する。図２は、半導体装置１の実装例を示す図である。なお、図２は、主として送信回路ＴＸ１、受信回路ＲＸ１及びこれらの間に設けられた一次コイルＬ１１、二次コイルＬ１２の実装例を説明するものである。
Here, a mounting example of the
図２に示す実装例は、半導体パッケージＰＫＧに２つの半導体チップＣＨＰ１、ＣＨＰ２が搭載される。半導体チップＣＨＰ１、ＣＨＰ２は、それぞれパッドＰｄを有する。そして、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージＰＫＧに設けられた複数のリード端子（外部端子）Ｔに接続される。 In the mounting example shown in FIG. 2, two semiconductor chips CHP1 and CHP2 are mounted on a semiconductor package PKG. The semiconductor chips CHP1 and CHP2 each have a pad Pd. The pads Pd of the semiconductor chips CHP1 and CHP2 are connected to a plurality of lead terminals (external terminals) T provided on the semiconductor package PKG via bonding wires (not shown).
図２に示すように、半導体チップＣＨＰ１には送信回路ＴＸ１が形成される。半導体チップＣＨＰ２には、受信回路ＲＸ１、一次コイルＬ１１、及び二次コイルＬ１２が形成される。また、半導体チップＣＨＰ１には、送信回路ＴＸ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ２には、一次コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路ＴＸ１は、これらパッドとボンディングワイヤＢＷとを介して、半導体チップＣＨＰ２に形成された一次コイルＬ１１と接続される。 As shown in FIG. 2, a transmission circuit TX1 is formed in the semiconductor chip CHP1. In the semiconductor chip CHP2, a receiving circuit RX1, a primary coil L11, and a secondary coil L12 are formed. Further, pads connected to the output of the transmission circuit TX1 are formed on the semiconductor chip CHP1, and pads connected to both ends of the primary coil L11 are formed on the semiconductor chip CHP2. The transmission circuit TX1 is connected to the primary coil L11 formed on the semiconductor chip CHP2 via these pads and the bonding wire BW.
なお、図２に示す例では、一次コイルＬ１１及び二次コイルＬ１２が、それぞれ１つの半導体チップＣＨＰ２内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。また、一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１とともに半導体チップＣＨＰ１に形成されていてもよい。あるいは、一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１が形成された半導体チップＣＨＰ１と受信回路ＲＸ１が形成された半導体チップＣＨＰ２との間に設けられた第３の半導体チップに形成されていてもよい。
さらに、半導体チップＣＨＰ１に一次コイルＬ１１及び送信回路ＴＸ１を形成し、半導体チップＣＨＰ２に二次コイルＬ１２及び受信回路ＲＸ１を形成し、両者を貼り合わせてもよい。
あるいは、１つの半導体チップ上に送信回路ＴＸ１、受信回路ＲＸ１、一次コイルＬ１１及び二次コイルＬ１２が形成されていてもよい。この場合、送信回路ＴＸ１が配置される領域と受信回路ＲＸ１が配置される領域とは、半導体チップ中に形成される絶縁層により互いに絶縁される。
In the example shown in FIG. 2, the primary coil L11 and the secondary coil L12 are respectively formed in the first wiring layer and the second wiring layer stacked in the vertical direction in one semiconductor chip CHP2. Further, the primary coil L11 and the secondary coil L12 may be formed on the semiconductor chip CHP1 together with the transmission circuit TX1. Alternatively, the primary coil L11 and the secondary coil L12 are formed in a third semiconductor chip provided between the semiconductor chip CHP1 in which the transmission circuit TX1 is formed and the semiconductor chip CHP2 in which the reception circuit RX1 is formed. Also good.
Further, the primary coil L11 and the transmission circuit TX1 may be formed on the semiconductor chip CHP1, the secondary coil L12 and the reception circuit RX1 may be formed on the semiconductor chip CHP2, and the two may be bonded together.
Alternatively, the transmission circuit TX1, the reception circuit RX1, the primary coil L11, and the secondary coil L12 may be formed on one semiconductor chip. In this case, the region where the transmission circuit TX1 is disposed and the region where the reception circuit RX1 is disposed are insulated from each other by an insulating layer formed in the semiconductor chip.
図１に戻り、半導体装置１の構成例について説明する。送信回路ＴＸ１は、第１の電源系に属する第１の電源に基づき動作する。一方、受信回路ＲＸ１は、第２の電源系に属する第２の電源に基づき動作する。
Returning to FIG. 1, a configuration example of the
送信回路ＴＸ１は、パルス生成回路ＰＧＣ、出力ドライバＯＤ１、ＯＤ２、出力停止回路１０を備えている。
パルス生成回路ＰＧＣは、入力データ信号Ｄｉｎ１のエッジに応じて、パルス信号Ｐ１０を生成する。
The transmission circuit TX1 includes a pulse generation circuit PGC, output drivers OD1, OD2, and an
The pulse generation circuit PGC generates a pulse signal P10 according to the edge of the input data signal Din1.
出力ドライバＯＤ１は、パルス信号Ｐ１０に基づく出力パルス信号Ｐ１１を一次コイルＬ１１の第１端に出力する。出力パルス信号Ｐ１１は、入力データ信号Ｄｉｎ１のライズエッジを伝達するためのパルス信号である。
出力ドライバＯＤ２は、パルス信号Ｐ１０に基づく出力パルス信号Ｐ１２を一次コイルＬ１１の第２端に出力する。出力パルス信号Ｐ１２は、入力データ信号Ｄｉｎ１のフォールエッジを伝達するためのパルス信号である。
The output driver OD1 outputs an output pulse signal P11 based on the pulse signal P10 to the first end of the primary coil L11. The output pulse signal P11 is a pulse signal for transmitting the rising edge of the input data signal Din1.
The output driver OD2 outputs an output pulse signal P12 based on the pulse signal P10 to the second end of the primary coil L11. The output pulse signal P12 is a pulse signal for transmitting the fall edge of the input data signal Din1.
出力停止回路１０は、電源電圧の起動から所定の期間、出力パルス信号Ｐ１１、Ｐ１２の出力を停止する。図１の例では、出力停止回路１０から出力された停止信号ＳＴＰが、出力ドライバＯＤ１、ＯＤ２に入力されている。すなわち、出力停止回路１０から出力された停止信号ＳＴＰにより、出力ドライバＯＤ１、ＯＤ２からの出力パルス信号Ｐ１１、Ｐ１２の出力が停止される。
The
一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２を、受信信号ＶＲへ変換し、受信回路ＲＸ１に伝達する。具体的には、出力パルス信号Ｐ１１、Ｐ１２の遷移により一次コイルＬ１１に流れる電流が変化し、これに応じて二次コイルＬ１２の両端間の電圧である受信信号ＶＲが変化する。 The primary coil L11 and the secondary coil L12 convert the output pulse signals P11 and P12 output from the transmission circuit TX1 into a reception signal VR and transmit the reception signal VR to the reception circuit RX1. Specifically, the current flowing through the primary coil L11 changes due to the transition of the output pulse signals P11 and P12, and the received signal VR, which is the voltage across the secondary coil L12, changes accordingly.
受信回路ＲＸ１は、二次コイルＬ１２の受信信号ＶＲに基づいて入力データ信号Ｄｉｎ１を復元し、出力データ信号Ｄｏｕｔ１として出力する。 The reception circuit RX1 restores the input data signal Din1 based on the reception signal VR of the secondary coil L12, and outputs it as the output data signal Dout1.
第１の実施の形態に係る送信回路ＴＸ１は、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路１０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、第１の実施の形態に係る送信回路ＴＸ１では、静電破壊試験時にも出力停止回路１０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
The transmission circuit TX1 according to the first embodiment includes an
＜送信回路ＴＸ１の具体的な回路構成＞
次に、図３を参照して、送信回路ＴＸ１の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図３は、第１の実施の形態に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。図１、図３に示すように、送信回路ＴＸ１は、パルス生成回路ＰＧＣ、出力ドライバＯＤ１、ＯＤ２、出力停止回路１０を備えている。
<Specific Circuit Configuration of Transmission Circuit TX1>
Next, a specific circuit configuration of the transmission circuit TX1 will be described with reference to FIG. The circuit configuration shown below is merely an example. FIG. 3 is a circuit diagram showing an example of a specific circuit configuration of the transmission circuit TX1 according to the first embodiment. As shown in FIGS. 1 and 3, the transmission circuit TX1 includes a pulse generation circuit PGC, output drivers OD1 and OD2, and an
図３に示すように、パルス生成回路ＰＧＣは、１つのインバータＩＮ１０、２つのライズエッジ検出回路ＲＥＤ１、ＲＥＤ２、１つのＯＲゲートＯＲ１を備えている。ここで、ライズエッジ検出回路ＲＥＤ１、ＲＥＤ２は、同様の回路構成を有している。ライズエッジ検出回路ＲＥＤ１は、遅延回路ＤＣ１、インバータＩＮ１１、ＡＮＤゲートＡＮ１１を備えている。ライズエッジ検出回路ＲＥＤ２は、遅延回路ＤＣ２、インバータＩＮ１２、ＡＮＤゲートＡＮ１２を備えている。 As shown in FIG. 3, the pulse generation circuit PGC includes one inverter IN10, two rise edge detection circuits RED1, RED2, and one OR gate OR1. Here, the rise edge detection circuits RED1 and RED2 have the same circuit configuration. The rise edge detection circuit RED1 includes a delay circuit DC1, an inverter IN11, and an AND gate AN11. The rise edge detection circuit RED2 includes a delay circuit DC2, an inverter IN12, and an AND gate AN12.
図３に示すように、出力ドライバＯＤ１、ＯＤ２は、略同様の回路構成を有している。出力ドライバＯＤ１は、ＡＮＤゲートＡＮ１、バッファ回路Ｂ１、インバータＩＮ１を備えている。出力ドライバＯＤ２は、ＡＮＤゲートＡＮ２、バッファ回路Ｂ２、インバータＩＮ２を備えている。
なお、図３に示すように、出力ドライバＯＤ１には入力データ信号Ｄｉｎ１が入力されるのに対し、出力ドライバＯＤ２には入力データ信号Ｄｉｎ１の反転信号が入力される点が異なる。すなわち、ＡＮＤゲートＡＮ２は、入力データ信号Ｄｉｎ１の入力端にインバータを備えている。
As shown in FIG. 3, the output drivers OD1 and OD2 have substantially the same circuit configuration. The output driver OD1 includes an AND gate AN1, a buffer circuit B1, and an inverter IN1. The output driver OD2 includes an AND gate AN2, a buffer circuit B2, and an inverter IN2.
As shown in FIG. 3, the input data signal Din1 is input to the output driver OD1, whereas the inverted signal of the input data signal Din1 is input to the output driver OD2. That is, the AND gate AN2 includes an inverter at the input terminal of the input data signal Din1.
以下に接続関係について説明する。
ライズエッジ検出回路ＲＥＤ１には、入力データ信号Ｄｉｎ１が入力される。ライズエッジ検出回路ＲＥＤ１は、入力データ信号Ｄｉｎ１のライズエッジにおいてエッジパルス信号ＥＰ１を出力する。具体的には、入力データ信号Ｄｉｎ１は、遅延回路ＤＣ１によって遅延され、インバータＩＮ１１によって反転される。このインバータＩＮ１１から出力された反転遅延データ信号ＤＤＢが、入力データ信号Ｄｉｎ１とともにＡＮＤゲートＡＮ１１に入力される。そして、ＡＮＤゲートＡＮ１１が、エッジパルス信号ＥＰ１を出力する。
The connection relationship will be described below.
An input data signal Din1 is input to the rise edge detection circuit RED1. The rise edge detection circuit RED1 outputs an edge pulse signal EP1 at the rise edge of the input data signal Din1. Specifically, the input data signal Din1 is delayed by the delay circuit DC1 and inverted by the inverter IN11. The inverted delayed data signal DDB output from the inverter IN11 is input to the AND gate AN11 together with the input data signal Din1. Then, the AND gate AN11 outputs an edge pulse signal EP1.
一方、ライズエッジ検出回路ＲＥＤ２には、インバータＩＮ１０を介した入力データ信号Ｄｉｎ１の反転信号（以下、反転データ信号という）ＤＢが入力される。ライズエッジ検出回路ＲＥＤ２は、反転データ信号ＤＢのライズエッジすなわち入力データ信号Ｄｉｎ１のフォールエッジにおいてエッジパルス信号ＥＰ２を出力する。具体的には、反転データ信号ＤＢは、遅延回路ＤＣ２によって遅延され、インバータＩＮ１２によって反転される。このインバータＩＮ１２から出力された正転遅延データ信号ＤＤが、反転データ信号ＤＢとともにＡＮＤゲートＡＮ１２に入力される。そして、ＡＮＤゲートＡＮ１２が、エッジパルス信号ＥＰ２を出力する。 On the other hand, an inverted signal (hereinafter referred to as an inverted data signal) DB of the input data signal Din1 via the inverter IN10 is input to the rise edge detection circuit RED2. The rise edge detection circuit RED2 outputs the edge pulse signal EP2 at the rise edge of the inverted data signal DB, that is, the fall edge of the input data signal Din1. Specifically, the inverted data signal DB is delayed by the delay circuit DC2 and inverted by the inverter IN12. The normal rotation delay data signal DD output from the inverter IN12 is input to the AND gate AN12 together with the inverted data signal DB. Then, the AND gate AN12 outputs an edge pulse signal EP2.
２つのライズエッジ検出回路ＲＥＤ１、ＲＥＤ２から出力されたエッジパルス信号ＥＰ１、ＥＰ２は、いずれもＯＲゲートＯＲ１に入力される。ＯＲゲートＯＲ１からは、入力データ信号Ｄｉｎ１のライズエッジ及びフォールエッジを伝達するパルス信号Ｐ１０が、パルス生成回路ＰＧＣの出力信号として出力される。 Both edge pulse signals EP1 and EP2 output from the two rise edge detection circuits RED1 and RED2 are input to the OR gate OR1. From the OR gate OR1, a pulse signal P10 that transmits a rise edge and a fall edge of the input data signal Din1 is output as an output signal of the pulse generation circuit PGC.
パルス信号Ｐ１０は、出力ドライバＯＤ１、ＯＤ２を構成するＡＮＤゲートＡＮ１、ＡＮ２に入力される。また、ＡＮＤゲートＡＮ１には、入力データ信号Ｄｉｎ１が入力される。一方、ＡＮＤゲートＡＮ２には、入力データ信号Ｄｉｎ１の反転信号が入力される。 The pulse signal P10 is input to AND gates AN1 and AN2 constituting the output drivers OD1 and OD2. The input data signal Din1 is input to the AND gate AN1. On the other hand, an inverted signal of the input data signal Din1 is input to the AND gate AN2.
この結果、ＡＮＤゲートＡＮ１は、入力データ信号Ｄｉｎ１のライズエッジを伝達するためのＨ（Ｈｉｇｈ）アクティブのパルス信号を出力する。このパルス信号はバッファ回路Ｂ１を介してインバータＩＮ１に入力される。そして、インバータＩＮ１から、入力データ信号Ｄｉｎ１のライズエッジを伝達するためのＬ（Ｌｏｗ）アクティブの出力パルス信号Ｐ１１が、出力ドライバＯＤ１の出力信号として出力される。 As a result, the AND gate AN1 outputs an H (High) active pulse signal for transmitting the rising edge of the input data signal Din1. This pulse signal is input to the inverter IN1 through the buffer circuit B1. Then, an L (Low) active output pulse signal P11 for transmitting the rising edge of the input data signal Din1 is output from the inverter IN1 as an output signal of the output driver OD1.
一方、ＡＮＤゲートＡＮ２は、入力データ信号Ｄｉｎ１のフォールエッジを伝達するためのＨアクティブのパルス信号を出力する。このパルス信号はバッファ回路Ｂ２を介してインバータＩＮ２に入力される。そして、インバータＩＮ２から、入力データ信号Ｄｉｎ１のフォールエッジを伝達するためのＬアクティブの出力パルス信号Ｐ１２が、出力ドライバＯＤ２の出力信号として出力される。 On the other hand, the AND gate AN2 outputs an H active pulse signal for transmitting the fall edge of the input data signal Din1. This pulse signal is input to the inverter IN2 via the buffer circuit B2. Then, an L active output pulse signal P12 for transmitting the fall edge of the input data signal Din1 is output from the inverter IN2 as an output signal of the output driver OD2.
ここで、出力ドライバＯＤ１、ＯＤ２を構成するＡＮＤゲートＡＮ１、ＡＮ２には、出力停止回路１０から出力された停止信号ＳＴＰが入力されている。停止信号ＳＴＰがＬレベルである期間、出力ドライバＯＤ１、ＯＤ２から出力される出力パルス信号Ｐ１１、Ｐ１２の出力が常にＨレベルとなる。すなわち、停止信号ＳＴＰがＬレベルである期間、パルス生成回路ＰＧＣからパルス信号Ｐ１０が出力されても、出力ドライバＯＤ１、ＯＤ２からは出力パルス信号Ｐ１１、Ｐ１２が出力されることはない。
Here, the stop signal STP output from the
なお、パルス生成回路ＰＧＣが、ＯＲゲートＯＲ１を備えていなくてもよい。この場合、エッジパルス信号ＥＰ１、ＥＰ２を、それぞれＡＮＤゲートＡＮ１、ＡＮ２に直接入力する。ＡＮＤゲートＡＮ１にはエッジパルス信号ＥＰ１及び停止信号ＳＴＰのみを入力すればよく、入力データ信号Ｄｉｎ１の入力は不要となる。また、ＡＮＤゲートＡＮ２にはエッジパルス信号ＥＰ２及び停止信号ＳＴＰのみを入力すればよく、入力データ信号Ｄｉｎ１の反転信号の入力は不要となる。 Note that the pulse generation circuit PGC may not include the OR gate OR1. In this case, the edge pulse signals EP1 and EP2 are directly input to the AND gates AN1 and AN2, respectively. Only the edge pulse signal EP1 and the stop signal STP need be input to the AND gate AN1, and the input data signal Din1 need not be input. Further, only the edge pulse signal EP2 and the stop signal STP need be input to the AND gate AN2, and the input of the inverted signal of the input data signal Din1 becomes unnecessary.
＜送信回路ＴＸ１の動作＞
次に、図４を参照して、送信回路ＴＸ１の通常動作について説明する。図４は、第１の実施の形態に係る送信回路ＴＸ１の通常動作の一例を示すタイミングチャートである。なお、図４に示す通常動作時は、出力停止回路１０は作動しない。
<Operation of Transmitter Circuit TX1>
Next, the normal operation of the transmission circuit TX1 will be described with reference to FIG. FIG. 4 is a timing chart illustrating an example of normal operation of the transmission circuit TX1 according to the first embodiment. Note that the
図４の上から順に、入力データ信号Ｄｉｎ１、反転遅延データ信号ＤＤＢ、エッジパルス信号ＥＰ１、反転データ信号ＤＢ、正転遅延データ信号ＤＤ、エッジパルス信号ＥＰ２、パルス信号Ｐ１０、出力パルス信号Ｐ１１、出力パルス信号Ｐ１２が、示されている。 In order from the top of FIG. 4, an input data signal Din1, an inverted delay data signal DDB, an edge pulse signal EP1, an inverted data signal DB, a normal delay data signal DD, an edge pulse signal EP2, a pulse signal P10, an output pulse signal P11, and an output A pulse signal P12 is shown.
２段目に示された反転遅延データ信号ＤＤＢは、最上段に示された入力データ信号Ｄｉｎ１を反転し、遅延時間Ｔｄだけ遅延させた信号である。
３段目に示されたエッジパルス信号ＥＰ１は、最上段に示された入力データ信号Ｄｉｎ１のライズエッジを示す幅Ｔｄのパルス信号である。エッジパルス信号ＥＰ１は、最上段に示された入力データ信号Ｄｉｎ１と２段目に示された反転遅延データ信号ＤＤＢとのＡＮＤ論理により得られる。
The inverted delayed data signal DDB shown in the second stage is a signal obtained by inverting the input data signal Din1 shown in the uppermost stage and delaying it by the delay time Td.
The edge pulse signal EP1 shown in the third stage is a pulse signal having a width Td indicating the rising edge of the input data signal Din1 shown in the uppermost stage. The edge pulse signal EP1 is obtained by AND logic of the input data signal Din1 shown in the uppermost stage and the inverted delayed data signal DDB shown in the second stage.
４段目に示された反転データ信号ＤＢは、最上段に示された入力データ信号Ｄｉｎ１の反転信号である。
５段目に示された正転遅延データ信号ＤＤは、最上段に示された入力データ信号Ｄｉｎ１を遅延時間Ｔｄだけ遅延させた信号である。
６段目に示されたエッジパルス信号ＥＰ２は、最上段に示された入力データ信号Ｄｉｎ１のフォールエッジを示す幅Ｔｄのパルス信号である。エッジパルス信号ＥＰ２は、４段目に示された反転データ信号ＤＢと５段目に示された正転遅延データ信号ＤＤとのＡＮＤ論理により得られる。
The inverted data signal DB shown in the fourth stage is an inverted signal of the input data signal Din1 shown in the uppermost stage.
The normal rotation delayed data signal DD shown in the fifth stage is a signal obtained by delaying the input data signal Din1 shown in the uppermost stage by a delay time Td.
The edge pulse signal EP2 shown in the sixth stage is a pulse signal having a width Td indicating the fall edge of the input data signal Din1 shown in the uppermost stage. The edge pulse signal EP2 is obtained by an AND logic of the inverted data signal DB shown in the fourth stage and the normal delay data signal DD shown in the fifth stage.
７段目に示されたパルス信号Ｐ１０は、最上段に示された入力データ信号Ｄｉｎ１のライズエッジ及びフォールエッジを示すパルス信号である。パルス信号Ｐ１０は、３段目に示されたエッジパルス信号ＥＰ１と６段目に示されたエッジパルス信号ＥＰ２とのＯＲ論理により得られる。 The pulse signal P10 shown in the seventh stage is a pulse signal indicating the rise edge and the fall edge of the input data signal Din1 shown in the uppermost stage. The pulse signal P10 is obtained by OR logic of the edge pulse signal EP1 shown in the third stage and the edge pulse signal EP2 shown in the sixth stage.
８段目に示された出力パルス信号Ｐ１１は、最上段に示された入力データ信号Ｄｉｎ１のライズエッジを示すＬアクティブのパルス信号である。出力パルス信号Ｐ１１は、最上段に示された入力データ信号Ｄｉｎ１と７段目に示されたパルス信号Ｐ１０とのＡＮＤ論理により得られた信号を、反転させた信号である。 The output pulse signal P11 shown in the eighth stage is an L active pulse signal indicating the rise edge of the input data signal Din1 shown in the uppermost stage. The output pulse signal P11 is a signal obtained by inverting the signal obtained by the AND logic of the input data signal Din1 shown at the top and the pulse signal P10 shown at the seventh.
最下段に示された出力パルス信号Ｐ１２は、最上段に示された入力データ信号Ｄｉｎ１のフォールエッジを示すＬアクティブのパルス信号である。出力パルス信号Ｐ１２は、４段目に示された反転データ信号ＤＢと７段目に示されたパルス信号Ｐ１０とのＡＮＤ論理により得られた信号を、反転させた信号である。 The output pulse signal P12 shown in the lowermost stage is an L active pulse signal indicating the fall edge of the input data signal Din1 shown in the uppermost stage. The output pulse signal P12 is a signal obtained by inverting the signal obtained by the AND logic of the inverted data signal DB shown in the fourth stage and the pulse signal P10 shown in the seventh stage.
次に、時系列に説明する。
時刻ｔ１では、最上段に示された入力データ信号Ｄｉｎ１がＬレベルからＨレベルへ切り換わる（つまりライズエッジ）。そのため、３段目に示されたエッジパルス信号ＥＰ１及び７段目に示されたパルス信号Ｐ１０がＬレベルからＨレベルに切り換わり、８段目に示された出力パルス信号Ｐ１１がＨレベルからＬレベルに切り換わる。
Next, a description will be given in time series.
At time t1, the input data signal Din1 shown at the top is switched from the L level to the H level (that is, a rise edge). Therefore, the edge pulse signal EP1 shown in the third stage and the pulse signal P10 shown in the seventh stage are switched from the L level to the H level, and the output pulse signal P11 shown in the eighth stage is changed from the H level to the L level. Switch to level.
時刻ｔ２では、２段目に示された反転遅延データ信号ＤＤＢがＨレベルからＬレベルへ切り換わる。そのため、３段目に示されたエッジパルス信号ＥＰ１及び７段目に示されたパルス信号Ｐ１０がＨレベルからＬレベルに切り換わり、８段目に示された出力パルス信号Ｐ１１がＬレベルからＨレベルに切り換わる。 At time t2, the inverted delayed data signal DDB shown in the second stage is switched from the H level to the L level. Therefore, the edge pulse signal EP1 shown in the third stage and the pulse signal P10 shown in the seventh stage are switched from the H level to the L level, and the output pulse signal P11 shown in the eighth stage is changed from the L level to the H level. Switch to level.
時刻ｔ３では、最上段に示された入力データ信号Ｄｉｎ１がＨレベルからＬレベルへ切り換わり（つまりフォールエッジ）、４段目に示された反転データ信号ＤＢがＬレベルからＨレベルへ切り換わる。そのため、６段目に示されたエッジパルス信号ＥＰ２及び７段目に示されたパルス信号Ｐ１０がＬレベルからＨレベルに切り換わり、最下段に示された出力パルス信号Ｐ１２がＨレベルからＬレベルに切り換わる。 At time t3, the input data signal Din1 shown at the top is switched from the H level to the L level (that is, the fall edge), and the inverted data signal DB shown at the fourth stage is switched from the L level to the H level. Therefore, the edge pulse signal EP2 shown in the sixth stage and the pulse signal P10 shown in the seventh stage are switched from the L level to the H level, and the output pulse signal P12 shown in the lowest stage is changed from the H level to the L level. Switch to.
時刻ｔ４では、５段目に示された正転遅延データ信号ＤＤがＨレベルからＬレベルへ切り換わる。そのため、６段目に示されたエッジパルス信号ＥＰ２及び７段目に示されたパルス信号Ｐ１０がＨレベルからＬレベルに切り換わり、最下段に示された出力パルス信号Ｐ１２がＬレベルからＨレベルに切り換わる。 At time t4, the normal rotation delay data signal DD shown in the fifth stage is switched from the H level to the L level. Therefore, the edge pulse signal EP2 shown in the sixth stage and the pulse signal P10 shown in the seventh stage are switched from the H level to the L level, and the output pulse signal P12 shown in the lowest stage is changed from the L level to the H level. Switch to.
＜受信回路ＲＸ１の具体的な回路構成＞
次に、図５を参照して、受信回路ＲＸ１の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図５は、第１の実施の形態に係る受信回路ＲＸ１の具体的な回路構成の一例を示す回路図である。図５に示すように、受信回路ＲＸ１は、パルス検出回路ＰＤＣと２つのパルス拡幅回路ＰＷＣ１、ＰＷＣ２、順序回路ＳＬＣ、ＯＲゲートＯＲ２を備えている。
<Specific Circuit Configuration of Receiving Circuit RX1>
Next, a specific circuit configuration of the reception circuit RX1 will be described with reference to FIG. The circuit configuration shown below is merely an example. FIG. 5 is a circuit diagram showing an example of a specific circuit configuration of the receiving circuit RX1 according to the first embodiment. As shown in FIG. 5, the reception circuit RX1 includes a pulse detection circuit PDC, two pulse widening circuits PWC1 and PWC2, a sequential circuit SLC, and an OR gate OR2.
以下に接続関係について説明する。
送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２に応じて二次コイルＬ１２の両端間に発生する受信信号ＶＲは、パルス検出回路ＰＤＣに入力される。パルス検出回路ＰＤＣは、正パルスを検出した場合は正パルス検出信号ＰＰＤ１を、負パルスを検出した場合は負パルス検出信号ＮＰＤ１を出力する。具体的には、送信回路ＴＸ１から出力パルス信号Ｐ１１、Ｐ１２が出力されると、いずれの場合も１対の正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１が出力される。しかし、出力パルス信号Ｐ１１と出力パルス信号Ｐ１２とでは、正パルス検出信号ＰＰＤ１と負パルス検出信号ＮＰＤ１との出力順序が逆転する。本実施の形態では、出力パルス信号Ｐ１１が出力されると正パルス検出信号ＰＰＤ１が先に出力され、出力パルス信号Ｐ１２が出力されると負パルス検出信号ＮＰＤ１が先に出力される。
The connection relationship will be described below.
The reception signal VR generated between both ends of the secondary coil L12 in response to the output pulse signals P11 and P12 output from the transmission circuit TX1 is input to the pulse detection circuit PDC. The pulse detection circuit PDC outputs a positive pulse detection signal PPD1 when a positive pulse is detected, and outputs a negative pulse detection signal NPD1 when a negative pulse is detected. Specifically, when output pulse signals P11 and P12 are output from the transmission circuit TX1, a pair of positive pulse detection signal PPD1 and negative pulse detection signal NPD1 is output in any case. However, the output order of the positive pulse detection signal PPD1 and the negative pulse detection signal NPD1 is reversed between the output pulse signal P11 and the output pulse signal P12. In the present embodiment, when the output pulse signal P11 is output, the positive pulse detection signal PPD1 is output first, and when the output pulse signal P12 is output, the negative pulse detection signal NPD1 is output first.
正パルス検出信号ＰＰＤ１がパルス拡幅回路ＰＷＣ１に、負パルス検出信号ＮＰＤ１がパルス拡幅回路ＰＷＣ２に、入力される。パルス拡幅回路ＰＷＣ１、ＰＷＣ２は、それぞれ入力された正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１を拡幅し、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２を出力する。ここで、パルス拡幅回路ＰＷＣ１、ＰＷＣ２は、正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１のライズエッジは変更せずに、フォールエッジのみを遅延させる。これにより、正パルス検出信号ＰＰＤ２のＨレベルの期間と、負パルス検出信号ＮＰＤ２のＨレベルの期間とを、一部重複させる。 The positive pulse detection signal PPD1 is input to the pulse widening circuit PWC1, and the negative pulse detection signal NPD1 is input to the pulse widening circuit PWC2. The pulse widening circuits PWC1 and PWC2 widen the input positive pulse detection signal PPD1 and negative pulse detection signal NPD1, respectively, and output a positive pulse detection signal PPD2 and a negative pulse detection signal NPD2. Here, the pulse widening circuits PWC1 and PWC2 delay only the fall edge without changing the rising edges of the positive pulse detection signal PPD1 and the negative pulse detection signal NPD1. As a result, the H level period of the positive pulse detection signal PPD2 partially overlaps the H level period of the negative pulse detection signal NPD2.
正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２は、順序回路ＳＬＣに入力される。順序回路ＳＬＣは、入力された正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２の順序を判定し、出力データ信号Ｄｏｕｔ１を出力する。具体的には、順序回路ＳＬＣは、正パルス検出信号ＰＰＤ２が先に入力された場合、出力データ信号Ｄｏｕｔ１としてＨレベルを出力する。他方、順序回路ＳＬＣは、負パルス検出信号ＮＰＤ２が先に入力された場合、出力データ信号Ｄｏｕｔ１としてＬレベルを出力する。 The positive pulse detection signal PPD2 and the negative pulse detection signal NPD2 are input to the sequential circuit SLC. The sequential circuit SLC determines the order of the input positive pulse detection signal PPD2 and negative pulse detection signal NPD2, and outputs an output data signal Dout1. Specifically, the sequential circuit SLC outputs an H level as the output data signal Dout1 when the positive pulse detection signal PPD2 is input first. On the other hand, the sequential circuit SLC outputs the L level as the output data signal Dout1 when the negative pulse detection signal NPD2 is input first.
さらに、正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２は、ＯＲゲートＯＲ２に入力される。ＯＲゲートＯＲ２はパルス検出信号ＰＤ１を出力する。このパルス検出信号ＰＤ１は、第３の実施の形態で後述するように、例えばパルス検出信号ＰＤ１が出力されてからの時間を計測するタイマのリセット信号として用いることができる。なお、図５からも明らかなように、ＯＲゲートＯＲ２は、出力データ信号Ｄｏｕｔ１を生成する上では必須ではない。 Further, the positive pulse detection signal PPD2 and the negative pulse detection signal NPD2 are input to the OR gate OR2. The OR gate OR2 outputs a pulse detection signal PD1. As will be described later in the third embodiment, this pulse detection signal PD1 can be used, for example, as a reset signal for a timer that measures the time after the pulse detection signal PD1 is output. As is apparent from FIG. 5, the OR gate OR2 is not essential for generating the output data signal Dout1.
＜受信回路ＲＸ１の動作＞
次に、図６を参照して、受信回路ＲＸ１の動作について説明する。図６は、第１の実施の形態に係る受信回路ＲＸ１の動作の一例を示すタイミングチャートである。図６の上から順に、送信回路ＴＸ１の入力データ信号Ｄｉｎ１、送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２、二次コイルＬ１２の受信信号ＶＲ、正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２、出力データ信号Ｄｏｕｔ１、パルス検出信号ＰＤ１が、示されている。
<Operation of Receiving Circuit RX1>
Next, the operation of the receiving circuit RX1 will be described with reference to FIG. FIG. 6 is a timing chart illustrating an example of the operation of the reception circuit RX1 according to the first embodiment. In order from the top of FIG. 6, the input data signal Din1 of the transmission circuit TX1, the output pulse signals P11 and P12 output from the transmission circuit TX1, the reception signal VR of the secondary coil L12, the positive pulse detection signal PPD1, and the negative pulse detection signal NPD1. The positive pulse detection signal PPD2, the negative pulse detection signal NPD2, the output data signal Dout1, and the pulse detection signal PD1 are shown.
４段目に示された二次コイルＬ１２の受信信号ＶＲでは、２段目に示された出力パルス信号Ｐ１１及び３段目に示された出力パルス信号Ｐ１２に応じて、グラフ上側に突出した正パルスもしくはグラフ下側に突出した負パルスが発生する。具体的には、出力パルス信号Ｐ１１のフォールエッジ及び出力パルス信号Ｐ１２のライズエッジでは、正パルスが発生する。一方、出力パルス信号Ｐ１１のライズエッジ及び出力パルス信号Ｐ１２のフォールエッジでは、負パルスが発生する。 In the reception signal VR of the secondary coil L12 shown in the fourth stage, a positive signal protruding upward in the graph according to the output pulse signal P11 shown in the second stage and the output pulse signal P12 shown in the third stage. A pulse or a negative pulse protruding below the graph is generated. Specifically, a positive pulse is generated at the fall edge of the output pulse signal P11 and the rise edge of the output pulse signal P12. On the other hand, negative pulses are generated at the rising edge of the output pulse signal P11 and the fall edge of the output pulse signal P12.
５段目に示された正パルス検出信号ＰＰＤ１は、受信信号ＶＲの正パルス発生タイミングにおいて出力される。
６段目に示された負パルス検出信号ＮＰＤ１は、受信信号ＶＲの負パルス発生タイミングにおいて出力される。
The positive pulse detection signal PPD1 shown in the fifth stage is output at the positive pulse generation timing of the reception signal VR.
The negative pulse detection signal NPD1 shown in the sixth stage is output at the negative pulse generation timing of the reception signal VR.
７段目に示された正パルス検出信号ＰＰＤ２は、パルス拡幅回路ＰＷＣ１において正パルス検出信号ＰＰＤ１のフォールエッジを遅延させることにより拡幅された信号である。
８段目に示された負パルス検出信号ＮＰＤ２は、パルス拡幅回路ＰＷＣ２において負パルス検出信号ＮＰＤ１のフォールエッジを遅延させることにより拡幅された信号である。
最下段に示されたパルス検出信号ＰＤ１は、出力パルス信号Ｐ１１もしくは出力パルス信号Ｐ１２のどちらかが出力される毎に出力される信号である。上述の通り、正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２から生成される。
The positive pulse detection signal PPD2 shown in the seventh stage is a signal widened by delaying the fall edge of the positive pulse detection signal PPD1 in the pulse widening circuit PWC1.
The negative pulse detection signal NPD2 shown in the eighth stage is a signal widened by delaying the fall edge of the negative pulse detection signal NPD1 in the pulse widening circuit PWC2.
The pulse detection signal PD1 shown at the bottom is a signal that is output every time either the output pulse signal P11 or the output pulse signal P12 is output. As described above, it is generated from the positive pulse detection signal PPD2 and the negative pulse detection signal NPD2.
次に、時系列に説明する。
時刻ｔ１では、出力パルス信号Ｐ１１がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ１では、正パルス検出信号ＰＰＤ１、ＰＰＤ２がＬレベルからＨレベルへ切り換わる。正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わった結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力される。
Next, a description will be given in time series.
At time t1, since the output pulse signal P11 is switched from the H level to the L level, a positive pulse is generated in the reception signal VR. Therefore, at time t1, the positive pulse detection signals PPD1 and PPD2 are switched from the L level to the H level. As a result of switching of the positive pulse detection signal PPD2 from the L level to the H level, the H level is output as the output data signal Dout1.
時刻ｔ２では、出力パルス信号Ｐ１１がＬレベルからＨレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ２では、負パルス検出信号ＮＰＤ１、ＮＰＤ２がＬレベルからＨレベルへ切り換わる。すなわち、時刻ｔ２では、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わるが、正パルス検出信号ＰＰＤ２がＨレベルのままである。そのため、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力されず、Ｈレベルが維持される。つまり、正パルス検出信号ＰＰＤ２がＨレベルの状態で、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ遷移しても、出力データ信号Ｄｏｕｔ１は変化しない。 At time t2, since the output pulse signal P11 is switched from the L level to the H level, a negative pulse is generated in the reception signal VR. Therefore, at time t2, the negative pulse detection signals NPD1 and NPD2 are switched from the L level to the H level. That is, at time t2, the negative pulse detection signal NPD2 switches from the L level to the H level, but the positive pulse detection signal PPD2 remains at the H level. Therefore, the L level is not output as the output data signal Dout1, and the H level is maintained. That is, even when the positive pulse detection signal PPD2 is at the H level and the negative pulse detection signal NPD2 transitions from the L level to the H level, the output data signal Dout1 does not change.
時刻ｔ３では、出力パルス信号Ｐ１２がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ３では、負パルス検出信号ＮＰＤ１、ＮＰＤ２がＬレベルからＨレベルへ切り換わる。負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わった結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力される。 At time t3, the output pulse signal P12 switches from the H level to the L level, and thus a negative pulse is generated in the reception signal VR. Therefore, at time t3, the negative pulse detection signals NPD1 and NPD2 are switched from the L level to the H level. As a result of switching the negative pulse detection signal NPD2 from the L level to the H level, the L level is output as the output data signal Dout1.
時刻ｔ４では、出力パルス信号Ｐ１２がＬレベルからＨレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ４では、正パルス検出信号ＰＰＤ１、ＰＰＤ２がＬレベルからＨレベルへ切り換わる。すなわち、時刻ｔ４では、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わるが、負パルス検出信号ＮＰＤ２がＨレベルのままである。そのため、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力されず、Ｌレベルが維持される。つまり、負パルス検出信号ＮＰＤ２がＨレベルの状態で、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ遷移しても、出力データ信号Ｄｏｕｔ１は変化しない。 At time t4, the output pulse signal P12 switches from the L level to the H level, so that a positive pulse is generated in the reception signal VR. Therefore, at time t4, the positive pulse detection signals PPD1 and PPD2 are switched from the L level to the H level. That is, at time t4, the positive pulse detection signal PPD2 switches from the L level to the H level, but the negative pulse detection signal NPD2 remains at the H level. Therefore, the H level is not output as the output data signal Dout1, and the L level is maintained. That is, even when the negative pulse detection signal NPD2 is at the H level and the positive pulse detection signal PPD2 transits from the L level to the H level, the output data signal Dout1 does not change.
＜比較例に係る送信回路ＴＸ１０の回路構成＞
次に、図７を参照して、第１の実施の形態の比較例に係る送信回路ＴＸ１０について説明する。図７は、第１の実施の形態の比較例に係る送信回路ＴＸ１０の具体的な回路構成の一例を示す回路図である。図７に示すように、送信回路ＴＸ１０は、図３に示した本第１の実施の形態に係る送信回路ＴＸ１と比べ、出力停止回路１０を備えていない。その他の構成は、図３に示した本第１の実施の形態に係る送信回路ＴＸ１と同様である。
<Circuit Configuration of Transmitter Circuit TX10 according to Comparative Example>
Next, a transmission circuit TX10 according to a comparative example of the first embodiment will be described with reference to FIG. FIG. 7 is a circuit diagram illustrating an example of a specific circuit configuration of the transmission circuit TX10 according to the comparative example of the first embodiment. As shown in FIG. 7, the transmission circuit TX10 does not include the
＜比較例に係る送信回路ＴＸ１０における故障発生のメカニズム＞
次に、図８を参照し、比較例に係る送信回路ＴＸ１０において、ＨＢＭ試験時の故障が発生するメカニズムについて説明する。図８は、比較例に係る送信回路ＴＸ１０において、ＨＢＭ試験時の故障が発生するメカニズムについて説明するためのタイミングチャートである。図８の上から順に、電源電圧ＶＤＤ１、入力データ信号Ｄｉｎ１、パルス信号Ｐ１０、出力パルス信号Ｐ１、出力パルス信号Ｐ２が、示されている。
<Mechanism of occurrence of failure in transmission circuit TX10 according to comparative example>
Next, with reference to FIG. 8, a description will be given of a mechanism that causes a failure during the HBM test in the transmission circuit TX10 according to the comparative example. FIG. 8 is a timing chart for explaining a mechanism in which a failure occurs during the HBM test in the transmission circuit TX10 according to the comparative example. The power supply voltage VDD1, the input data signal Din1, the pulse signal P10, the output pulse signal P1, and the output pulse signal P2 are shown in order from the top of FIG.
最上段に示すように、サージ電流印加によって、電源電圧ＶＤＤ１が規定電圧を超えて上昇し続ける。図８に示した例では、電源電圧ＶＤＤ１が上限電圧を超えないようにリミッタ（不図示）が設けられている。そのため、サージ電流印加後、しばらくの間、電源電圧ＶＤＤ１が上限電圧で一定となる。
２段目に示したように、入力データ信号Ｄｉｎ１は、Ｌレベルのままである。
As shown in the uppermost stage, the power supply voltage VDD1 continues to rise beyond the specified voltage by applying the surge current. In the example shown in FIG. 8, a limiter (not shown) is provided so that the power supply voltage VDD1 does not exceed the upper limit voltage. Therefore, the power supply voltage VDD1 becomes constant at the upper limit voltage for a while after applying the surge current.
As shown in the second stage, the input data signal Din1 remains at the L level.
３段目に示したように、電源電圧ＶＤＤ１の上昇に伴い、パルス生成回路ＰＧＣから出力されるパルス信号Ｐ１０に誤パルスが発生し得る。図８の例では、２回の誤パルスが発生している。電源電圧ＶＤＤ１の起動時と同様に、パルス生成回路ＰＧＣにおける遅延回路ＤＣ１、ＤＣ２の出力信号や内部ノードの信号レベルが不定状態になり得ることが、誤パルス発生の原因である。なお、図８に示した誤パルスは、あくまでも一例であり、１回の誤パルスにより故障が発生することもあり得る。 As shown in the third stage, an erroneous pulse may occur in the pulse signal P10 output from the pulse generation circuit PGC as the power supply voltage VDD1 increases. In the example of FIG. 8, two erroneous pulses have occurred. As in the case of starting the power supply voltage VDD1, the output signal of the delay circuits DC1 and DC2 and the signal level of the internal node in the pulse generation circuit PGC can be in an indefinite state, which is a cause of the generation of an erroneous pulse. Note that the erroneous pulse shown in FIG. 8 is merely an example, and a failure may occur due to one erroneous pulse.
この結果、５段目に示した出力パルス信号Ｐ２に誤パルスが発生する。一方、４段目に示した出力パルス信号Ｐ１には誤パルスは発生しない。すなわち、出力パルス信号Ｐ１、Ｐ２の間に電位差が生じ、一次コイルＬ１１に大電流が流れる。この結果、出力ドライバＯＤ１、ＯＤ２の破壊や一次コイルＬ１１の断線などの故障が発生し得る。 As a result, an erroneous pulse is generated in the output pulse signal P2 shown in the fifth stage. On the other hand, no erroneous pulse is generated in the output pulse signal P1 shown in the fourth stage. That is, a potential difference is generated between the output pulse signals P1 and P2, and a large current flows through the primary coil L11. As a result, failures such as destruction of the output drivers OD1 and OD2 and disconnection of the primary coil L11 may occur.
＜送信回路ＴＸ１における故障抑制のメカニズム＞
次に、図９を参照し、図３に示した本実施の形態に係る送信回路ＴＸ１において、ＨＢＭ試験時の故障を抑制するメカニズムについて説明する。図９は、送信回路ＴＸ１において、ＨＢＭ試験時の故障を抑制するメカニズムについて説明するためのタイミングチャートである。
<Mechanism of failure suppression in transmission circuit TX1>
Next, with reference to FIG. 9, a mechanism for suppressing a failure during the HBM test in the transmission circuit TX1 according to the present embodiment shown in FIG. 3 will be described. FIG. 9 is a timing chart for explaining a mechanism for suppressing a failure during the HBM test in the transmission circuit TX1.
図９の上から順に、電源電圧ＶＤＤ１、入力データ信号Ｄｉｎ１、パルス信号Ｐ１０、停止信号ＳＴＰ、出力パルス信号Ｐ１１、Ｐ１２が、示されている。最上段に示した電源電圧ＶＤＤ１、２段目に示した入力データ信号Ｄｉｎ１、３段目に示したパルス信号Ｐ１０は、図８と同一である。 The power supply voltage VDD1, the input data signal Din1, the pulse signal P10, the stop signal STP, and the output pulse signals P11 and P12 are shown in order from the top of FIG. The power supply voltage VDD shown in the uppermost stage, the input data signal Din1 shown in the first and second stages, and the pulse signal P10 shown in the third stage are the same as those in FIG.
図３に示したように、本実施の形態に係る送信回路ＴＸ１は、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１、Ｐ１２の出力を停止する出力停止回路１０を備えている。出力停止回路１０から出力される停止信号ＳＴＰは、出力ドライバＯＤ１、ＯＤ２のＡＮＤゲートＡＮ１、ＡＮ２に入力されている。そのため、停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２はいずれもＨレベルに維持される。換言すると、停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力が停止される。
As shown in FIG. 3, the transmission circuit TX1 according to the present embodiment includes an
図９の４段目に示したように、停止信号ＳＴＰは、電源電圧ＶＤＤ１の起動時と同様に、ＨＢＭ試験による電源電圧ＶＤＤ１の上昇開始から所定の期間、Ｌレベルとなる。
従って、５段目に示したように、出力パルス信号Ｐ１１、Ｐ１２は同一波形となり、いずれにも誤パルスは発生しない。すなわち、出力パルス信号Ｐ１１、Ｐ１２は同電位となり、一次コイルＬ１１には電流が流れない。この結果、出力ドライバＯＤ１、ＯＤ２の破壊や一次コイルＬ１１の断線などの故障を抑制することができる。
As shown in the fourth stage of FIG. 9, the stop signal STP is at the L level for a predetermined period from the start of the increase of the power supply voltage VDD1 by the HBM test, similarly to the start of the power supply voltage VDD1.
Accordingly, as shown in the fifth stage, the output pulse signals P11 and P12 have the same waveform, and no erroneous pulse occurs in either. That is, the output pulse signals P11 and P12 have the same potential, and no current flows through the primary coil L11. As a result, failures such as destruction of the output drivers OD1 and OD2 and disconnection of the primary coil L11 can be suppressed.
以上説明したように、第１の実施の形態に係る送信回路ＴＸ１は、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路１０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、第１の実施の形態に係る送信回路ＴＸ１では、静電破壊試験時にも出力停止回路１０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
As described above, the transmission circuit TX1 according to the first embodiment includes the
＜出力停止回路１０の具体的な回路構成＞
次に、図１０を参照して、第１の実施の形態に係る出力停止回路１０の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図１０は、第１の実施の形態に係る出力停止回路１０の具体的な回路構成の一例を示す回路図である。図１０に示すように、出力停止回路１０は、抵抗素子Ｒ１、容量素子Ｃ１、インバータＩＮ２１を備えている。
<Specific Circuit Configuration of
Next, a specific circuit configuration of the
インバータＩＮ２１の入力Ｎ１が、容量素子Ｃ１を介して電源に接続されている。また、インバータＩＮ２１の入力Ｎ１は、抵抗素子Ｒ１を介して接地（グランドに接続）されている。すなわち、インバータＩＮ２１の入力Ｎ１は、容量素子Ｃ１と抵抗素子Ｒ１との接続ノードである。そして、インバータＩＮ２１から停止信号ＳＴＰが出力される。 An input N1 of the inverter IN21 is connected to the power supply via the capacitive element C1. The input N1 of the inverter IN21 is grounded (connected to the ground) via the resistance element R1. That is, the input N1 of the inverter IN21 is a connection node between the capacitive element C1 and the resistive element R1. Then, a stop signal STP is output from the inverter IN21.
なお、容量素子Ｃ１を接地し、抵抗素子Ｒ１を電源に接続することによっても、停止信号ＳＴＰを生成することができる。この場合、インバータＩＮ２１の出力にもう１個インバータを追加すればよい。 Note that the stop signal STP can also be generated by grounding the capacitive element C1 and connecting the resistive element R1 to a power source. In this case, another inverter may be added to the output of the inverter IN21.
＜出力停止回路１０の動作＞
次に、図１１を参照し、第１の実施の形態に係る出力停止回路１０の電源電圧起動時の動作を説明する。図１１は、第１の実施の形態に係る出力停止回路１０の電源電圧起動時の動作を説明するためのタイミングチャートである。図１１の上から順に、電源電圧ＶＤＤ１、インバータＩＮ２１の入力Ｎ１の電圧、停止信号ＳＴＰが、示されている。
<Operation of
Next, with reference to FIG. 11, the operation at the time of starting the power supply voltage of the
最上段に示すように、起動に伴い、電源電圧ＶＤＤ１が接地電圧ＧＮＤから規定電圧ＶＤＤまで上昇すると、２段目に示すように、容量素子Ｃ１を介して電源に接続されたインバータＩＮ２１の入力Ｎ１の電圧も規定電圧ＶＤＤまで追従して上昇する。従って、３段目に示すように、電源電圧ＶＤＤ１の起動時に、インバータＩＮ２１の出力である停止信号ＳＴＰは、Ｌレベルとなる。 As shown in the uppermost stage, when the power supply voltage VDD1 rises from the ground voltage GND to the specified voltage VDD with the start-up, as shown in the second stage, the input N1 of the inverter IN21 connected to the power supply via the capacitive element C1. The voltage also rises following the specified voltage VDD. Therefore, as shown in the third stage, when the power supply voltage VDD1 is started, the stop signal STP that is the output of the inverter IN21 becomes L level.
２段目に示すように、インバータＩＮ２１の入力Ｎ１の電圧は、抵抗素子Ｒ１を介した放電により、徐々に低下する。インバータＩＮ２１の入力Ｎ１の電圧が、インバータＩＮ２１の論理閾値電圧Ｖｔｈに達すると、インバータＩＮ２１の出力がＬレベルからＨレベルへ遷移する。これに伴い、３段目に示すように、停止信号ＳＴＰは、ＬレベルからＨレベルへ遷移する。停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力は停止される。
停止期間は、抵抗素子Ｒ１と容量素子Ｃ１との時定数により決定される。
As shown in the second stage, the voltage at the input N1 of the inverter IN21 gradually decreases due to the discharge through the resistance element R1. When the voltage at the input N1 of the inverter IN21 reaches the logic threshold voltage Vth of the inverter IN21, the output of the inverter IN21 transitions from L level to H level. Accordingly, as shown in the third stage, the stop signal STP transitions from the L level to the H level. While the stop signal STP is at the L level, the output of the output pulse signals P11 and P12 is stopped.
The stop period is determined by the time constant of the resistance element R1 and the capacitance element C1.
＜送信回路ＴＸ１の変形例＞
図１２、図１３は、第１の実施の形態に係る送信回路ＴＸ１の変形例を示す回路図である。
図３に示した送信回路ＴＸ１では、出力ドライバＯＤ１、ＯＤ２を構成するＡＮＤゲートＡＮ１、ＡＮ２に停止信号ＳＴＰが入力されている。
これに対し、図１２に示した送信回路ＴＸ１では、出力ドライバＯＤ１、ＯＤ２を構成するインバータＩＮ１、ＩＮ２の前段にＡＮＤゲートＡＮ２１、ＡＮ２２を設け、停止信号ＳＴＰを入力している。
また、図１３に示した送信回路ＴＸ１では、ライズエッジ検出回路ＲＥＤ１、ＲＥＤ２を構成するＡＮＤゲートＡＮ１１、ＡＮ１２に停止信号ＳＴＰを入力している。
<Modification of Transmitter Circuit TX1>
12 and 13 are circuit diagrams illustrating modifications of the transmission circuit TX1 according to the first embodiment.
In the transmission circuit TX1 shown in FIG. 3, the stop signal STP is input to the AND gates AN1 and AN2 constituting the output drivers OD1 and OD2.
On the other hand, in the transmission circuit TX1 shown in FIG. 12, AND gates AN21 and AN22 are provided in front of the inverters IN1 and IN2 constituting the output drivers OD1 and OD2, and the stop signal STP is input.
In the transmission circuit TX1 shown in FIG. 13, the stop signal STP is input to the AND gates AN11 and AN12 that constitute the rise edge detection circuits RED1 and RED2.
図１２、図１３に示した回路構成であっても、図３の回路構成と同様に、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止することができる。
なお、図１３に示した回路構成では、パルス生成回路ＰＧＣから出力されるパルス信号Ｐ１０における誤パルスの発生自体が抑制される。
Even in the circuit configurations shown in FIGS. 12 and 13, like the circuit configuration in FIG. 3, the output of the output pulse signal P11 and the output pulse signal P12 may be stopped for a predetermined period from the activation of the power supply voltage VDD1. it can.
In the circuit configuration shown in FIG. 13, the generation of erroneous pulses in the pulse signal P10 output from the pulse generation circuit PGC is suppressed.
＜パルス生成回路ＰＧＣの変形例＞
図１４は、第１の実施の形態に係るパルス生成回路ＰＧＣの変形例を示す回路図である。図１４に示したパルス生成回路ＰＧＣでは、遅延回路ＤＣ１、ＤＣ２の出力が、それぞれ容量素子Ｃ１１、Ｃ２１を介して電源に接続されている。また、インバータＩＮ１１、ＩＮ１２の出力が、それぞれ容量素子Ｃ１２、Ｃ２２を介して接地されている。
<Modification of Pulse Generation Circuit PGC>
FIG. 14 is a circuit diagram showing a modification of the pulse generation circuit PGC according to the first embodiment. In the pulse generation circuit PGC shown in FIG. 14, the outputs of the delay circuits DC1 and DC2 are connected to the power supply via the capacitive elements C11 and C21, respectively. Further, the outputs of the inverters IN11 and IN12 are grounded via the capacitive elements C12 and C22, respectively.
起動時に入力データ信号Ｄｉｎ１がＬレベルの場合、ＡＮＤゲートＡＮ１１の出力はＬレベルとなる。
この場合、ＡＮＤゲートＡＮ１２の一方の入力は、反転データ信号ＤＢであるためＨレベルとなる。しかしながら、遅延回路ＤＣ２の出力が容量素子Ｃ２１を介して電源に接続され、インバータＩＮ１２の出力が容量素子Ｃ２２を介して接地されている。そのため、ＡＮＤゲートＡＮ１２の他方の入力であるインバータＩＮ１２の出力は安定してＬレベルとなる。従って、ＡＮＤゲートＡＮ１２の出力もＬレベルとなる。
When the input data signal Din1 is at L level at the time of activation, the output of the AND gate AN11 becomes L level.
In this case, one input of the AND gate AN12 is at the H level because it is the inverted data signal DB. However, the output of the delay circuit DC2 is connected to the power supply via the capacitive element C21, and the output of the inverter IN12 is grounded via the capacitive element C22. Therefore, the output of the inverter IN12 which is the other input of the AND gate AN12 is stably at the L level. Accordingly, the output of the AND gate AN12 is also at the L level.
起動時に入力データ信号Ｄｉｎ１がＨレベルの場合、ＡＮＤゲートＡＮ１１の一方の入力はＨレベルとなる。しかしながら、遅延回路ＤＣ１の出力が容量素子Ｃ１１を介して電源に接続され、インバータＩＮ１１の出力が容量素子Ｃ１２を介して接地されている。そのため、ＡＮＤゲートＡＮ１１の他方の入力であるインバータＩＮ１１の出力は安定してＬレベルとなる。従って、ＡＮＤゲートＡＮ１１の出力はＬレベルとなる。
この場合、ＡＮＤゲートＡＮ１２の一方の入力は反転データ信号ＤＢであるためＬレベルとなり、ＡＮＤゲートＡＮ１２の出力もＬレベルとなる。
When the input data signal Din1 is at H level at the time of activation, one input of the AND gate AN11 becomes H level. However, the output of the delay circuit DC1 is connected to the power supply via the capacitive element C11, and the output of the inverter IN11 is grounded via the capacitive element C12. Therefore, the output of the inverter IN11 which is the other input of the AND gate AN11 is stably at the L level. Therefore, the output of the AND gate AN11 becomes L level.
In this case, since one input of the AND gate AN12 is the inverted data signal DB, it becomes L level, and the output of the AND gate AN12 also becomes L level.
このように、図１４に示したパルス生成回路ＰＧＣでは、パルス信号Ｐ１０における誤パルスの発生自体を抑制することができる。従って、このようなパルス生成回路ＰＧＣを出力停止回路１０とともに用いることにより、静電破壊試験時に発生する誤パルスに起因する故障をより効果的に抑制することができる。
なお、遅延回路ＤＣ１、ＤＣ２が複数のインバータから構成されている場合、容量素子を介して各インバータの出力を交互に電源もしくはグランドに接続することが好ましい。
As described above, the pulse generation circuit PGC shown in FIG. 14 can suppress the occurrence of erroneous pulses in the pulse signal P10. Therefore, by using such a pulse generation circuit PGC together with the
When the delay circuits DC1 and DC2 are composed of a plurality of inverters, it is preferable that the outputs of the inverters are alternately connected to the power supply or the ground via the capacitive elements.
（第２の実施の形態）
＜出力停止回路２０の構成＞
次に、図１５を参照して、第２の実施の形態に係る送信回路ＴＸ１について説明する。図１５は、第２の実施の形態に係る出力停止回路２０の具体的な回路構成の一例を示す回路図である。図１５に示すように、出力停止回路２０は、ＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１、容量素子Ｃ１、Ｃ２、インバータＩＮ２１を備えている。出力停止回路２０以外の送信回路ＴＸ１の構成は、第１の実施の形態に係る送信回路ＴＸ１と同様である。
(Second Embodiment)
<Configuration of
Next, a transmission circuit TX1 according to the second embodiment will be described with reference to FIG. FIG. 15 is a circuit diagram showing an example of a specific circuit configuration of the
出力停止回路２０では、図１０に示した出力停止回路１０における抵抗素子Ｒ１に代えてＮＭＯＳトランジスタＮＭ１のオフ抵抗を用いている。ソースが接地されたＮＭＯＳトランジスタＮＭ１のドレインは容量素子Ｃ１を介して電源に接続されている。このＮＭＯＳトランジスタＮＭ１のドレインが、インバータＩＮ２１の入力Ｎ１に接続されている。
The
一方、ソースが電源に接続されたＰＭＯＳトランジスタＰＭ１のドレインは容量素子Ｃ２を介して接地されている。すなわち、ＰＭＯＳトランジスタＰＭ１と容量素子Ｃ２との接続関係は、ＮＭＯＳトランジスタＮＭ１と容量素子Ｃ１との接続関係の極性を反転させたものである。ＮＭＯＳトランジスタＮＭ１のゲートＮ２が、ＰＭＯＳトランジスタＰＭ１のドレインに接続されている。また、ＰＭＯＳトランジスタＰＭ１のゲートが、ＮＭＯＳトランジスタＮＭ１のドレイン（すなわちインバータＩＮ２１の入力Ｎ１）に接続されている。
そして、インバータＩＮ２１から停止信号ＳＴＰが出力される。
On the other hand, the drain of the PMOS transistor PM1 whose source is connected to the power supply is grounded via the capacitive element C2. That is, the connection relationship between the PMOS transistor PM1 and the capacitive element C2 is obtained by inverting the polarity of the connection relationship between the NMOS transistor NM1 and the capacitive element C1. The gate N2 of the NMOS transistor NM1 is connected to the drain of the PMOS transistor PM1. The gate of the PMOS transistor PM1 is connected to the drain of the NMOS transistor NM1 (that is, the input N1 of the inverter IN21).
Then, a stop signal STP is output from the inverter IN21.
＜出力停止回路２０の動作＞
次に、図１６を参照し、第２の実施の形態に係る出力停止回路２０の電源電圧起動時の動作を説明する。図１６は、第２の実施の形態に係る出力停止回路２０の電源電圧起動時の動作を説明するためのタイミングチャートである。図１６の上から順に、電源電圧ＶＤＤ１、インバータＩＮ２１の入力（すなわちＰＭＯＳトランジスタＰＭ１のゲート）Ｎ１及びＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧、停止信号ＳＴＰが、示されている。
<Operation of
Next, with reference to FIG. 16, the operation at the time of starting the power supply voltage of the
最上段に示すように、電源電圧ＶＤＤ１の起動に伴い、電源電圧ＶＤＤ１が接地電圧ＧＮＤから規定電圧ＶＤＤまで上昇すると、２段目に実線で示すように、容量素子Ｃ１を介して電源に接続されたインバータＩＮ２１の入力Ｎ１の電圧も規定電圧ＶＤＤまで追従して上昇する。従って、３段目に示すように、電源電圧ＶＤＤ１の起動時に、インバータＩＮ２１の出力である停止信号ＳＴＰは、Ｌレベルとなる。 As shown in the uppermost stage, when the power supply voltage VDD1 rises from the ground voltage GND to the specified voltage VDD as the power supply voltage VDD1 starts, the power supply voltage VDD1 is connected to the power supply via the capacitive element C1 as shown by the solid line in the second stage. The voltage at the input N1 of the inverter IN21 also rises following the specified voltage VDD. Therefore, as shown in the third stage, when the power supply voltage VDD1 is started, the stop signal STP that is the output of the inverter IN21 becomes L level.
電源電圧ＶＤＤ１の起動時、インバータＩＮ２１の入力（すなわちＰＭＯＳトランジスタＰＭ１のゲート）Ｎ１の電圧はＨレベルであるため、ＰＭＯＳトランジスタＰＭ１はオフ状態である。また、ＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧はＬレベルであるため、ＮＭＯＳトランジスタＮＭ１もオフ状態である。 When the power supply voltage VDD1 is activated, the voltage at the input of the inverter IN21 (that is, the gate of the PMOS transistor PM1) N1 is at the H level, so the PMOS transistor PM1 is in the off state. Further, since the voltage at the gate N2 of the NMOS transistor NM1 is at the L level, the NMOS transistor NM1 is also in the off state.
２段目に実線で示すように、インバータＩＮ２１の入力Ｎ１の電圧は、ＮＭＯＳトランジスタＮＭ１のオフリーク電流により、徐々に低下する。一方、２段目に一点鎖線で示すように、ＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧は、ＰＭＯＳトランジスタＰＭ１のオフリーク電流により、徐々に上昇する。 As indicated by the solid line in the second stage, the voltage at the input N1 of the inverter IN21 gradually decreases due to the off-leakage current of the NMOS transistor NM1. On the other hand, as indicated by the one-dot chain line in the second stage, the voltage of the gate N2 of the NMOS transistor NM1 gradually increases due to the off-leakage current of the PMOS transistor PM1.
インバータＩＮ２１の入力（すなわちＰＭＯＳトランジスタＰＭ１のゲート）Ｎ１もしくはＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧が閾値電圧に達すると、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１がオン状態となる。そして、インバータＩＮ２１の入力Ｎ１の電圧はＬレベルに、ＮＭＯＳトランジスタＮＭ１のゲートＮ２の電圧はＨレベルにラッチされる。
これに伴い、３段目に示すように、停止信号ＳＴＰは、ＬレベルからＨレベルへ遷移する。停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力は停止される。
When the voltage at the input of the inverter IN21 (that is, the gate of the PMOS transistor PM1) N1 or the gate N2 of the NMOS transistor NM1 reaches the threshold voltage, the NMOS transistor NM1 and the PMOS transistor PM1 are turned on. The voltage at the input N1 of the inverter IN21 is latched at L level, and the voltage at the gate N2 of the NMOS transistor NM1 is latched at H level.
Accordingly, as shown in the third stage, the stop signal STP transitions from the L level to the H level. While the stop signal STP is at the L level, the output of the output pulse signals P11 and P12 is stopped.
第２の実施の形態に係る送信回路ＴＸ１は、第１の実施の形態に係る送信回路ＴＸ１と同様に、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路２０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、静電破壊試験時にも出力停止回路２０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
Similar to the transmission circuit TX1 according to the first embodiment, the transmission circuit TX1 according to the second embodiment outputs the output pulse signal P11 and the output pulse signal P12 for a predetermined period from the start of the power supply voltage VDD1. An
ところで、第１の実施の形態に係る出力停止回路１０では、停止期間が抵抗素子Ｒ１と容量素子Ｃ１との時定数により決定される。そのため、数μｓの停止期間を確保するには、大きいサイズの抵抗素子Ｒ１及び容量素子Ｃ１が必要となり、チップ面積が増大してしまう。
By the way, in the
これに対し、第２の実施の形態に係る出力停止回路２０では、抵抗素子Ｒ１に代えてＮＭＯＳトランジスタＮＭ１のオフ抵抗を用いている。そのため、小さいＮＭＯＳトランジスタＮＭ１で抵抗値を大きくすることができ、容量素子Ｃ１のサイズも小さくすることができる。ＰＭＯＳトランジスタＰＭ１、容量素子Ｃ２についても同様に、サイズを小さくすることができる。従って、第１の実施の形態に係る出力停止回路１０に比べ、素子数は増加するものの、全体としてチップ面積を削減することができる。
On the other hand, in the
さらに、第２の実施の形態に係る出力停止回路２０では、出力停止解除後、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１のオン抵抗により、停止信号ＳＴＰをＨレベルに保持することができる。従って、通常動作時におけるノイズ耐性が向上する。
Further, in the
（第３の実施の形態）
＜出力停止回路３０の構成＞
次に、図１７を参照して、第３の実施の形態に係る送信回路ＴＸ１について説明する。図１７は、第３の実施の形態に係る出力停止回路３０の具体的な回路構成の一例を示す回路図である。図１７に示すように、出力停止回路３０は、ＮＡＮＤゲートＮＤ、容量素子Ｃ１、Ｃ２、インバータＩＮ２１、ＩＮ２２、カウンタＣＴＲ１を備えている。出力停止回路３０以外の送信回路ＴＸ１の構成は、第１の実施の形態に係る送信回路ＴＸ１と同様である。
(Third embodiment)
<Configuration of
Next, a transmission circuit TX1 according to a third embodiment will be described with reference to FIG. FIG. 17 is a circuit diagram showing an example of a specific circuit configuration of the
インバータＩＮ２２の入力Ｎ２が、容量素子Ｃ２を介して接地されている。インバータＩＮ２２の出力が、容量素子Ｃ１を介して電源に接続されている。このインバータＩＮ２２の出力が、インバータＩＮ２１の入力Ｎ１に接続されている。 An input N2 of the inverter IN22 is grounded via the capacitive element C2. The output of the inverter IN22 is connected to the power supply via the capacitive element C1. The output of the inverter IN22 is connected to the input N1 of the inverter IN21.
また、インバータＩＮ２２の出力（すなわちインバータＩＮ２１の入力Ｎ１）は、ＮＡＮＤゲートＮＤに入力されている。ＮＡＮＤゲートＮＤの出力は、インバータＩＮ２２の入力Ｎ２に接続されている。すなわち、インバータＩＮ２２とＮＡＮＤゲートＮＤとにより、ラッチ回路が構成されている。
換言すると、ラッチ回路の記憶ノードＮ１が容量素子Ｃ１を介して電源に接続され、記憶ノードＮ２が容量素子Ｃ２を介して接地されている。ラッチ回路の記憶ノードＮ１、Ｎ２には、互いに反転された電圧が保持される。
ＮＡＮＤゲートＮＤには、カウンタＣＴＲ１から出力される定期要求信号ＲＴ１２の反転信号が入力される。
そして、インバータＩＮ２１から停止信号ＳＴＰが出力される。
The output of the inverter IN22 (that is, the input N1 of the inverter IN21) is input to the NAND gate ND. The output of the NAND gate ND is connected to the input N2 of the inverter IN22. That is, the inverter IN22 and the NAND gate ND constitute a latch circuit.
In other words, the storage node N1 of the latch circuit is connected to the power supply via the capacitive element C1, and the storage node N2 is grounded via the capacitive element C2. Inverted voltages are held in the storage nodes N1 and N2 of the latch circuit.
An inverted signal of the periodic request signal RT12 output from the counter CTR1 is input to the NAND gate ND.
Then, a stop signal STP is output from the inverter IN21.
なお、定期要求信号ＲＴ１２は、例えば電源電圧ＶＤＤ１の起動後、定期的に出力されるＨアクティブのパルス信号である。しかし、カウンタＣＴＲ１から出力される信号は、電源電圧ＶＤＤ１の起動から所定時間経過後に、１回のみ出力されるＨアクティブのパルス信号や、ＬレベルからＨレベルへ遷移してＨレベルを維持するイネーブル信号でもよい。また、このイネーブル信号の論理は、停止信号ＳＴＰと同じであるが、例えば温度変化などによって意図せずにＬレベルに変化することもあり得る。詳細には後述するように、このような場合にも、停止信号ＳＴＰの値は、ラッチ回路により安定してＨレベルに保持される。 The periodic request signal RT12 is an H active pulse signal that is periodically output after the power supply voltage VDD1 is activated, for example. However, the signal output from the counter CTR1 is an H active pulse signal that is output only once after a predetermined time has elapsed from the activation of the power supply voltage VDD1, or an enable that transitions from the L level to the H level and maintains the H level. It may be a signal. The logic of the enable signal is the same as that of the stop signal STP, but it may change to the L level unintentionally due to, for example, a temperature change. As will be described in detail later, even in such a case, the value of the stop signal STP is stably held at the H level by the latch circuit.
＜出力停止回路３０の動作＞
次に、図１８を参照し、第３の実施の形態に係る出力停止回路３０の電源電圧起動時の動作を説明する。図１８は、第３の実施の形態に係る出力停止回路３０の電源電圧起動時の動作を説明するためのタイミングチャートである。図１８の上から順に、電源電圧ＶＤＤ１、記憶ノードＮ１、Ｎ２の電圧、定期要求信号ＲＴ１２、停止信号ＳＴＰが、示されている。
<Operation of
Next, with reference to FIG. 18, the operation at the time of starting the power supply voltage of the
最上段に示すように、起動に伴い、電源電圧ＶＤＤ１が接地電圧ＧＮＤから規定電圧ＶＤＤまで上昇すると、２段目に実線で示すように、容量素子Ｃ１を介して電源に接続された記憶ノードＮ１の電圧も規定電圧ＶＤＤまで追従して上昇する。従って、３段目に示すように、電源電圧ＶＤＤ１の起動時に、インバータＩＮ２１の出力である停止信号ＳＴＰは、Ｌレベルとなる。 As shown in the uppermost stage, when the power supply voltage VDD1 rises from the ground voltage GND to the specified voltage VDD with the start-up, the storage node N1 connected to the power supply via the capacitive element C1 as shown by the solid line in the second stage. The voltage also rises following the specified voltage VDD. Therefore, as shown in the third stage, when the power supply voltage VDD1 is started, the stop signal STP that is the output of the inverter IN21 becomes L level.
電源電圧ＶＤＤ１の起動後、２段目に実線で示すように、インバータＩＮ２２とＮＡＮＤゲートＮＤとから構成されるラッチ回路の記憶ノードＮ１の電圧は、Ｈレベルに保持される。一方、２段目に一点鎖線で示すように、ラッチ回路の記憶ノードＮ２の電圧は、Ｌレベルに保持される。 After the power supply voltage VDD1 is activated, as indicated by the solid line in the second stage, the voltage of the storage node N1 of the latch circuit formed of the inverter IN22 and the NAND gate ND is held at the H level. On the other hand, as indicated by the one-dot chain line in the second stage, the voltage of the storage node N2 of the latch circuit is held at the L level.
３段目に示すように、電源電圧ＶＤＤ１の起動から所定時間経過後、定期要求信号ＲＴ１２が一時的にＨレベルになると、記憶ノードＮ２の電圧がＨレベルに遷移する。そのため、記憶ノードＮ１の電圧はＬレベルに遷移する。そして、インバータＩＮ２２とＮＡＮＤゲートＮＤとにより、記憶ノードＮ１の電圧はＬレベルに、記憶ノードＮ２の電圧はＨレベルにラッチされる。この状態は、定期要求信号ＲＴ１２の信号レベルによらず維持される。 As shown in the third stage, when the periodic request signal RT12 temporarily becomes H level after a predetermined time has elapsed since the activation of the power supply voltage VDD1, the voltage of the storage node N2 transits to H level. Therefore, the voltage at storage node N1 transitions to the L level. Then, inverter IN22 and NAND gate ND latch the voltage at storage node N1 at the L level and the voltage at storage node N2 at the H level. This state is maintained regardless of the signal level of the periodic request signal RT12.
これに伴い、４段目に示すように、停止信号ＳＴＰは、ＬレベルからＨレベルへ遷移する。停止信号ＳＴＰがＬレベルの期間、出力パルス信号Ｐ１１、Ｐ１２の出力は停止されている。停止信号ＳＴＰがＨレベルに切り換わると、出力パルス信号Ｐ１１、Ｐ１２の出力の停止が解除される。
このように、インバータＩＮ２２とＮＡＮＤゲートＮＤとから構成されるラッチ回路は、電源電圧の起動を検知し、停止信号ＳＴＰをＬレベルに維持する。そして、ラッチ回路は、タイマであるカウンタＣＴＲ１から出力された定期要求信号ＲＴ１２に応じて、停止信号ＳＴＰをＨレベルに切り換える。
Accordingly, as shown in the fourth stage, the stop signal STP transits from the L level to the H level. While the stop signal STP is at the L level, the output of the output pulse signals P11 and P12 is stopped. When the stop signal STP switches to the H level, the stop of the output of the output pulse signals P11 and P12 is released.
As described above, the latch circuit including the inverter IN22 and the NAND gate ND detects the start of the power supply voltage and maintains the stop signal STP at the L level. The latch circuit switches the stop signal STP to the H level in response to the periodic request signal RT12 output from the counter CTR1 that is a timer.
第３の実施の形態に係る送信回路ＴＸ１は、第１の実施の形態に係る送信回路ＴＸ１と同様に、電源電圧ＶＤＤ１の起動から所定の期間、出力パルス信号Ｐ１１及び出力パルス信号Ｐ１２の出力を停止する出力停止回路３０を備えている。そのため、電源電圧ＶＤＤ１の起動に伴う誤パルスの出力を抑制することができる。静電破壊試験時の電源電圧ＶＤＤ１の上昇は、電源電圧ＶＤＤ１の起動と同様の物理現象である。従って、静電破壊試験時にも出力停止回路３０が作動し、電源電圧ＶＤＤ１の上昇に伴う誤パルスに起因する故障を抑制することができる。
Similar to the transmission circuit TX1 according to the first embodiment, the transmission circuit TX1 according to the third embodiment outputs outputs of the output pulse signal P11 and the output pulse signal P12 for a predetermined period from the activation of the power supply voltage VDD1. An
第３の実施の形態に係る出力停止回路３０では、タイマであるカウンタＣＴＲ１により停止期間を決定しているため、停止期間の変動を低減することができる。また、容量素子Ｃ１、Ｃ２が停止期間に寄与しないため、サイズを小さくすることができる。例えば、容量素子Ｃ１、Ｃ２としてトランジスタのゲート容量を用いることにより、さらにサイズを小さくすることができる。さらに、タイマは、新設せずに、既存のものを用いることができる。従って、全体としてチップ面積を削減することができる。
In the
また、出力停止解除後、インバータＩＮ２２とＮＡＮＤゲートＮＤとにより停止信号ＳＴＰがＨレベルにラッチされるため、通常動作時におけるノイズ耐性に優れている。 Further, since the stop signal STP is latched at the H level by the inverter IN22 and the NAND gate ND after the output stop is canceled, the noise resistance during the normal operation is excellent.
＜半導体装置システム２の構成＞
次に、図１９を参照して、第３の実施の形態に係る送信回路ＴＸ１を用いた半導体装置システム２について説明する。図１９は、第３の実施の形態に係る半導体装置システム２の構成を示すブロック図である。第３の実施の形態に係る半導体装置システム２は、２つの送信回路ＴＸ１、ＴＸ２、一次コイルＬ１１、Ｌ２１、二次コイルＬ１２、Ｌ２２、２つの受信回路ＲＸ１、ＲＸ２、２つの発振回路ＯＳＣ１、ＯＳＣ２、２つのカウンタＣＴＲ１、ＣＴＲ２、２つのタイマＴＭ１、ＴＭ２、２つの低電ロックアウト（ＵＶＬＯ：Under Voltage Lock Out）回路ＵＶＬＯ１、ＵＶＬＯ２、２つＡＮＤゲートＡ１、Ａ２、６つのＯＲゲートＯ１〜Ｏ６を備えている。
<Configuration of Semiconductor Device System 2>
Next, a semiconductor device system 2 using the transmission circuit TX1 according to the third embodiment will be described with reference to FIG. FIG. 19 is a block diagram showing a configuration of the semiconductor device system 2 according to the third embodiment. The semiconductor device system 2 according to the third embodiment includes two transmission circuits TX1 and TX2, primary coils L11 and L21, secondary coils L12 and L22, two reception circuits RX1 and RX2, and two oscillation circuits OSC1 and OSC2. Two counters CTR1, CTR2, two timers TM1, TM2, two undervoltage lockout (UVLO) circuits UVLO1, UVLO2, two AND gates A1, A2, and six OR gates O1-O6 I have.
ここで、送信回路ＴＸ１、ＴＸ２は、第１の実施の形態において図３を参照して説明した送信回路ＴＸ１と同様の構成を有している。ここで、送信回路ＴＸ１、ＴＸ２は、図１７に示した第３の実施の形態に係る出力停止回路３０を備えている。また、受信回路ＲＸ１、ＲＸ２は、第１の実施の形態において図５を参照して説明した受信回路ＲＸ１と同様の構成を有している。第３の実施の形態に係る半導体装置システム２は、パワートランジスタの制御システムに適用されたマイクロアイソレータの例である。
Here, the transmission circuits TX1 and TX2 have the same configuration as the transmission circuit TX1 described with reference to FIG. 3 in the first embodiment. Here, the transmission circuits TX1 and TX2 include the
まず、主要な構成及び信号の流れについて説明する。
マイコンＭＣＵから出力された制御信号ＣＮＴ１が、入力データ信号Ｄｉｎ１として、送信回路ＴＸ１に入力される。また、送信回路ＴＸ１には、ＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１、カウンタＣＴＲ１から出力される定期要求信号ＲＴ１２も入力される。
First, the main configuration and signal flow will be described.
The control signal CNT1 output from the microcomputer MCU is input to the transmission circuit TX1 as the input data signal Din1. The transmission circuit TX1 also receives an irregular request signal RT11 output from the UVLO circuit UVLO1 and a periodic request signal RT12 output from the counter CTR1.
送信回路ＴＸ１から出力された出力パルス信号Ｐ１１、Ｐ１２は、一次コイルＬ１１、二次コイルＬ１２を介して受信回路ＲＸ１に送信される。受信回路ＲＸ１は、受信した信号からデータ信号を復元し、出力データ信号Ｄｏｕｔ１を出力する。この出力データ信号Ｄｏｕｔ１が制御信号ＣＮＴ２として、パワートランジスタドライバＰＴＤに入力される。
つまり、マイコンＭＣＵから出力された制御信号ＣＮＴ１が、送信回路ＴＸ１及び受信回路ＲＸ１を介して、制御信号ＣＮＴ２としてパワートランジスタドライバＰＴＤに入力される。
The output pulse signals P11 and P12 output from the transmission circuit TX1 are transmitted to the reception circuit RX1 via the primary coil L11 and the secondary coil L12. The reception circuit RX1 restores a data signal from the received signal and outputs an output data signal Dout1. This output data signal Dout1 is input to the power transistor driver PTD as the control signal CNT2.
That is, the control signal CNT1 output from the microcomputer MCU is input to the power transistor driver PTD as the control signal CNT2 via the transmission circuit TX1 and the reception circuit RX1.
他方、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、入力データ信号Ｄｉｎ２として、送信回路ＴＸ２に入力される。また、送信回路ＴＸ２には、ＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１、カウンタＣＴＲ２から出力される定期要求信号ＲＴ２２も入力される。 On the other hand, the error detection signal ED1 output from the error detection circuit EDC is input to the transmission circuit TX2 as the input data signal Din2. The transmission circuit TX2 also receives an irregular request signal RT21 output from the UVLO circuit UVLO2 and a periodic request signal RT22 output from the counter CTR2.
送信回路ＴＸ２から出力された出力パルス信号Ｐ２１、Ｐ２２は、一次コイルＬ２１、二次コイルＬ２２を介して受信回路ＲＸ２に送信される。受信回路ＲＸ２は、受信した信号からデータ信号を復元し、出力データ信号Ｄｏｕｔ２を出力する。この出力データ信号Ｄｏｕｔ２がエラー検出信号ＥＤ２として、マイコンＭＣＵに入力される。
つまり、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、送信回路ＴＸ２及び受信回路ＲＸ２を介して、エラー検出信号ＥＤ２としてマイコンＭＣＵに入力される。
The output pulse signals P21 and P22 output from the transmission circuit TX2 are transmitted to the reception circuit RX2 via the primary coil L21 and the secondary coil L22. The reception circuit RX2 restores the data signal from the received signal and outputs an output data signal Dout2. The output data signal Dout2 is input to the microcomputer MCU as the error detection signal ED2.
That is, the error detection signal ED1 output from the error detection circuit EDC is input to the microcomputer MCU as the error detection signal ED2 via the transmission circuit TX2 and the reception circuit RX2.
＜半導体装置システム２の詳細＞
以下に詳細な構成及び信号の流れについて説明する。
マイコンＭＣＵから出力された制御信号ＣＮＴ１が、ＡＮＤゲートＡ１を介して、入力データ信号Ｄｉｎ１として送信回路ＴＸ１に入力される。ここで、ＡＮＤゲートＡ１には、ＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１の反転信号も入力される。
<Details of Semiconductor Device System 2>
A detailed configuration and signal flow will be described below.
The control signal CNT1 output from the microcomputer MCU is input to the transmission circuit TX1 as the input data signal Din1 via the AND gate A1. Here, an inverted signal of the irregular request signal RT11 output from the UVLO circuit UVLO1 is also input to the AND gate A1.
不定期要求信号ＲＴ１１は、正常時にはＬレベルであり、電源電圧が低下した異常時には、Ｈレベルとなる。つまり、不定期要求信号ＲＴ１１がＬレベルである正常時は、マイコンＭＣＵから出力された制御信号ＣＮＴ１が、入力データ信号Ｄｉｎ１として、送信回路ＴＸ１に入力される。一方、不定期要求信号ＲＴ１１がＨレベルの異常時には、ＡＮＤゲートＡ１により、マイコンＭＣＵから出力された制御信号ＣＮＴ１の送信回路ＴＸ１への入力が遮断されるようになっている。 The irregular request signal RT11 is at the L level when it is normal, and is at the H level when the power supply voltage has dropped. That is, when the irregular request signal RT11 is normal at the L level, the control signal CNT1 output from the microcomputer MCU is input to the transmission circuit TX1 as the input data signal Din1. On the other hand, when the irregular request signal RT11 is abnormal at the H level, the input to the transmission circuit TX1 of the control signal CNT1 output from the microcomputer MCU is blocked by the AND gate A1.
また、不定期要求信号ＲＴ１１は、送信回路ＴＸ１にも入力される。不定期要求信号ＲＴ１１がＬレベルからＨレベルあるいはＨレベルからＬレベルへ遷移するタイミングで、入力データ信号Ｄｉｎ１（制御信号ＣＮＴ１）の値が送信回路ＴＸ１から受信回路ＲＸ１へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。 The irregular request signal RT11 is also input to the transmission circuit TX1. The value of the input data signal Din1 (control signal CNT1) is retransmitted from the transmission circuit TX1 to the reception circuit RX1 at the timing when the irregular request signal RT11 transitions from L level to H level or from H level to L level. That is, the value of the data signal on the transmission side and the value of the data signal on the reception side are synchronized not only when the power supply voltage decreases but also at the timing when the power supply voltage increases after power-on and shifts to a normal value.
カウンタＣＴＲ１から出力された定期要求信号ＲＴ１２が、送信回路ＴＸ１に入力される。定期要求信号ＲＴ１２は、発振回路ＯＳＣ１から出力されたクロック信号の例えば１０回に１回の割合でＨレベルとなる信号である。例えば、発振回路ＯＳＣ１から１０ＭＨｚのクロック信号が出力された場合、カウンタＣＴＲ１において、１μｓ周期（１ＭＨｚ）の定期要求信号ＲＴ１２が生成される。定期要求信号ＲＴ１２により、データ値に変化がなくても１０カウントに１回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路ＲＸ１において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。 The periodic request signal RT12 output from the counter CTR1 is input to the transmission circuit TX1. The periodic request signal RT12 is a signal that becomes H level at a rate of, for example, once every 10 clock signals output from the oscillation circuit OSC1. For example, when a 10 MHz clock signal is output from the oscillation circuit OSC1, the counter CTR1 generates a periodic request signal RT12 having a period of 1 μs (1 MHz). The periodic request signal RT12 retransmits the data value once every 10 counts even if the data value does not change. Therefore, even when the data value restored in the receiving circuit RX1 is inverted due to noise or the like, it can be quickly restored to the correct value.
また、上述の通り、カウンタＣＴＲ１から出力された定期要求信号ＲＴ１２が、図１７に示した第３の実施の形態に係る出力停止回路３０のＮＡＮＤゲートＮＤに入力される。
As described above, the periodic request signal RT12 output from the counter CTR1 is input to the NAND gate ND of the
カウンタＣＴＲ１は、パルス信号Ｐ１０又はＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１によりリセットされる。つまり、パルス信号Ｐ１０と不定期要求信号ＲＴ１１とを入力とするＯＲゲートＯ１から出力されるリセット信号ＲＳＴ１によりリセットされる。 The counter CTR1 is reset by the pulse signal P10 or the irregular request signal RT11 output from the UVLO circuit UVLO1. That is, the reset is performed by the reset signal RST1 output from the OR gate O1 that receives the pulse signal P10 and the irregular request signal RT11.
送信回路ＴＸ１は、入力データ信号Ｄｉｎ１に基づいて、出力パルス信号Ｐ１１、Ｐ１２を出力する。出力パルス信号Ｐ１１、Ｐ１２は、一次コイルＬ１１、Ｌ１２を介して受信回路ＲＸ１に入力される。受信回路ＲＸ１はデータ信号を復元して、出力データ信号Ｄｏｕｔ１として出力する。なお、詳細は第１の実施の形態において説明した通りである。 The transmission circuit TX1 outputs output pulse signals P11 and P12 based on the input data signal Din1. The output pulse signals P11 and P12 are input to the receiving circuit RX1 via the primary coils L11 and L12. The receiving circuit RX1 restores the data signal and outputs it as the output data signal Dout1. Note that details are as described in the first embodiment.
出力データ信号Ｄｏｕｔ１は、ＡＮＤゲートＡ２を介してパワートランジスタドライバＰＴＤに入力される。ここで、ＡＮＤゲートＡ２には、ＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１の反転信号が入力される。また、タイマＴＭ１から出力されるタイムアウト信号ＴＯ１の反転信号が入力される。 The output data signal Dout1 is input to the power transistor driver PTD via the AND gate A2. Here, an inverted signal of the irregular request signal RT21 output from the UVLO circuit UVLO2 is input to the AND gate A2. Further, an inverted signal of the timeout signal TO1 output from the timer TM1 is input.
不定期要求信号ＲＴ２１は、正常時にはＬレベルであり、電源電圧が低下した場合、Ｈレベルとなる。また、タイムアウト信号ＴＯ１も正常時にはＬレベルであり、所定のカウント（例えば４０カウント）まで、パルス検出信号ＰＤ１が検出されないと、Ｈレベルとなる。つまり、不定期要求信号ＲＴ２１及びタイムアウト信号ＴＯ１がＬレベルである正常時は、出力データ信号Ｄｏｕｔ１がパワートランジスタドライバＰＴＤに入力される。他方、不定期要求信号ＲＴ２１又はタイムアウト信号ＴＯ１がＨレベルへ切り換わると、ＡＮＤゲートＡ２により、出力データ信号Ｄｏｕｔ１のパワートランジスタドライバＰＴＤへの入力が遮断される。また、タイムアウト信号ＴＯ１は、受信回路ＲＸ１をリセットする。なお、正常に動作していれば、定期要求信号ＲＴ１２により、１０カウントに１回は送信回路ＴＸ１からデータ値が再送され、受信回路ＲＸ１からパルス検出信号ＰＤ１が出力される。そのため、タイマＴＭ１が４０カウントに達することはない。一方、送信回路ＴＸ１が停止した場合などには、タイムアウト信号ＴＯ１が出力される。定期要求信号ＲＴ１２により、送信回路ＴＸ１の動作異常を検出することができる。 The irregular request signal RT21 is at L level when it is normal, and becomes H level when the power supply voltage is lowered. The timeout signal TO1 is also at the L level when it is normal, and is at the H level when the pulse detection signal PD1 is not detected until a predetermined count (for example, 40 counts). That is, when the irregular request signal RT21 and the timeout signal TO1 are at the L level, the output data signal Dout1 is input to the power transistor driver PTD. On the other hand, when the irregular request signal RT21 or the timeout signal TO1 is switched to the H level, the input of the output data signal Dout1 to the power transistor driver PTD is blocked by the AND gate A2. Further, the timeout signal TO1 resets the reception circuit RX1. If the operation is normal, the data value is retransmitted from the transmission circuit TX1 once every 10 counts by the periodic request signal RT12, and the pulse detection signal PD1 is output from the reception circuit RX1. Therefore, the timer TM1 never reaches 40 counts. On the other hand, when the transmission circuit TX1 is stopped, a timeout signal TO1 is output. An abnormal operation of the transmission circuit TX1 can be detected by the periodic request signal RT12.
ここで、タイマＴＭ１は、発振回路ＯＳＣ２が出力するクロック信号をカウントする。また、タイマＴＭ１は、受信回路ＲＸ１から出力されるパルス検出信号ＰＤ１又はＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１によりリセットされる。つまり、パルス検出信号ＰＤ１と不定期要求信号ＲＴ２１とを入力とするＯＲゲートＯ２から出力されるリセット信号ＲＳＴ２によりリセットされる。 Here, the timer TM1 counts the clock signal output from the oscillation circuit OSC2. The timer TM1 is reset by the pulse detection signal PD1 output from the receiving circuit RX1 or the irregular request signal RT21 output from the UVLO circuit UVLO2. That is, the reset is performed by the reset signal RST2 output from the OR gate O2 that receives the pulse detection signal PD1 and the irregular request signal RT21.
他方、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、ＯＲゲートＯ５を介して、入力データ信号Ｄｉｎ２として送信回路ＴＸ２に入力される。エラー検出信号ＥＤ１は、正常時にはＬレベルであり、何らかのエラーが検出された異常時にはＨレベルとなる。ここで、ＯＲゲートＯ５には、ＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１も入力される。不定期要求信号ＲＴ２１は、正常時にはＬレベルであり、電源電圧が低下した異常時、Ｈレベルとなる。つまり、不定期要求信号ＲＴ２１は、エラー信号としても、エラー検出信号ＥＤ１と共に送信回路ＴＸ２に入力される。 On the other hand, the error detection signal ED1 output from the error detection circuit EDC is input to the transmission circuit TX2 as the input data signal Din2 via the OR gate O5. The error detection signal ED1 is at the L level when it is normal, and is at the H level when an abnormality is detected when any error is detected. Here, the irregular request signal RT21 output from the UVLO circuit UVLO2 is also input to the OR gate O5. The irregular request signal RT21 is L level when it is normal, and is H level when an abnormality occurs when the power supply voltage is lowered. That is, the irregular request signal RT21 is input to the transmission circuit TX2 together with the error detection signal ED1 as an error signal.
また、不定期要求信号ＲＴ２１は、送信回路ＴＸ２にも入力される。不定期要求信号ＲＴ２１がＬレベルからＨレベルあるいはＨレベルからＬレベルへ遷移するタイミングで、入力データ信号Ｄｉｎ２の値が送信回路ＴＸ２から受信回路ＲＸ２へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。 The irregular request signal RT21 is also input to the transmission circuit TX2. The value of the input data signal Din2 is retransmitted from the transmission circuit TX2 to the reception circuit RX2 at the timing when the irregular request signal RT21 transits from L level to H level or from H level to L level. That is, the value of the data signal on the transmission side and the value of the data signal on the reception side are synchronized not only when the power supply voltage decreases but also at the timing when the power supply voltage increases after power-on and shifts to a normal value.
さらに、カウンタＣＴＲ２から出力された定期要求信号ＲＴ２２が、送信回路ＴＸ２に入力される。定期要求信号ＲＴ２２は、発振回路ＯＳＣ２から出力されたクロック信号の例えば１０回に１回の割合でＨレベルとなる信号である。定期要求信号ＲＴ２２により、データ値に変化がなくても１０カウントに１回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路ＲＸ２において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。 Further, the periodic request signal RT22 output from the counter CTR2 is input to the transmission circuit TX2. The periodic request signal RT22 is a signal that becomes H level at a rate of, for example, once in 10 times of the clock signal output from the oscillation circuit OSC2. Even if there is no change in the data value, the data value is retransmitted once every 10 counts by the periodic request signal RT22. Therefore, even when the data value restored in the receiving circuit RX2 is inverted due to noise or the like, it can be quickly restored to the correct value.
また、カウンタＣＴＲ２は、パルス信号Ｐ２０又はＵＶＬＯ回路ＵＶＬＯ２から出力される不定期要求信号ＲＴ２１によりリセットされる。つまり、パルス信号Ｐ２０と不定期要求信号ＲＴ２１とを入力とするＯＲゲートＯ３から出力されるリセット信号ＲＳＴ３によりリセットされる。 The counter CTR2 is reset by the pulse signal P20 or the irregular request signal RT21 output from the UVLO circuit UVLO2. That is, the reset is performed by the reset signal RST3 output from the OR gate O3 that receives the pulse signal P20 and the irregular request signal RT21.
送信回路ＴＸ２は、入力データ信号Ｄｉｎ２に基づいて、出力パルス信号Ｐ２１、Ｐ２２を出力する。出力パルス信号Ｐ２１、Ｐ２２は、一次コイルＬ２１、Ｌ２２を介して受信回路ＲＸ２に入力される。受信回路ＲＸ２はデータ信号を復元して、出力データ信号Ｄｏｕｔ２として出力する。 The transmission circuit TX2 outputs output pulse signals P21 and P22 based on the input data signal Din2. The output pulse signals P21 and P22 are input to the receiving circuit RX2 via the primary coils L21 and L22. The receiving circuit RX2 restores the data signal and outputs it as the output data signal Dout2.
出力データ信号Ｄｏｕｔ２は、ＯＲゲートＯ６を介してマイコンＭＣＵに入力される。ここで、ＯＲゲートＯ６には、ＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１が入力される。また、タイマＴＭ２から出力されるタイムアウト信号ＴＯ２が入力される。つまり、不定期要求信号ＲＴ１１及びタイムアウト信号ＴＯ２は、出力データ信号Ｄｏｕｔ２と共に、エラー検出信号ＥＤ２として、マイコンＭＣＵに入力される。 The output data signal Dout2 is input to the microcomputer MCU via the OR gate O6. Here, the irregular request signal RT11 output from the UVLO circuit UVLO1 is input to the OR gate O6. Further, a timeout signal TO2 output from the timer TM2 is input. That is, the irregular request signal RT11 and the timeout signal TO2 are input to the microcomputer MCU as the error detection signal ED2 together with the output data signal Dout2.
ここで、タイムアウト信号ＴＯ２は、正常時にはＬレベルであり、所定のカウント（例えば４０カウント）まで、パルス検出信号ＰＤ２が検出されないと、Ｈレベルとなる。また、タイムアウト信号ＴＯ２は、受信回路ＲＸ２をリセットする。なお、正常に動作していれば、定期要求信号ＲＴ２２により、１０カウントに１回は送信回路ＴＸ２からデータ値が再送され、受信回路ＲＸ２からパルス検出信号ＰＤ２が出力される。そのため、タイマＴＭ２が４０カウントに達することはない。一方、送信回路ＴＸ２が停止した場合などには、タイムアウト信号ＴＯ２が出力される。定期要求信号ＲＴ２２により、送信回路ＴＸ２の動作異常を検出することができる。 Here, the timeout signal TO2 is at the L level when it is normal, and becomes the H level when the pulse detection signal PD2 is not detected until a predetermined count (for example, 40 counts). Further, the timeout signal TO2 resets the receiving circuit RX2. If the operation is normal, the data value is retransmitted from the transmission circuit TX2 once every 10 counts by the periodic request signal RT22, and the pulse detection signal PD2 is output from the reception circuit RX2. Therefore, the timer TM2 never reaches 40 counts. On the other hand, when the transmission circuit TX2 is stopped, the timeout signal TO2 is output. An abnormal operation of the transmission circuit TX2 can be detected by the periodic request signal RT22.
ここで、タイマＴＭ２は、発振回路ＯＳＣ１が出力するクロック信号をカウントする。また、タイマＴＭ２は、受信回路ＲＸ２から出力されるパルス検出信号ＰＤ２又はＵＶＬＯ回路ＵＶＬＯ１から出力される不定期要求信号ＲＴ１１によりリセットされる。つまり、パルス検出信号ＰＤ２と不定期要求信号ＲＴ１１とを入力とするＯＲゲートＯ４から出力されるリセット信号ＲＳＴ４によりリセットされる。 Here, the timer TM2 counts the clock signal output from the oscillation circuit OSC1. The timer TM2 is reset by the pulse detection signal PD2 output from the receiving circuit RX2 or the irregular request signal RT11 output from the UVLO circuit UVLO1. That is, the reset is performed by the reset signal RST4 output from the OR gate O4 that receives the pulse detection signal PD2 and the irregular request signal RT11.
＜半導体装置システム２の適用例＞
半導体装置システム２の制御対象は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）に代表されるパワートランジスタである。この場合、半導体装置システム２は、受信回路ＲＸ１によって再生されたデータＤｏｕｔ１に応じてパワートランジスタのオンオフを制御することにより、電源と負荷との間の導通状態を制御する。
<Application example of semiconductor device system 2>
The control target of the semiconductor device system 2 is, for example, a power transistor typified by an insulated gate bipolar transistor (IGBT). In this case, the semiconductor device system 2 controls the conduction state between the power supply and the load by controlling on / off of the power transistor according to the data Dout1 reproduced by the receiving circuit RX1.
具体的には、第３の実施の形態に係る半導体装置システム２は、例えば、図２０に示すような、３相モータ（負荷）を駆動するインバータ装置に適用される。図２０は、半導体装置システム２が適用されるインバータ装置を示す図である。図２０に示すインバータ装置は、ハイサイド及びローサイドにそれぞれｕ相、ｖ相、ｗ相に対応する３つずつ（合計６つ）のパワートランジスタドライバＰＴＤ及びエラー検出回路ＥＤＣを有している。 Specifically, the semiconductor device system 2 according to the third embodiment is applied to, for example, an inverter device that drives a three-phase motor (load) as shown in FIG. FIG. 20 is a diagram illustrating an inverter device to which the semiconductor device system 2 is applied. The inverter device shown in FIG. 20 has three (total six) power transistor drivers PTD and error detection circuits EDC corresponding to the u phase, the v phase, and the w phase, respectively, on the high side and the low side.
マイコンＭＣＵから出力された制御信号（例えばＵＨ、ＵＬ）が、送信回路ＴＸ１、コイル、受信回路ＲＸ１を介して、パワートランジスタドライバＰＴＤに伝達され、制御対象であるＩＧＢＴのオンオフが制御される。一方、エラー検出回路ＥＤＣが検出したエラー信号が、送信回路ＴＸ２、コイル、受信回路ＲＸ２を介して、マイコンＭＣＵに伝達される。 A control signal (for example, UH, UL) output from the microcomputer MCU is transmitted to the power transistor driver PTD via the transmission circuit TX1, the coil, and the reception circuit RX1, and ON / OFF of the IGBT to be controlled is controlled. On the other hand, the error signal detected by the error detection circuit EDC is transmitted to the microcomputer MCU via the transmission circuit TX2, the coil, and the reception circuit RX2.
ここで、図２１は、半導体装置システム２が適用されるインバータ装置の動作を示すタイミングチャートである。図２１のグラフに示すように、マイコンＭＣＵから出力された制御信号（例えばＵＨ、ＵＬ）は、ＰＷＭ制御信号であり、モータに流れる電流（例えばＩＵ）がアナログ的に制御される。ここで、制御信号（例えばＵＨ、ＵＬ）が、入力データ信号Ｄｉｎ１に相当する。 Here, FIG. 21 is a timing chart showing the operation of the inverter device to which the semiconductor device system 2 is applied. As shown in the graph of FIG. 21, the control signals (for example, UH and UL) output from the microcomputer MCU are PWM control signals, and the current (for example, IU) flowing through the motor is controlled in an analog manner. Here, the control signals (for example, UH and UL) correspond to the input data signal Din1.
（その他の実施の形態）
半導体装置の実装例は、図２に示した実装例に限られるものではない。以下、代表して、半導体装置の他の実装例について、図２２、図２３を用いて説明する。図２２は、絶縁結合素子としてコンデンサが用いた場合の半導体装置の実装例である。図２３は、絶縁結合素子としてＧＭＲ素子を用いた場合の半導体装置の実装例である。
(Other embodiments)
The mounting example of the semiconductor device is not limited to the mounting example shown in FIG. Hereinafter, as another example, another mounting example of the semiconductor device will be described with reference to FIGS. FIG. 22 is a mounting example of a semiconductor device in the case where a capacitor is used as an insulating coupling element. FIG. 23 is a mounting example of a semiconductor device in which a GMR element is used as an insulating coupling element.
図２２は、図２に示す実装例において絶縁結合素子として用いられるコイルを、コンデンサに置き換えたものである。より具体的には、一次コイルＬ１１をコンデンサの一方の電極ＰＬ１に置き換え、二次コイルＬ１２をコンデンサの他方の電極ＰＬ２に置き換えたものである。 FIG. 22 is obtained by replacing the coil used as an insulating coupling element in the mounting example shown in FIG. 2 with a capacitor. More specifically, the primary coil L11 is replaced with one electrode PL1 of the capacitor, and the secondary coil L12 is replaced with the other electrode PL2 of the capacitor.
図２３は、図２に示す実装例において絶縁結合素子として用いられるコイルを、ＧＭＲ（Giant Magneto Resistive）素子に置き換えたものである。より具体的には、一次コイルＬ１１をそのままにして、二次コイルＬ１２をＧＭＲ素子Ｒ１２に置き換えたものである。この実装例でも、半導体チップＣＨＰ１には、送信回路ＴＸ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ２には、一次コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路ＴＸ１は、これらパッドとボンディングワイヤＢＷとを介して、半導体チップＣＨＰ２に形成された一次コイルＬ１１と接続される。 FIG. 23 is obtained by replacing the coil used as an insulating coupling element in the mounting example shown in FIG. 2 with a GMR (Giant Magneto Resistive) element. More specifically, the primary coil L11 is left as it is, and the secondary coil L12 is replaced with the GMR element R12. Also in this mounting example, pads connected to the output of the transmission circuit TX1 are formed on the semiconductor chip CHP1, and pads connected to both ends of the primary coil L11 are formed on the semiconductor chip CHP2. The transmission circuit TX1 is connected to the primary coil L11 formed on the semiconductor chip CHP2 via these pads and the bonding wire BW.
上記したように、絶縁結合素子の種類、絶縁結合素子の配置に関しては特に制限はない。なお、上記説明では、絶縁結合素子を半導体チップ上に形成するとしたが、絶縁結合素子は、外付け部品として設けることも可能である。 As described above, there are no particular restrictions on the type of insulating coupling element and the arrangement of the insulating coupling elements. In the above description, the insulative coupling element is formed on the semiconductor chip. However, the insulative coupling element can be provided as an external component.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments already described, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
For example, the semiconductor device according to the above embodiment may have a configuration in which conductivity types (p-type or n-type) such as a semiconductor substrate, a semiconductor layer, and a diffusion layer (diffusion region) are inverted. Therefore, when one of the n-type and p-type conductivity is the first conductivity type and the other conductivity type is the second conductivity type, the first conductivity type is p-type and the second conductivity type is The first conductivity type may be n-type and the second conductivity type may be p-type.
１ 半導体装置
２ 半導体装置システム
１０、２０、３０ 出力停止回路
Ａ１、Ａ２、ＡＮ１、ＡＮ２、ＡＮ１１、ＡＮ１２、ＡＮ２１、ＡＮ２２ ＡＮＤゲート
Ｂ１、Ｂ２ バッファ回路
ＢＷ ボンディングワイヤ
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２ 容量素子
ＣＨＰ１、ＣＨＰ２ 半導体チップ
ＣＴＲ１、ＣＴＲ２ カウンタ
ＤＣ１、ＤＣ２ 遅延回路
ＥＤＣ エラー検出回路
ＩＮ１、ＩＮ２、ＩＮ１０、ＩＮ１１、ＩＮ１２、ＩＮ２１、ＩＮ２２ インバータ
Ｌ１１、Ｌ２１ 一次コイル
Ｌ１２ Ｌ２２ 二次コイル
ＭＣＵ マイコン
ＮＤ ＮＡＮＤゲート
ＮＭ１ ＮＭＯＳトランジスタ
Ｏ１−Ｏ６、ＯＲ１、ＯＲ２ ＯＲゲート
ＯＤ１、ＯＤ２ 出力ドライバ
ＯＳＣ１、ＯＳＣ２ 発振回路
Ｐｄ パッド
ＰＤＣ パルス検出回路
ＰＧＣ パルス生成回路
ＰＫＧ 半導体パッケージ
ＰＬ１、ＰＬ２ 電極
ＰＭ１ ＰＭＯＳトランジスタ
ＰＴＤ パワートランジスタドライバ
ＰＷＣ１、ＰＷＣ２ パルス拡幅回路
Ｒ１ 抵抗素子
Ｒ１２ ＧＭＲ素子
ＲＥＤ１、ＲＥＤ２ ライズエッジ検出回路
ＲＸ１、ＲＸ２ 受信回路
ＳＬＣ 順序回路
Ｔ リード端子
ＴＭ１、ＴＭ２ タイマ
ＴＸ１、ＴＸ２ 送信回路
ＵＶＬＯ１、ＵＶＬＯ２ ＵＶＬＯ回路
DESCRIPTION OF
Claims (9)
前記パルス信号に基づいて、前記エッジの一方に係る第１の出力パルス信号を外部の絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る第２の出力パルス信号を前記絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
前記電源電圧の起動を検知し、前記第１及び第２の出力パルス信号の出力の停止を維持するラッチ回路と、
タイマと、
第１及び第２の容量素子と、を備え、
前記ラッチ回路は、
第１の記憶ノードが前記第１の容量素子を介して電源に接続され、第２の記憶ノードが前記第２の容量素子を介してグランドに接続されており、
前記第１及び第２の記憶ノードに互いに反転させた電圧を保持し、
前記タイマから出力された信号に応じて、前記第１及び第２の記憶ノードに保持された前記電圧が遷移することにより、前記第１及び第２の出力パルス信号の出力の停止を解除する、
送信回路。 A pulse generation circuit that generates a pulse signal based on an edge of input data;
A first output driver that outputs a first output pulse signal related to one of the edges to a first end of an external insulating coupling element based on the pulse signal;
A second output driver that outputs a second output pulse signal related to the other of the edges to the second end of the insulating coupling element based on the pulse signal;
Predetermined time period from the start of power supply voltage, Bei example and an output stop circuit for stopping the output of the first and second output pulse signals,
The output stop circuit is
A latch circuit that detects the start of the power supply voltage and maintains the stop of the output of the first and second output pulse signals;
A timer,
First and second capacitive elements,
The latch circuit is
A first storage node is connected to the power supply via the first capacitive element, and a second storage node is connected to the ground via the second capacitive element;
Holding inverted voltages at the first and second storage nodes;
Canceling the stop of the output of the first and second output pulse signals by the transition of the voltage held in the first and second storage nodes according to the signal output from the timer,
Transmitter circuit.
前記パルス信号に基づいて、前記エッジの一方に係る第１の出力パルス信号を外部の絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る第２の出力パルス信号を前記絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
第１及び第２の容量素子と、
ソースがグランドに接続され、ドレインが前記第１の容量素子を介して電源に接続されたＮ型トランジスタと、
ソースが電源に接続され、ドレインが前記第２の容量素子を介してグランドに接続されたＰ型トランジスタと、を備え、
前記Ｎ型トランジスタのゲートは前記Ｐ型トランジスタのドレインに接続され、前記Ｐ型トランジスタのゲートは前記Ｎ型トランジスタのドレインに接続されており、
前記Ｎ型トランジスタのゲート電圧と前記Ｐ型トランジスタのゲート電圧とに応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
送信回路。 A pulse generation circuit that generates a pulse signal based on an edge of input data;
A first output driver that outputs a first output pulse signal related to one of the edges to a first end of an external insulating coupling element based on the pulse signal;
A second output driver that outputs a second output pulse signal related to the other of the edges to the second end of the insulating coupling element based on the pulse signal;
An output stop circuit for stopping the output of the first and second output pulse signals for a predetermined period from the start of the power supply voltage,
The output stop circuit is
First and second capacitive elements;
An N-type transistor having a source connected to the ground and a drain connected to the power supply via the first capacitive element;
A P-type transistor having a source connected to a power source and a drain connected to the ground via the second capacitive element,
A gate of the N-type transistor is connected to a drain of the P-type transistor; a gate of the P-type transistor is connected to a drain of the N-type transistor;
According to the gate voltage of the N-type transistor and the gate voltage of the P-type transistor, the stop of the output of the first and second output pulse signals is released .
Transmit circuit.
前記パルス信号に基づいて、前記エッジの一方に係る第１の出力パルス信号を外部の絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る第２の出力パルス信号を前記絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路が、
電源電圧の起動から所定の期間、前記パルス生成回路による前記パルス信号の生成を停止することにより、前記第１及び第２の出力パルス信号の出力を停止する、
送信回路。 A pulse generation circuit that generates a pulse signal based on an edge of input data;
A first output driver that outputs a first output pulse signal related to one of the edges to a first end of an external insulating coupling element based on the pulse signal;
A second output driver that outputs a second output pulse signal related to the other of the edges to the second end of the insulating coupling element based on the pulse signal;
An output stop circuit for stopping the output of the first and second output pulse signals for a predetermined period from the start of the power supply voltage,
The output stop circuit is
Stopping the output of the first and second output pulse signals by stopping the generation of the pulse signal by the pulse generation circuit for a predetermined period from the start of the power supply voltage ;
Transmit circuit.
電源及びグランドのいずれか一方に接続された容量素子と、
電源及びグランドの他方に接続された抵抗素子と、を備え、
前記容量素子と前記抵抗素子との接続ノードの電圧に応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
請求項３に記載の送信回路。 The output stop circuit is
A capacitive element connected to either the power supply or the ground;
A resistance element connected to the other of the power supply and the ground,
According to the voltage of the connection node between the capacitive element and the resistive element, the stop of the output of the first and second output pulse signals is released.
The transmission circuit according to claim 3 .
前記第１及び第２の出力パルス信号を受信し、前記入力データを復元する受信回路と、
前記送信回路と前記受信回路とを電磁気的に結合する一次絶縁結合素子及び二次絶縁結合素子と、を備え、
前記送信回路は、
前記入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る前記第１の出力パルス信号を前記一次絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る前記第２の出力パルス信号を前記一次絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
前記電源電圧の起動を検知し、前記第１及び第２の出力パルス信号の出力の停止を維持するラッチ回路と、
タイマと、
第１及び第２の容量素子と、を備え、
前記ラッチ回路は、
第１の記憶ノードが前記第１の容量素子を介して電源に接続され、第２の記憶ノードが前記第２の容量素子を介してグランドに接続されており、
前記第１及び第２の記憶ノードに互いに反転させた電圧を保持し、
前記タイマから出力された信号に応じて、前記第１及び第２の記憶ノードに保持された前記電圧が遷移することにより、前記第１及び第２の出力パルス信号の出力の停止を解除する、
半導体装置。 A transmission circuit for transmitting first and second output pulse signals based on input data;
A receiving circuit for receiving the first and second output pulse signals and restoring the input data;
A primary insulation coupling element and a secondary insulation coupling element for electromagnetically coupling the transmission circuit and the reception circuit,
The transmission circuit includes:
A pulse generation circuit for generating a pulse signal based on an edge of the input data;
A first output driver that outputs the first output pulse signal related to one of the edges to the first end of the primary insulating coupling element based on the pulse signal;
A second output driver that outputs, based on the pulse signal, the second output pulse signal related to the other of the edges to a second end of the primary insulating coupling element;
Predetermined time period from the start of power supply voltage, Bei example and an output stop circuit for stopping the output of the first and second output pulse signals,
The output stop circuit is
A latch circuit that detects the start of the power supply voltage and maintains the stop of the output of the first and second output pulse signals;
A timer,
First and second capacitive elements,
The latch circuit is
A first storage node is connected to the power supply via the first capacitive element, and a second storage node is connected to the ground via the second capacitive element;
Holding inverted voltages at the first and second storage nodes;
Canceling the stop of the output of the first and second output pulse signals by the transition of the voltage held in the first and second storage nodes according to the signal output from the timer,
Semiconductor device.
前記第１及び第２の出力パルス信号を受信し、前記入力データを復元する受信回路と、
前記送信回路と前記受信回路とを電磁気的に結合する一次絶縁結合素子及び二次絶縁結合素子と、を備え、
前記送信回路は、
前記入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る前記第１の出力パルス信号を前記一次絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る前記第２の出力パルス信号を前記一次絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路は、
第１及び第２の容量素子と、
ソースがグランドに接続され、ドレインが前記第１の容量素子を介して電源に接続されたＮ型トランジスタと、
ソースが電源に接続され、ドレインが前記第２の容量素子を介してグランドに接続されたＰ型トランジスタと、を備え、
前記Ｎ型トランジスタのゲートは前記Ｐ型トランジスタのドレインに接続され、前記Ｐ型トランジスタのゲートは前記Ｎ型トランジスタのドレインに接続されており、
前記Ｎ型トランジスタのゲート電圧と前記Ｐ型トランジスタのゲート電圧とに応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
半導体装置。 A transmission circuit for transmitting first and second output pulse signals based on input data;
A receiving circuit for receiving the first and second output pulse signals and restoring the input data;
A primary insulation coupling element and a secondary insulation coupling element for electromagnetically coupling the transmission circuit and the reception circuit,
The transmission circuit includes:
A pulse generation circuit for generating a pulse signal based on an edge of the input data;
A first output driver that outputs the first output pulse signal related to one of the edges to the first end of the primary insulating coupling element based on the pulse signal;
A second output driver that outputs, based on the pulse signal, the second output pulse signal related to the other of the edges to a second end of the primary insulating coupling element;
An output stop circuit for stopping the output of the first and second output pulse signals for a predetermined period from the start of the power supply voltage,
The output stop circuit is
First and second capacitive elements;
An N-type transistor having a source connected to the ground and a drain connected to the power supply via the first capacitive element;
A P-type transistor having a source connected to a power source and a drain connected to the ground via the second capacitive element,
A gate of the N-type transistor is connected to a drain of the P-type transistor; a gate of the P-type transistor is connected to a drain of the N-type transistor;
According to the gate voltage of the N-type transistor and the gate voltage of the P-type transistor, the stop of the output of the first and second output pulse signals is released .
Semi conductor device.
前記第１及び第２の出力パルス信号を受信し、前記入力データを復元する受信回路と、
前記送信回路と前記受信回路とを電磁気的に結合する一次絶縁結合素子及び二次絶縁結合素子と、を備え、
前記送信回路は、
前記入力データのエッジに基づくパルス信号を生成するパルス生成回路と、
前記パルス信号に基づいて、前記エッジの一方に係る前記第１の出力パルス信号を前記一次絶縁結合素子の第１端に出力する第１の出力ドライバと、
前記パルス信号に基づいて、前記エッジの他方に係る前記第２の出力パルス信号を前記一次絶縁結合素子の第２端に出力する第２の出力ドライバと、
電源電圧の起動から所定の期間、前記第１及び第２の出力パルス信号の出力を停止する出力停止回路と、を備え、
前記出力停止回路が、
電源電圧の起動から所定の期間、前記パルス生成回路による前記パルス信号の生成を停止することにより、前記第１及び第２の出力パルス信号の出力を停止する、
半導体装置。 A transmission circuit for transmitting first and second output pulse signals based on input data;
A receiving circuit for receiving the first and second output pulse signals and restoring the input data;
A primary insulation coupling element and a secondary insulation coupling element for electromagnetically coupling the transmission circuit and the reception circuit,
The transmission circuit includes:
A pulse generation circuit for generating a pulse signal based on an edge of the input data;
A first output driver that outputs the first output pulse signal related to one of the edges to the first end of the primary insulating coupling element based on the pulse signal;
A second output driver that outputs, based on the pulse signal, the second output pulse signal related to the other of the edges to a second end of the primary insulating coupling element;
An output stop circuit for stopping the output of the first and second output pulse signals for a predetermined period from the start of the power supply voltage,
The output stop circuit is
Stopping the output of the first and second output pulse signals by stopping the generation of the pulse signal by the pulse generation circuit for a predetermined period from the start of the power supply voltage ;
Semi conductor device.
電源及びグランドのいずれか一方に接続された容量素子と、
電源及びグランドの他方に接続された抵抗素子と、を備え、
前記容量素子と前記抵抗素子との接続ノードの電圧に応じて、前記第１及び第２の出力パルス信号の出力の停止が解除される、
請求項７に記載の半導体装置。 The output stop circuit is
A capacitive element connected to either the power supply or the ground;
A resistance element connected to the other of the power supply and the ground,
According to the voltage of the connection node between the capacitive element and the resistive element, the stop of the output of the first and second output pulse signals is released.
The semiconductor device according to claim 7.
半導体チップ内において、上下方向に積層された２層の配線層のそれぞれに形成されたコイルである、
請求項５〜８のいずれか一項に記載の半導体装置。 The primary insulating coupling element and the secondary insulating coupling element are:
In the semiconductor chip, it is a coil formed on each of the two wiring layers stacked in the vertical direction.
The semiconductor device as described in any one of Claims 5-8 .
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