JP6555542B2 - 窒化物半導体装置及びその製造方法 - Google Patents

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Description

本開示は、窒化物半導体装置、特にパワートランジスタ等として用いることができるＩＩＩ族窒化物半導体を用いた装置に関する。
ＩＩＩ族窒化物半導体、特にＧａＮやＡｌＧａＮは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。また、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮとＧａＮとの格子定数差から発生するピエゾ電荷とバンドギャップとの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子のチャネル（２次元電子ガス、２ＤＥＧ）が発生する。これにより、大電流動作及び高速動作が可能である。この２ＤＥＧチャネルを制御することによりＦＥＴ動作させるデバイスは、一般的に高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と言う。上記特性により、ＩＩＩ族窒化物半導体は、パワー用途の電界効果トランジスタ（ＦＥＴ、ＨＥＭＴ、ＨＦＥＴ）及びダイオード等の電子デバイスへの応用がなされている。
ＩＩＩ族窒化物半導体をパワーＦＥＴに用いる場合、ゲートリーク電流と電流コラプスが問題となる。
ゲートリーク電流とは、一般的にゲート・ドレイン間やゲート・ソース間等を流れる電流を指すが、ここでは、ゲートリーク電流を、ＦＥＴがオフ状態でのゲート・ドレイン間に流れる電流と定義する。このオフ時のゲートリーク電流の経路としては主に３種類あり、ゲートから２ＤＥＧを経由する（１）２ＤＥＧリーク、ゲートから半導体表面を流れる（２）表面リーク、ゲートからバリア層中を流れる（３）バリアリークである。他にも基板接地する場合には、ゲート・基板間で流れる基板リークも存在するがここでは議論しない。
電流コラプス（別名電流スランプ）とは、半導体の表面準位や、不純物準位、結晶欠陥が起因となる準位等に、電子が捕獲されて起こる現象である。ＦＥＴのオフ時やオン時に上記準位等に捕獲された電子が、オン時にそのまま準位に留まり、準位周辺に空乏層を形成して、オン時に流れるはずのドレイン電流を阻害することにより起こる。特に炭素（以後：Ｃ）による不純物準位は、深い準位であるため、一度準位に電子がトラップされると抜けにくく、電流コラプスが発生する大きな要因であることが知られている。ＩＩＩ族窒化物半導体の結晶成長においては、一般的に有機金属化学気相法（ＭＯＣＶＤ法）が用いられる。このため、結晶成長中に有機原料のトリメチルガリウム（ＴＭＧ）やトリメチルアルミニウム（ＴＭＡ）等に含まれるＣが成長条件によっては結晶中に取り込まれやすい。
図１は、特許文献１に記載されたＦＥＴの構造を示す断面図である。基板１上にバッファ層２を形成し、さらにその上方にチャネル層３（ＧａＮ等）を形成し、さらにその上方にチャネル層３よりもバンドギャップの大きい高Ｃ濃度バリア層６（ＡｌＧａＮ等）を形成する。これにより、高Ｃ濃度バリア層６及びチャネル層３のバンドギャップ差と高Ｃ濃度バリア層６中のピエゾ電荷とにより２ＤＥＧ層７が発生する。高Ｃ濃度バリア層６の上方にゲート電極８を形成し、その両側方にオーミック性接触するソース電極９とドレイン電極１０とを形成する。ゲート電極８は、高Ｃ濃度バリア層６にショットキ接触する。特許文献１によれば、高Ｃ濃度バリア層６にある一定の濃度のＣを添加することにより、ゲートリーク電流を低減でき、尚且つ電流コラプスが少ないＦＥＴを作成できるとされる。
図２は、特許文献２に記載されたＦＥＴの構造を示す断面図である。基板２１上にバッファ層２２を形成し、さらにその上方にチャネル層２３（ＧａＮ等）を形成し、さらにその上方にチャネル層２３よりもバンドギャップの大きい低Ｃ濃度バリア層２４（ＡｌＧａＮ等）を形成する。さらに、チャネル層２３の表面側に既知のイオン注入技術等を用いて高濃度のＣが添加された高Ｃ濃度バリア層２６（ＡｌＧａＮ等）を形成する。チャネル層２３の中の、低Ｃ濃度バリア層２４界面近傍には、２ＤＥＧ層２７が発生する。高Ｃ濃度バリア層２６の上方にゲート電極２８を形成し、その両側方にオーミック性接触するソース電極２９とドレイン電極３０とを形成する。ゲート電極２８は、高Ｃ濃度バリア層２６にショットキ接触する。特許文献２によれば、高Ｃ濃度バリア層２６にある程度高濃度のＣを添加することにより、ゲートリーク電流が低減でき、尚且つチャネル近傍に高Ｃ濃度層がないことにより電流コラプスが少ないＦＥＴを作成できるとされる。
図３は、特許文献３に記載されたダイオード構造をＦＥＴ構造に応用した構造を示す断面図である。基板４１上にバッファ層４２を形成し、さらにその上方にチャネル層４３（ＧａＮ等）を形成し、さらにその上方にチャネル層４３よりもバンドギャップの大きい低Ｃ濃度バリア層４４（ＡｌＧａＮ等）を形成する。低Ｃ濃度バリア層４４を貫き、チャネル層４３に達するリセス部４５を形成し、次に高Ｃ濃度バリア層４６（ＡｌＧａＮ等）をリセス部４５に埋め込むように形成する。チャネル層４３中の、低Ｃ濃度バリア層４４界面近傍には、２ＤＥＧ層４７が発生する。次に、高Ｃ濃度バリア層４６（ＡｌＧａＮ等）の凹部に埋め込む形でゲート電極４８を形成し、その両側方にオーミック性接触するソース電極４９とドレイン電極５０とを形成する。ゲート電極４８は、高Ｃ濃度バリア層４６にショットキ接触する。特許文献３によれば、高Ｃ濃度バリア層４６にある程度高濃度のＣを添加することにより、ゲートリーク電流を低減できるとされる。
特開２０１３−００８８３６号公報 特開２０１４−０１７２８５号公報 特開２０１３−１１５３６２号公報
しかしながら、背景技術で記載した半導体装置をパワー分野で用いる場合はいくつか問題がある。
まず、パワー分野においては、搭載する機器の安全性の観点から、半導体装置のゲート電圧が０Ｖ時にドレイン電流が流れないノーマリオフ動作（エンハンスメントモード動作とも言う）が求められる。また、ゲートリーク電流も非常に少ないことが求められ、また６００Ｖ定格の汎用のパワー半導体素子では、６００Ｖで電流コラプスが発生しないことが求められる。
しかしながら、特許文献１に記されている構造では、ノーマリオフ動作させるために高Ｃ濃度バリア層６を十分に薄くする（例えばＡｌ組成２５％で５ｎｍ程度）必要がある。高Ｃ濃度バリア層６を薄くすることによりチャネルから半導体表面が近くなり、表面準位に捕獲される電子により電流コラプスが多大に発生する。また、高Ｃ濃度バリア層６にある一定の濃度のＣを添加されている。そのため、チャネル層３の直上に接する高Ｃ濃度バリア層６中のＣによる不純物準位に捕獲される電子により電流コラプスが多大に発生する。上記、理由により特許文献１に記されている構造では、ドレイン電圧６００Ｖでの電流コラプスの発生を抑えられない。
また、特許文献２に記されている構造でも、特許文献１と同様、ノーマリオフ動作させるために低Ｃ濃度バリア層２４と高Ｃ濃度バリア層２６とのトータルの膜厚を十分に薄くする（例えばＡｌ組成２５％で５ｎｍ程度）必要がある。低Ｃ濃度バリア層２４と高Ｃ濃度バリア層２６とを薄くすることによりチャネルから半導体表面が近くなり、表面準位に捕獲される電子により電流コラプスが多大に発生する。上記、理由により特許文献２に記されている構造では、ノーマリオフ動作と６００Ｖでの電流コラプス発生の抑制を両立できない。ただし、特許文献１と比較して、高Ｃ濃度バリア層２６がチャネル層２３の直上に接しないため、ノーマリオフ動作を両立させなければ電流コラプスの発生をある程度抑えることが可能である。
特許文献３に記されている構造では、ゲート直下がリセス構造であるため、ノーマリオフ動作が容易に実現できる。しかしながら、ゲート・ドレイン間で電界強度が最も大きくなるゲート電極端５２が、薄い高Ｃ濃度バリア層４６に接しているため、ゲート電極端５２近傍のチャネル層４３に接する高Ｃ濃度バリア層４６中のＣによる不純物準位に捕獲される電子により電流コラプスが多大に発生する。また、ゲート・ドレイン間の低Ｃ濃度バリア層４４上を高Ｃ濃度バリア層４６で覆っていないため、（２）表面リークを抑えることができない。上記、理由により特許文献３に記されている構造では、少ないゲートリーク電流と６００Ｖでの電流コラプス発生の抑制を両立できない。
本発明は、上記課題に鑑みてなされたものであり、ゲートリーク電流の低減および電流コラプスの発生が抑制された、ノーマリオフ動作する窒化物半導体装置及びその製造方法を提供することを目的とする。
そこで、本発明に係る半導体装置は、基板と、前記基板上に形成されたチャネル層と、前記チャネル層の上に形成され、リセス部を有する低Ｃ濃度バリア層と、前記リセス部及び前記低Ｃ濃度バリア層を覆うように形成された、前記低Ｃ濃度バリア層よりも炭素含有量が多い高Ｃ濃度バリア層と、前記リセス部の上に形成されたゲート電極と、前記ゲート電極の両側方にそれぞれ前記ゲート電極と離間して形成されたソース電極及びドレイン電極とを有し、前記低Ｃ濃度バリア層及び前記高Ｃ濃度バリア層は、いずれも炭素を含有し、前記高Ｃ濃度バリア層は前記低Ｃ濃度バリア層より炭素含有量が多く、前記低Ｃ濃度バリア層及び前記高Ｃ濃度バリア層は、前記チャネル層よりバンドギャップが大きく、前記高Ｃ濃度バリア層の上面は、前記ソース電極および前記ドレイン電極が形成された第１主面と、前記リセス部に沿って形成された凹部底面と、前記第１主面および前記凹部底面を繋ぐ凹部側面とを含み、前記第１主面と前記凹部側面との境界である高Ｃ濃度バリア層凹部端のうち、前記ドレイン電極に最も近い高Ｃ濃度バリア層凹部端は、前記ゲート電極で覆われている。
本発明に係る窒化物半導体装置では、リセス構造を用いることにより、ゲート電極直下のバリア層厚を薄くでき、ノーマリオフ動作が容易である。また、ゲート電極と２ＤＥＧ層の間に高Ｃ濃度バリア層を挟め、ゲート電極と低Ｃ濃度バリア層の間に高Ｃ濃度バリア層を挟め、尚且つゲート・ドレイン間のバリア層表面を高Ｃ濃度バリア層で覆うことにより、ゲートリーク電流も大幅に低減することができる。また、ゲート端が高Ｃ濃度バリア層の凹部の外側にあるため、電界集中するゲート端直下のバリア層は十分に厚くでき、電流コラプスの発生を抑制することができる。また、ゲートに覆われている高Ｃ濃度バリア層中のＣによる不純物準位に捕獲される電子は、ゲートに近接しているため、ゲートの正電圧時にゲート側に引き抜きやすいため、電流コラプスの発生を抑制することができる。
図１は、特許文献１に記載されたＦＥＴの構造を示す断面図である。 図２は、特許文献２に記載されたＦＥＴの構造を示す断面図である。 図３は、特許文献３に記載された構造をＦＥＴに応用した構造を示す断面図である。 図４は、実施の形態に係る窒化物半導体装置の構造を示す断面図である。 図５は、実施の形態の変形例１に係る窒化物半導体装置の構造を示す断面図である。 図６は、実施の形態の変形例２に係る窒化物半導体装置の構造を示す断面図である。 図７は、実施の形態の変形例３に係る窒化物半導体装置の構造を示す断面図である。 図８は、実施の形態の変形例４に係る窒化物半導体装置の構造を示す断面図である。 図９は、実施の形態の変形例５に係る窒化物半導体装置の構造を示す断面図である。 図１０は、実施の形態の変形例６に係る窒化物半導体装置の構造を示す断面図である。 図１１は、実施の形態の変形例７に係る窒化物半導体装置の構造を示す断面図である。 図１２は、実施の形態の変形例８に係る窒化物半導体装置の構造を示す断面図である。 図１３は、実施の形態の変形例９に係る窒化物半導体装置の構造を示す断面図である。 図１４は、実施の形態の変形例１０に係る窒化物半導体装置の構造を示す断面図である。
以下に、本開示の窒化物半導体装置について図面を参照しながら説明する。なお、本発明は以下の実施の形態に限定されるものではない。
図４は、実施の形態に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層を有するリセス型ＦＥＴにおいて高Ｃ濃度バリア層の凹部端がゲート電極端の内側にある構造の断面構造を示す。なお、本実施の形態ではＩＩＩ族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
本実施の形態に係る窒化物半導体装置は、適宜な（１１１）面のＳｉから構成される基板６１（他にも例えば、Ｓａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板）の上層に、バッファ層６２（例えば、ＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を有し、その上層に、ＧａＮからなるチャネル層６３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を有し、その上層にＡｌＧａＮからなる低Ｃ濃度バリア層６４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を有する。
低Ｃ濃度バリア層６４は、チャネル層６３よりもバンドギャップが大きい。例えば、低Ｃ濃度バリア層６４がＡｌＧａＮであり、チャネル層６３がＧａＮであるとした場合、ＡｌＧａＮとＧａＮとの格子定数差から発生するピエゾ電荷とバンドギャップとの差によりＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に、高濃度の２ＤＥＧ層６７が発生する。
また、本実施の形態に係る窒化物半導体装置は、低Ｃ濃度バリア層６４表面に、高Ｃ濃度バリア層６６を有する。高Ｃ濃度バリア層６６は、リセス部６５を有し、リセス部６５の内壁を含む低Ｃ濃度バリア層６４の表面全体を覆うように形成され、尚且つチャネル層６３よりもバンドギャップが大きいＡｌＧａＮ（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等）からなる。高Ｃ濃度バリア層６６のＣ濃度は、低Ｃ濃度バリア層６４よりも高い。高Ｃ濃度バリア層６６は、リセス部６５を埋め込むことにより、高Ｃ濃度バリア層６６の表面側に凹部を有し、高Ｃ濃度バリア層凹部端７３を有する。言い換えると、高Ｃ濃度バリア層６６の上面は、ソース電極６９およびドレイン電極７０が形成された第１主面と、リセス部６５に沿って形成された凹部底面と、当該第１主面と当該凹部底面とを繋ぐ凹部側面とを含み、高Ｃ濃度バリア層凹部端７３は、上記第１主面と上記凹部側面との境界である。
また、本実施の形態に係る窒化物半導体装置は、リセス部６５の上方にゲート電極６８を有し、ゲート電極６８の両側方にそれぞれゲート電極６８と離間して形成されたソース電極６９及びドレイン電極７０を有する。ゲート電極６８は、高Ｃ濃度バリア層６６にショットキ接触するメタル電極（例えば、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極）でも良く、また、ｐ型ＧａＮ層（他にも例えばｐ型の窒化物半導体であるｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等）でも良い。
ゲート電極６８が、ｐ型ＧａＮ層の場合、別途ｐ型ＧａＮ層の一部に接触するメタル電極（図示せず）を設ける必要がある。この場合のｐ型ＧａＮ層の一部に接触するメタル電極（Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極）は、ｐ型ＧａＮ層にオーミック接触してもショットキ接触しても良いものとする。
ソース電極６９及びドレイン電極７０は、チャネル層６３、低Ｃ濃度バリア層６４及び高Ｃ濃度バリア層６６のいずれかにオーミック接触すれば良い。例えば、高Ｃ濃度バリア層６６の表面上に形成しても良く、また、既知のオーミックリセス技術を用いて、高Ｃ濃度バリア層６６、低Ｃ濃度バリア層６４、２ＤＥＧ層６７、及びチャネル層６３等の一部に接していれば良い。
高Ｃ濃度バリア凹部端７３は、ゲート電極端７２の内側にあり、最低限、ドレイン側の高Ｃ濃度バリア層凹部端７３が、ドレイン側のゲート電極端７２の内側にあれば良く、ソース側のゲート電極端７２は必ずしも高Ｃ濃度バリア凹部端７３の内側である必要はない。言い換えると、高Ｃ濃度バリア層凹部端７３のうち、ドレイン電極７０に最も近い高Ｃ濃度バリア層凹部端７３は、ゲート電極６８で覆われている。また、ゲート電極端７２直下に位置する、低Ｃ濃度バリア層６４の膜厚と高Ｃ濃度バリア層６６の膜厚とを合わせた膜厚が薄く、チャネルから半導体表面が近すぎると、表面準位に捕獲された電子により電流コラプスが多大に発生する。そのため、ゲート電極端７２直下に位置する、低Ｃ濃度バリア層６４の膜厚と高Ｃ濃度バリア層６６の膜厚とを合わせた膜厚は、少なくとも２０ｎｍ以上必要であり、さらに６００Ｖ定格以上の汎用のパワー半導体素子に用いるためには３０ｎｍ以上必要である。
また、本構造のゲート電極６８が、高Ｃ濃度バリア層６６にショットキ接触するメタル電極である場合、ゲート電極６８直下でリセス部６５の上下にあるＡｌＧａＮからなる低Ｃ濃度バリア層６４と、ＡｌＧａＮからなる高Ｃ濃度バリア層６６とは、ノーマリオフ動作を実現するために、Ａｌ組成及びＡｌＧａＮ膜厚を調整する必要がある。具体的には、例えば、両層のＡｌＧａＮバリア層のＡｌ組成を２０％とした場合、ゲート電極６８直下の両層の合計の厚さは、おおよそ１０ｎｍ以下とする必要がある。
また、本構造のゲート電極６８が、ｐ型ＧａＮ層等の半導体である場合、ゲート電極６８直下でリセス部の上下にあるＡｌＧａＮからなる低Ｃ濃度バリア層６４と、ＡｌＧａＮからなる高Ｃ濃度バリア層６６とは、ノーマリオフ動作を実現するために、Ａｌ組成及びＡｌＧａＮ膜厚を調整する必要がある。具体的には、例えば、両層のＡｌＧａＮバリア層のＡｌ組成を２０％とした場合、ゲート電極端７２直下の両層の合計の厚さは、おおよそ２０ｎｍ以下とする必要がある。
次に、本実施の形態に係る窒化物半導体装置の製造方法（図示せず）を示す。尚、本製造方法は最小の構成を説明しており、これに限定を受けるものではない。また、本製造方法の順序はこれに限定されるものではない。
まず、適宜な（１１１）面のＳｉからなる基板６１（他にも例えばＳａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板）上に、既知のＭＯＣＶＤ法等のエピ成長技術を用いて、適宜なバッファ層６２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を形成する。バッファ層６２の上層に、ＧａＮからなるチャネル層６３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等）を連続的に形成する。チャネル層６３の上層に、チャネル層６３よりもバンドギャップが大きいＡｌＧａＮからなる低Ｃ濃度バリア層６４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等）を連続的に形成する。
次に、既知のフォトリソグラフィ技術とドライエッチング技術を用いて、低Ｃ濃度バリア層６４にリセス部６５を形成する。尚、リセス部６５の底部は、低Ｃ濃度バリア層６４中であっても良いし、低Ｃ濃度バリア層６４を貫通して、チャネル層６３中にあっても良い（図５参照）。
次に、リセス部６５の内壁を含む低Ｃ濃度バリア層６４の表面全体を覆うように、チャネル層６３よりもバンドギャップが大きいＡｌＧａＮからなる高Ｃ濃度バリア層６６（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等）を、既知のＭＯＣＶＤ法等を用いて再成長をする。尚、この時の再成長条件は、リセス部６５を平坦化しないような成長条件が望ましい。詳しくは、縦方向成長（３次元成長）速度と横方向成長（２次元成長）速度が同程度、もしくは縦方向成長（３次元成長）速度の方が横方向成長（２次元成長）速度よりも大きい条件が望ましい。これにより、高Ｃ濃度バリア層６６は、リセス部６５の内壁に沿うように形成され、高Ｃ濃度バリア層６６の表面に凹形状部が形成される。高Ｃ濃度バリア層６６の成長条件は、低Ｃ濃度バリア層６４の成長条件よりも、成長圧力、Ｖ―ＩＩＩ比、成長温度、及び成長レート等を変化させることで、高Ｃ濃度バリア層６６のＣ濃度を、低Ｃ濃度バリア層６４のＣ濃度よりも大きくする。
例えば、ゲート電極６８がメタル電極である場合、ゲート電極６８の形成前に、ソース電極６９及びドレイン電極７０を、既知のフォトリソグラフィ技術と蒸着技術、もしくはスパッタ技術やドライエッチング技術等を用いてゲート電極６８を設ける予定の場所から離間して形成する。ゲート電極６８がメタル電極である場合、ゲート電極６８は、高Ｃ濃度バリア層６６にショットキ接触するメタル電極（例えば、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極）を既知のフォトリソグラフィ技術、蒸着技術、スパッタ技術及びドライエッチング技術等を用いて形成する。
例えば、ゲート電極６８がｐ型の窒化物半導体層である場合、ＭＯＣＶＤ法等を用いて高Ｃ濃度バリア層６６の成長から連続的にｐ型の窒化物半導体を再成長する。尚、ｐ型の窒化物半導体の再成長条件は、高Ｃ濃度バリア層６６の表面の凹形状部を完全に平坦化して埋め込むような成長条件が望ましい。詳しくは、横方向成長（２次元成長）速度が、縦方向成長（３次元成長）速度よりも大きい条件が望ましい。続いて、既知のフォトリソグラフィ技術と選択ドライエッチング技術を用いて、ｐ型の窒化物半導体を選択的にエッチングし、ゲート電極６８を形成する。続いて、ソース電極６９及びドレイン電極７０を、既知のフォトリソグラフィ技術と蒸着技術、もしくはスパッタ技術やドライエッチング技術等を用いてゲート電極６８と離間して形成する。続いて、ゲート電極６８が、ｐ型の半導体である場合、別途ｐ型の半導体の一部に接触するメタル電極（図示せず）を別途設ける必要がある。この場合のｐ型の半導体の一部に接触するメタル電極（Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極）は、ｐ型の半導体にオーミック接触してもショットキ接触しても良いものとする。ｐ型の半導体の一部に接触するメタル電極は、既知のフォトリソグラフィ技術、蒸着技術、スパッタ技術、及びドライエッチング技術等を用いて形成する。
ここで、本実施の形態に係る窒化物半導体装置におけるＦＥＴのノーマリオフ動作を説明する。ノーマリオフ動作の場合、ゲート電極６８が０Ｖで、リセス直下に空乏層が広がっているため２ＤＥＧ層６７は存在せず、オフ状態である。ソース電極６９を接地して、ドレイン電極７０に正のドレイン電圧を負荷し、ゲート電極６８に正のゲート電圧を印加していくと、ゲート電圧がしきい値電圧を超えるとドレイン電流が流れ始めオン状態となる。通常、６００Ｖ定格の汎用のパワー半導体素子では、オフ状態の時、最大で６００Ｖのドレイン電圧が負荷されており、最短で数ナノ秒単位で瞬時にオン状態に切り替える。逆に、オン状態の時、最短で数ナノ秒単位で瞬時に最大で６００Ｖのドレイン電圧が負荷されているオフ状態に切り替える。
本実施の形態に係る窒化物半導体装置の構成によれば、リセス構造であるためゲート電極直下のバリア層厚を薄くでき、ノーマリオフ動作が容易となる。また、ゲート電極と２ＤＥＧ層との間に高Ｃ濃度バリア層が介在し、リセス側壁部においてゲート電極と低Ｃ濃度バリア層との間に高Ｃ濃度バリア層が介在し、且つゲート・ドレイン間のバリア層表面が高Ｃ濃度バリア層で覆われる。これにより、ゲートリークパスを高Ｃ濃度バリア層で全て囲むことができ、ゲートリーク電流を大幅に低減することができる。また、ゲート端が高Ｃ濃度バリア層の凹部の外側にあるため、電界集中するゲート端直下のバリア層を十分に厚くでき、電流コラプスの発生を抑制することができる。また、ゲート電極に覆われている高Ｃ濃度バリア層中のＣによる不純物準位に捕獲される電子は、ゲート電極に近接しており、ゲートの正電圧時にゲート側に引き抜かれ易いため、電流コラプスの発生を抑制することができる。また、ゲート電極がｐ型半導体層である場合、ゲート電極に覆われている高Ｃ濃度バリア層中のＣによる不純物準位に捕獲される電子は、ゲートに正電圧を加えた際にｐ型層から注入されるホールによりキャンセルすることができ、電流コラプスの発生を抑制することができる。
図５は、実施の形態の変形例１に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層８６を有する貫通型リセス型ＦＥＴにおいて高Ｃ濃度バリア層凹部端９３がゲート電極端９２の内側にある断面構造を示す。さらに、実施の形態に係る窒化物半導体装置と比較して、リセス部８５が、低Ｃ濃度バリア層８４を貫き、チャネル層８３内に達している点が構成として異なる。そのため、リセス部８５内壁には、高Ｃ濃度バリア層８６のみが接する。
本変形例に係る窒化物半導体装置において、ゲート電極８８が、高Ｃ濃度バリア層８６にショットキ接触するメタル電極である場合、ゲート電極８８直下でリセス部の上にあるＡｌＧａＮからなる高Ｃ濃度バリア層８６は、ノーマリオフ動作を実現するためにはＡｌ組成及びＡｌＧａＮ膜厚を調整する必要がある。具体的には、例えば、ＡｌＧａＮからなる高Ｃ濃度バリア層８６のＡｌ組成を２０％とした場合、ゲート電極８８直下の厚さは、おおよそ１０ｎｍ以下とする必要がある。
また、本変形例に係る窒化物半導体装置において、ゲート電極８８が、ｐ型ＧａＮ層等の半導体である場合、ゲート電極６８直下でリセス部の上にあるＡｌＧａＮからなる高Ｃ濃度バリア層８６は、ノーマリオフ動作を実現するためにはＡｌ組成及びＡｌＧａＮ膜厚を調整する必要がある。具体的には、例えば、ＡｌＧａＮバリア層のＡｌ組成を２０％とした場合、ゲート電極８８直下の厚さは、おおよそ２０ｎｍ以下とする必要がある。
本変形例に係る窒化物半導体装置の構成によれば、図４に示された実施の形態に係る窒化物半導体装置が奏する効果に付加して、さらに、しきい値電圧がリセス部上にある高Ｃ濃度バリア層８６にのみ制御されるため、リセスエッチング面内バラツキを含まない分、面内均一性や制御性が優れる。また、リセス部８５の直上に高Ｃ濃度バリア層８６が配置されているため、２ＤＥＧ層８７に高Ｃ濃度バリア層８６が接する。これにより、高Ｃ濃度バリア層８６中のＣによる不純物準位に捕獲される電子による電流コラプスの発生が懸念される。しかしながら、図４にて示した実施の形態に係る窒化物半導体装置の効果と同様に、高Ｃ濃度バリア層８６中のＣによる不純物準位に捕獲される電子がゲートに近接しており、ゲートの正電圧時にゲート側に引き抜かれ易いため、電流コラプスの発生を抑制することができる。また、ゲート電極８８がｐ型層である場合、ゲート電極８８に覆われている高Ｃ濃度バリア層８６中のＣによる不純物準位に捕獲される電子は、ゲートに正電圧を加えた際にｐ型層からホールが注入され、高Ｃ濃度バリア層８６中のＣによる不純物準位に捕獲された電子をキャンセルすることができる。よって、電流コラプスの発生を抑制することができる。
図６は、実施の形態の変形例２に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層１０６を有するリセス型ＦＥＴにおいてゲート電極端１１２がリセス部端１１１の直上にある断面構造を示す。つまり、実施の形態およびその変形例１に係る窒化物半導体装置と比較して、リセス部端１１１が、ゲート電極端１１２の直下にある点が構成として異なる。言い換えると、低Ｃ濃度バリア層１０４の上面は、上記第１主面と対向する第２主面と、リセス部側面とを含み、ゲート電極１０８および高Ｃ濃度バリア層１０６を断面視した場合に、当該第２主面と当該リセス部側面との境界であるリセス部端のうち、ドレイン電極１１０に最も近いリセス部端１１１は、ゲート電極端１１２の直下にある。
本変形例に係る窒化物半導体装置の構成によれば、図４及び図５に示された窒化物半導体装置が奏する効果に付加して、さらに、オフ時、最も電界が集中するゲート電極端１１２の直下近辺に、高Ｃ濃度バリア層１０６のみと、低Ｃ濃度バリア層１０４及び高Ｃ濃度バリア層１０６の積層との、両方が配置される。ゲート電極端直下が高Ｃ濃度バリア層１０６のみの場合と比べ、２ＤＥＧ層１０７から高Ｃ濃度バリア層１０６が離れた領域が半分あるため、電流コラプスの発生を抑制することができる。
図７は、実施の形態の変形例３に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層１２６を有するリセス型ＦＥＴにおいてリセス部端１３１がゲート電極端１３２の内側にある断面構造を示す。つまり、実施の形態およびその変形例１に係る窒化物半導体装置と比較して、リセス部端１３１が、ゲート電極端１３２の直下よりも内側にある点が構成として異なる。言い換えると、ゲート電極１２８および高Ｃ濃度バリア層１２６を断面視した場合に、リセス部端のうち、ドレイン電極１３０に最も近いリセス部端１３１は、ゲート電極端１３２の直下よりも、ドレイン電極１３０と反対方向に位置している。
本変形例に係る窒化物半導体装置の構成によれば、図４、図５及び図６に示された窒化物半導体装置が奏する効果に付加して、さらに、オフ時、最も電界が集中するゲート電極端１３２の直下近辺に、低Ｃ濃度バリア層１２４及び高Ｃ濃度バリア層１２６の積層のみが配置される。これにより、２ＤＥＧ層１２７から高Ｃ濃度バリア層１２６が離れているため、電流コラプスの発生を抑制することができる。
図８は、実施の形態の変形例４に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層１４６を有するテーパリセス型ＦＥＴにおいて、高Ｃ濃度バリア層の凹部端がゲート電極端の内側にある断面構造を示す。つまり、図７に示された変形例３に係る窒化物半導体装置と比較して、リセス端部が、テーパ形状となっている点が構成として異なる。
本変形例に係る窒化物半導体装置は、リセス部の側壁１５４が、テーパ形状（リセス側壁が、２ＤＥＧ層１４７に対して、ゲート電極１４８側から外側に向かって９０°以下の傾きを持つ）であることを特徴とする（図４、５、６のリセス部の側壁がテーパ形状を有する図面は図示せず）。言い換えると、リセス部は、ソース電極１４９とドレイン電極１５０との並び方向におけるリセス開口部の長さが、当該並び方向におけるリセス底部の長さより長い形状である。
本変形例に係る窒化物半導体装置の構成によれば、図４〜図７に示された窒化物半導体装置が奏する効果に付加して、さらに、リセス部の側壁１５４をテーパ化することによりゲート端に次いで電界集中する部分であるリセス端への電界集中を緩和することが可能となる。これにより、高Ｃ濃度バリア層１４６中のＣによる不純物準位に捕獲される電子を抑制でき、電流コラプスの発生を抑制することができる。
図９は、実施の形態の変形例５に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層１６６を有するリセス型ＦＥＴにおいて、高Ｃ濃度バリア層１６６の凹部端がゲート電極端の内側にあり、かつ、リセス底部１７５（凹部底面を含む領域）の高Ｃ濃度バリア層１８６の炭素濃度がリセス側壁部１７６（凹部側面を含む領域）の炭素濃度よりも高い断面構造を示している。つまり変形例３に係る窒化物半導体装置と比較して、高Ｃ濃度バリア層１６６のリセス底部１７５の炭素濃度が、リセス側壁部１７６の炭素濃度よりも高い点が構成として異なる（図４、５、６及び８に対応する図面は図示せず）。
本変形例に係る窒化物半導体装置の構成によれば、図４〜図８にて示された窒化物半導体装置が奏する効果に付加して、さらに、ゲートリーク電流の経路の内、ゲート電極１６８から２ＤＥＧ層１６７を経由する２ＤＥＧリークのみを効果的に抑制することが可能となる。２ＤＥＧリークは、表面リーク及びバリアリークに比べ、ゲートリーク成分のうち比率が高いリーク成分である。そのため、本構造ではゲートリーク電流を最小限のＣ添加で効果的に抑制することができる。これにより、オフ時に電界集中が最も強いゲート端部のＣ濃度を相対的に減らすことができ、ゲート端近傍での高Ｃ濃度バリア層１６６中のＣによる不純物準位自体を減らすことができ、電流コラプスの発生を抑制することができる。
図１０は、実施の形態の変形例６に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層１８６を有する貫通リセス型ＦＥＴにおいて高Ｃ濃度バリア層１８６の凹部端がゲート電極端の内側にあり、リセス底部１９５の高Ｃ濃度バリア層１８６のＣ濃度がリセス側壁部よりも部分的に濃い断面構造を示している。つまり変形例５に係る窒化物半導体装置と比較して、非リセス領域における低Ｃ濃度バリア層１８４とチャネル層１８３との境界面の延長面である第１の延長面より上方の低Ｃ濃度バリア層１８４及び高Ｃ濃度バリア層１８６双方を含むバリア部（図示せず）と、第１の延長面より下方のチャネル層１８３をチャネル部と定義した場合、チャネル部の炭素濃度が、バリア部の炭素濃度よりも高い点が構成として異なる（図４、５、６及び８に対応する図面は図示せず）。
本変形例に係る窒化物半導体装置の構成によれば、図４〜図９にて示された窒化物半導体装置が奏する効果に付加して、さらに、ゲートリーク電流の経路の内で、ゲート電極１８８から２ＤＥＧ層１８７を経由する２ＤＥＧリークの内、さらに２ＤＥＧ層１８７にピンポイントで接している部分のみを効果的に抑制することが可能となる。そのため、本構造ではゲートリーク電流を最小限のＣ添加で効果的に抑制することができる。これにより、オフ時に電界集中が最も強いゲート端部のＣ濃度を相対的に減らすことができ、ゲート端近傍での高Ｃ濃度バリア層１８６中のＣによる不純物準位自体を減らすことができ、電流コラプスの発生を抑制することができる。
図１１は、実施の形態の変形例７に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層２０６を有するテーパリセス型ＦＥＴにおいて、高Ｃ濃度バリア層２０６の凹部の底部端がゲート電極端２１２の内側にある断面構造を示している。
本変形例に係る窒化物半導体装置は、リセス部２０５を覆うように形成された高Ｃ濃度バリア層２０６の凹部のソース電極２２９とドレイン電極２３０との並び方向における開口部の長さが、当該並び方向における凹部の底部の長さより長く（つまり凹部の側壁がテーパ形状である）、高Ｃ濃度バリア層２０６の凹部の底部のドレイン側端部２１７（凹部底面端部）が、ゲート電極端２１２の内側であることを特徴とする（図４に対応する図面は図示せず）。言い換えると、高Ｃ濃度バリア層２０６の上面は、ソース電極２０９およびドレイン電極２１０が形成された第１主面と、リセス部２０５に沿って形成された凹部底面と、当該第１主面と当該凹部底面とを繋ぐ凹部側面とを含み、当該凹部底面と当該凹部側面との境界である凹部底面端部のうち、ドレイン電極２１０に最も近い凹部底面端部は、ゲート電極２０８で覆われている。
本変形例に係る窒化物半導体装置の構成によれば、リセス構造であるためゲート電極２０８直下のバリア層厚を薄くでき、ノーマリオフ動作が容易となる。また、ゲート電極２０８と２ＤＥＧ層２０７との間に高Ｃ濃度バリア層２０６が挟まれ、リセス側壁部においてゲート電極２０８と低Ｃ濃度バリア層２０４との間に高Ｃ濃度バリア層２０６が挟まれ、且つゲート・ドレイン間のバリア層表面が高Ｃ濃度バリア層２０６で覆われる。これにより、ゲートリークパスを高Ｃ濃度バリア層２０６で全て囲むことができ、ゲートリーク電流を大幅に低減することができる。また、電界集中するゲート電極端２１２直下のバリア層は十分に厚くでき、電流コラプスの発生を抑制することができる。また、ゲート電極２０８に覆われている高Ｃ濃度バリア層２０６中のＣによる不純物準位に捕獲される電子は、ゲート電極２０８に近接しており、ゲートの正電圧時にゲート電極２０８側に引き抜かれ易いため、電流コラプスの発生を抑制することができる。また、ゲート電極２０８がｐ型層である場合、ゲート電極２０８に覆われている高Ｃ濃度バリア層２０６中のＣによる不純物準位に捕獲される電子は、ゲートに正電圧を加えた際にｐ型層から注入されるホールによりキャンセルすることができ、電流コラプスの発生を抑制することができる。さらに、高Ｃ濃度バリア層２０６の側壁をテーパ化することにより、ゲート端に次いで電界集中する部分である高Ｃ濃度バリア層２０６の凹部の底部端への電界集中を緩和することにより、高Ｃ濃度バリア層２０６中のＣによる不純物準位に捕獲される電子を抑制でき、電流コラプスの発生を抑制することができる。
図１２は、実施の形態の変形例８に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層２２６を有するテーパリセス型ＦＥＴにおいて、低Ｃ濃度バリア層のドレイン側端部２３８がゲート電極端２３２の内側にある断面構造を示している。また、本変形例に係る窒化物半導体装置は、変形例５に係る窒化物半導体装置と比較して、低Ｃ濃度バリア層２２４のドレイン側端部２３８（リセス部底面端部）が、ゲート電極端２３２の内側である点が構成として異なる。言い換えると、低Ｃ濃度バリア層２２４の上面は、上記第１主面と対向する第２主面と、当該第２主面およびリセス部２２５の底面を繋ぐリセス部側面とを含み、ゲート電極２２８および低Ｃ濃度バリア層２２４を断面視した場合に、当該リセス部側面とリセス部底面との境界であるリセス部底面端部のうち、ドレイン電極２３０に最も近いリセス部底面端部は、ゲート電極２２８のドレイン側の端部の直下よりも、ドレイン電極２３０と反対方向に位置している。
本変形例に係る窒化物半導体装置の構成によれば、、図１１にて示された窒化物半導体装置が奏する効果に付加して、さらに、オフ時、最も電界が集中するゲート電極端２３２の直下近辺に、低Ｃ濃度バリア層２２４及び高Ｃ濃度バリア層２２６の積層のみがある。これにより２ＤＥＧ層２２７から高Ｃ濃度バリア層２２６が離れているため、電流コラプスの発生を抑制することができる。
図１３は、実施の形態の変形例９に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層２４６を有するテーパリセス型ＦＥＴにおいて、高Ｃ濃度バリア層凹部端２５３がゲート電極端２５２の内側にある断面構造を示す。つまり変形例７及び８に係る窒化物半導体装置と比較して、高Ｃ濃度バリア層２４６の凹部のドレイン側の端部（高Ｃ濃度バリア層凹部端２５３）が、ゲート電極端２５２の内側である点が構成として異なる（図４に対応する図面は図示せず）。言い換えると、上記第１主面と上記凹部側面との境界である高Ｃ濃度バリア層凹部端のうち、ドレイン電極２５０に最も近い高Ｃ濃度バリア層凹部端２５３は、ゲート電極２４８で覆われている。
本変形例に係る窒化物半導体装置の構成によれば、図１１及び図１２にて示された窒化物半導体装置が奏する効果に付加して、さらに、オフ時、最も電界が集中するゲート電極端２５２の直下近辺に、低Ｃ濃度バリア層２４４及び高Ｃ濃度バリア層２４６の積層のみがあり、且つ低Ｃ濃度バリア層２４４及び高Ｃ濃度バリア層２４６の厚さの和は十分な厚みがある。これにより、２ＤＥＧ層２４７から高Ｃ濃度バリア層２４６が十分に離れているため、電流コラプスの発生をさらに抑制することができる。
図１４は、実施の形態の変形例１０に係る窒化物半導体装置の構造を示す断面図である。より具体的には、高Ｃ濃度バリア層２６６を有するテーパリセス型ＦＥＴにおいて、リセス部端２７１がゲート電極端２７２の内側にある断面構造を示す。つまり変形例７〜９に係る窒化物半導体装置と比較して、リセス部２６５のドレイン側の端部（リセス部端２７１）が、ゲート電極端２７２の内側である点が構成として異なる（図４に対応する図面は図示せず）。言い換えると、低Ｃ濃度バリア層２６４の上面は、上記第１主面と対向する第２主面と、リセス部側面とを含み、ゲート電極２６８および高Ｃ濃度バリア層２６６を断面視した場合に、当該第２主面と当該リセス部側面との境界であるリセス部端のうち、ドレイン電極２７０に最も近いリセス部端２７１は、ゲート電極２６８のドレイン側の端部の直下よりも、ドレイン電極２７０と反対方向に位置している。
本変形例に係る窒化物半導体装置の構成によれば、図１１〜図１３にて示された窒化物半導体装置が奏する効果に付加して、さらに、オフ時、最も電界が集中するゲート電極端２７２の直下近辺に、低Ｃ濃度バリア層２６４及び高Ｃ濃度バリア層２６６の積層のみがあり、且つ低Ｃ濃度バリア層２６４及び高Ｃ濃度バリア層２６６の厚さの和は十分な厚みがあり、且つ高Ｃ濃度バリア層２６６の厚さに対する低Ｃ濃度バリア層２６４の厚さの割合が最大である。これにより、２ＤＥＧ層２６７から高Ｃ濃度バリア層２６６が最も離れているため、電流コラプスの発生を最も抑制することができる。
表１に、本実施の形態に係る、図７で示された高Ｃ濃度バリア層１２６を有する貫通型リセス型ＦＥＴ（リセス端がゲート電極端の内側にある構造）と、比較例に係る貫通型リセス型ＦＥＴとの電気特性の比較を示す。
Figure 0006555542
なお、ここではチャネル層としてＧａＮを用い、低Ｃ濃度バリア層および高Ｃ濃度バリア層として、ともにＡｌ０．２Ｇａ０．８Ｎを用いた。低Ｃ濃度バリア層の厚さは３０ｎｍ〜８０ｎｍである。また、ゲート電極は、厚さが１００ｎｍ〜５００ｎｍのＭｇドープｐ型ＧａＮを用い、Ｍｇ濃度は５〜１０×１０１９ｃｍ−３である。本実施例（変形例３）で示した構造（低Ｃ濃度バリア層１２４の炭素濃度が５×１０１６ｃｍ−３であり、高Ｃ濃度バリア層１２６の炭素濃度が１×１０１７ｃｍ−３である構造）と、比較例に係る構造（高Ｃ濃度バリア層のＣ濃度を低Ｃ濃度バリア層と同じ（５×１０１６ｃｍ−３）にした場合）の、ゲートリーク電流及び電流コラプス量（電圧）を比較をした。その結果、高Ｃ濃度バリア層のＣ濃度を、低Ｃ濃度バリア層のＣ濃度の２倍とすることにより、電流コラプス量（電圧）は変わらずに、ゲートリーク電流が約３分の１に低減した。
つまり、本実施形態を用いることにより、ゲートリーク電流を低減し、電流コラプスの発生を抑制することができる。尚、ゲートリーク電流は、ウェハ面内の１０００個程度のＦＥＴの中央値を比較している。また、電流コラプス電圧は、ウェハセンタの１個のＦＥＴにおいて、あるドレイン電圧でオンオフを繰り返し、ＦＥＴがオン時のオン抵抗が、ある値を超える際のドレイン電圧を比較している。
また、本実施形態で示しているＣ濃度については、例えば、２次イオン質量分析法（ＳＩＭＳ）等で取得できる結晶中のＣ含有量（個／ｃｍ−３）において、Ｃの含有量が低濃度、高濃度の議論をしている。また、例えば、ＳＩＭＳでのＣ濃度のキャリブレーションでは、Ｃを含有するＧａＮ結晶の定量サンプルでキャリブレーションを実施した後、全ての層（例えば、チャネル層、低Ｃ濃度バリア層や高Ｃ濃度バリア層）のＳＩＭＳ分析を実施している。そのため、例えばバリア層がＡｌＧａＮであった場合は、ＧａＮ結晶の定量サンプルでキャリブレーションしているため、既知のマトリックス効果等の影響もあり、必ずしもＡｌＧａＮ中の真のＣの濃度を得られているとは限らない。しかしながら、本実施形態で示されたＣ濃度については、この既知のマトリックス効果等の外部影響も加味した上での濃度の比較であると定義する。
また、単純にＣ濃度と言っても、例えば、同じ高Ｃ濃度バリア層の中でも、深さ方向に必ずしも一定ではないことが考えられる。従って、本実施形態で示しているＣ濃度では、例えばある一つの層中のＣ濃度の深さ辺りの平均値で濃度を比較すると定義する。尚、ここで示しているＣ濃度の測定手法の例は単に一例であり、オージェ電子分光（ＡＥＳ）法や、エネルギー分散型Ｘ線分析（ＥＤＳ、ＥＤＸ）法、Ｘ線光電子分光（ＸＰＳ）法等の既知の元素分析手法で解析しても良い。
本発明は、ゲートリーク電流を抑制でき、かつ電流コラプスを低減できるＦＥＴを提供でき、もってパワーデバイスの性能を向上させることができる。
１、２１、４１、６１、８１、１０１、１２１、１４１、１６１、１８１、２０１、２２１、２４１、２６１ 基板
２、２２、４２、６２、８２、１０２、１２２、１４２、１６２、１８２、２０２、２２２、２４２、２６２ バッファ層
３、２３、４３、６３、８３、１０３、１２３、１４３、１６３、１８３、２０３、２２３、２４３、２６３ チャネル層
６、２６、４６、６６、８６、１０６、１２６、１４６、１６６、１８６、２０６、２２６、２４６、２６６ 高Ｃ濃度バリア層
７、２７、４７、６７、８７、１０７、１２７、１４７、１６７、１８７、２０７、２２７、２４７、２６７ ２ＤＥＧ層
８、２８、４８、６８、８８、１０８、１２８、１４８、１６８、１８８、２０８、２２８、２４８、２６８ ゲート電極
９、２９、４９、６９、８９、１０９、１２９、１４９、１６９、１８９、２０９、２２９、２４９、２６９ ソース電極
１０、３０、５０、７０、９０、１１０、１３０、１５０、１７０、１９０、２１０、２３０、２５０、２７０ ドレイン電極
２４、４４、６４、８４、１０４、１２４、１４４、１６４、１８４、２０４、２２４、２４４、２６４ 低Ｃ濃度バリア層
４５、６５、８５、１０５、１２５、１４５、１６５、１８５、２０５、２２５、２４５、２６５ リセス部
５２、７２、９２、１１２、１３２、２１２、２３２、２５２、２７２ ゲート電極端
７３、９３、２５３ 高Ｃ濃度バリア層凹部端
１１１、１３１、２７１ リセス部端
１５４ リセス部の側壁
１７５、１９５ リセス底部
１７６ リセス側壁部
２１７ 凹部の底部のドレイン側端部
２３８ 低Ｃ濃度バリア層のドレイン側端部

Claims (12)

  1. 基板と、
    前記基板上に形成されたチャネル層と、
    前記チャネル層の上に形成され、リセス部を有する低Ｃ濃度バリア層と、
    前記リセス部及び前記低Ｃ濃度バリア層を覆うように形成された、前記低Ｃ濃度バリア層よりも炭素含有量が多い高Ｃ濃度バリア層と、
    前記リセス部の上に形成されたゲート電極と、
    前記ゲート電極の両側方にそれぞれ前記ゲート電極と離間して形成されたソース電極及びドレイン電極とを有し、
    前記低Ｃ濃度バリア層及び前記高Ｃ濃度バリア層は、いずれも炭素を含有し、
    前記高Ｃ濃度バリア層は前記低Ｃ濃度バリア層より炭素含有量が多く、
    前記低Ｃ濃度バリア層及び前記高Ｃ濃度バリア層は、前記チャネル層よりバンドギャップが大きく、
    前記高Ｃ濃度バリア層の上面は、前記ソース電極および前記ドレイン電極が形成された第１主面と、前記リセス部に沿って形成された凹部底面と、前記第１主面および前記凹部底面を繋ぐ凹部側面とを含み、
    前記第１主面と前記凹部側面との境界である高Ｃ濃度バリア層凹部端のうち、前記ドレイン電極に最も近い高Ｃ濃度バリア層凹部端は、前記ゲート電極で覆われている
    ことを特徴とする窒化物半導体装置。
  2. 前記低Ｃ濃度バリア層の上面は、前記第１主面に対向する第２主面と、リセス部側面とを含み、
    前記ゲート電極および前記高Ｃ濃度バリア層を断面視した場合に、
    前記第２主面と前記リセス部側面との境界であるリセス部端のうち、前記ドレイン電極に最も近いリセス部端は、前記ゲート電極の前記ドレイン側の端部の直下にある
    ことを特徴とする請求項１に記載の窒化物半導体装置。
  3. 前記低Ｃ濃度バリア層の上面は、前記第１主面に対向する第２主面と、リセス部側面とを含み、
    前記ゲート電極および前記高Ｃ濃度バリア層を断面視した場合に、
    前記第２主面と前記リセス部側面との境界であるリセス部端のうち、前記ドレイン電極に最も近いリセス部端は、前記ゲート電極の前記ドレイン側の端部の直下よりも、前記ドレイン電極と反対方向に位置している
    ことを特徴とする請求項１に記載の窒化物半導体装置。
  4. 前記ソース電極と前記ドレイン電極との並び方向における前記リセス部の開口部の長さは、前記並び方向における前記リセス部の底部の長さより長い
    ことを特徴とする請求項１〜３のいずれか一項に記載の窒化物半導体装置。
  5. 前記高Ｃ濃度バリア層のうち、前記凹部底面を含む領域の炭素濃度は、前記凹部側面を含む領域の炭素濃度よりも高い
    ことを特徴とする請求項１〜４のいずれか一項に記載の窒化物半導体装置。
  6. 前記リセス部は、前記低Ｃ濃度バリア層を上面から下面にわたって貫通する貫通リセス構造を有し、
    前記高Ｃ濃度バリア層は、
    前記低Ｃ濃度バリア層と前記チャネル層との非リセス部における界面の延長面である第１の延長面より上方のバリア部と、
    前記第１の延長面より下方のチャネル部とを有し、
    前記チャネル部の炭素濃度が、前記バリア部の炭素濃度よりも高い
    ことを特徴とする請求項１〜５のいずれか一項に記載の窒化物半導体装置。
  7. 基板と、
    前記基板上に形成されたチャネル層と、
    前記チャネル層の上に形成され、リセス部が形成された低Ｃ濃度バリア層と、
    前記リセス部及び前記低Ｃ濃度バリア層を覆うように形成された、前記低Ｃ濃度バリア層よりも炭素含有量が多い高Ｃ濃度バリア層と、
    前記リセス部の上に形成されたゲート電極と、
    前記ゲート電極の両側方にそれぞれ前記ゲート電極と離間して形成されたソース電極及びドレイン電極とを有し、
    前記ソース電極と前記ドレイン電極との並び方向における前記高Ｃ濃度バリア層の凹部の開口部の長さが、前記並び方向における前記凹部の底部の長さより長く、
    前記低Ｃ濃度バリア層及び前記高Ｃ濃度バリア層は、いずれも炭素を含有し、
    前記高Ｃ濃度バリア層は、前記低Ｃ濃度バリア層より炭素含有量が多く、
    前記低Ｃ濃度バリア層及び前記高Ｃ濃度バリア層は、前記チャネル層よりバンドギャップが大きく、
    前記高Ｃ濃度バリア層の上面は、前記ソース電極および前記ドレイン電極が形成された第１主面と、前記リセス部に沿って形成された凹部底面と、前記第１主面と前記凹部底面とを繋ぐ凹部側面とを含み、
    前記凹部底面と前記凹部側面との境界である凹部底面端のうち、前記ドレイン電極に最も近い凹部底面端は、前記ゲート電極で覆われている
    ことを特徴とする窒化物半導体装置。
  8. 前記リセス部は、前記低Ｃ濃度バリア層を上面から下面にわたって貫通する貫通リセス構造を有し、
    前記低Ｃ濃度バリア層の上面は、前記第１主面と対向する第２主面と、前記第２主面およびリセス部底面を繋ぐリセス部側面とを含み、
    前記ゲート電極および前記低Ｃ濃度バリア層を断面視した場合に、
    前記リセス部側面と前記リセス部底面との境界であるリセス部底面端のうち、前記ドレイン電極に最も近いリセス部底面端は、前記ゲート電極の前記ドレイン側の端部の直下よりも、前記ドレイン電極と反対方向に位置している
    ことを特徴とする請求項７に記載の窒化物半導体装置。
  9. 前記第１主面と前記凹部側面との境界である高Ｃ濃度バリア層凹部端のうち、前記ドレイン電極に最も近い高Ｃ濃度バリア層凹部端は、前記ゲート電極で覆われている
    ことを特徴とする請求項７に記載の窒化物半導体装置。
  10. 前記低Ｃ濃度バリア層の上面は、前記第１主面と対向する第２主面と、リセス部側面とを含み、
    前記ゲート電極および前記高Ｃ濃度バリア層を断面視した場合に、
    前記第２主面と前記リセス部側面との境界であるリセス部端のうち、前記ドレイン電極に最も近いリセス部端は、前記ゲート電極の前記ドレイン側の端部の直下よりも、前記ドレイン電極と反対方向に位置している
    ことを特徴とする請求項７に記載の窒化物半導体装置。
  11. 前記ゲート電極、前記低Ｃ濃度バリア層、および前記高Ｃ濃度バリア層を断面視した場合に、
    前記ゲート電極の前記ドレイン側の端部の直下にある前記低Ｃ濃度バリア層の膜厚と、前記高Ｃ濃度バリア層の膜厚との和の膜厚が、３０ｎｍ以上である
    ことを特徴とする請求項１〜１０のいずれか一項に記載の窒化物半導体装置。
  12. 基板上にチャネル層を形成する工程と、
    前記チャネル層の上に、前記チャネル層よりもバンドギャップが大きく、炭素を含有する低Ｃ濃度バリア層を形成する工程と、
    前記低Ｃ濃度バリア層に、リセス部を形成する工程と、
    前記リセス部及び前記低Ｃ濃度バリア層を覆うように、前記チャネル層よりもバンドギャップが大きく、かつ、前記低Ｃ濃度バリア層よりも炭素含有量が多い高Ｃ濃度バリア層を形成する工程と、
    前記リセス部の上方であって、前記高Ｃ濃度バリア層の上にゲート電極を形成する工程と、
    前記高Ｃ濃度バリア層の上であって、前記ゲート電極の両側方に、前記ゲート電極と離間してソース電極及びドレイン電極を形成する工程とを含み、
    前記高Ｃ濃度バリア層の上面は、前記ソース電極および前記ドレイン電極が形成された第１主面と、前記リセス部に沿って形成された凹部底面と、前記第１主面および前記凹部底面を繋ぐ凹部側面とを含み、
    前記リセス部を形成する工程、前記高Ｃ濃度バリア層を形成する工程および前記ゲート電極を形成する工程では、前記第１主面と前記凹部側面との境界である高Ｃ濃度バリア層凹部端のうち、前記ドレイン電極に最も近い高Ｃ濃度バリア層凹部端が前記ゲート電極で覆われるように、前記リセス部、前記高Ｃ濃度バリア層および前記ゲート電極を形成する
    窒化物半導体装置の製造方法。
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