JP2004056982A - 電源回路 - Google Patents
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Abstract
【課題】ＣＭＯＳ集積回路を用いた同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供すること。
【解決手段】ＰＷＭ信号をゲートに、ＶＩＮ（＝ＶＤＤ）をソースに接続するＰＭＯＳ（ＱＰ１）のドレインに接続され、ＶＳＳをソースに有す、ＮＭＯＳ（ＱＮ１）のドレインに接続される中間ノード電圧ＶＭＡが、ＮＭＯＳ（ＱＮ１）オン時に、アンダーシュートから戻って基準電位ＶＳＳレベルを越えたときこれを検出してＮＭＯＳ（ＱＮ１）のゲート電圧をローレベル（オフ）にする。また、ＮＭＯＳ（ＱＮ１）オン時に、中間ノード電圧ＶＭＡが、アンダーシュートから基準電位ＶＳＳレベルに戻ったタイミング（ゼロ点位置）を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてＰＷＭ回路３３に帰還してＰＷＭ信号のパルス幅を制御し、負荷変化に対応させる。
【選択図】 図１
【解決手段】ＰＷＭ信号をゲートに、ＶＩＮ（＝ＶＤＤ）をソースに接続するＰＭＯＳ（ＱＰ１）のドレインに接続され、ＶＳＳをソースに有す、ＮＭＯＳ（ＱＮ１）のドレインに接続される中間ノード電圧ＶＭＡが、ＮＭＯＳ（ＱＮ１）オン時に、アンダーシュートから戻って基準電位ＶＳＳレベルを越えたときこれを検出してＮＭＯＳ（ＱＮ１）のゲート電圧をローレベル（オフ）にする。また、ＮＭＯＳ（ＱＮ１）オン時に、中間ノード電圧ＶＭＡが、アンダーシュートから基準電位ＶＳＳレベルに戻ったタイミング（ゼロ点位置）を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてＰＷＭ回路３３に帰還してＰＷＭ信号のパルス幅を制御し、負荷変化に対応させる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、ＣＭＯＳ集積回路を用いた同期整流方式の電源集積回路において、消費電力の低減と、負荷変動に対する高速応答が可能な電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１４に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１４において、電源回路は、ハイサイドトランジスタであるＰＭＯＳ（ＱＰ１）とローサイドトランジスタであるＮＭＯＳ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ６３と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路６１と、を有して構成されている。
【０００８】
ＰＷＭ回路６１は、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳＨ，ＳＬをＰＷＭ信号として出力し、ＰＭＯＳ（ＱＰ１）とＮＭＯＳ（ＱＮ１）の各ゲートに印加する。高周波パルスＳＨ，ＳＬは図１５（ａ），（ｂ）に示すようなパルスである。入力電圧として直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子２４と基準電位ＶＳＳ（例えば０．３Ｖ）を与える端子２５との間に、ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されており、各トランジスタが上記のほぼ同期した高周波パルスＳＨ，ＳＬにて交互にオン，オフすることにより、接続点である中間ノードＫに図１５（ｃ）に示すような交流電圧ＶＭＡを発生する。ＰＭＯＳ（ＱＰ１）がオフしている期間でＮＭＯＳ（ＱＮ１）がオンしたとき、中間ノード電位ＶＭＡは一旦アンダーシュートして基準電位ＶＳＳよりも低い電位となり、アンダーシュートから戻ってＰ点にてＶＳＳレベルと交差した後、ＶＳＳレベルを越えて上昇している。
【０００９】
なお、図１５（ａ），（ｂ）でＮＭＯＳ（ＱＮ１）のゲートに供給されるゲートパルスＳＬが、ＰＭＯＳ（ＱＰ１）のゲートパルスＳＨに対して若干遅延しているのは、ＰＭＯＳ（ＱＰ１）を確実にオフしてからもう一方のＮＭＯＳ（ＱＮ１）をオンするようにして、ＰＭＯＳ及びＮＭＯＳが同時にオンして電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れることのないようにするためである。また、ＮＭＯＳ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００１０】
中間ノードＫと基準電位ＶＳＳを与える端子２５との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴが出力される。そして、出力電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ６３の−端子に帰還され、基準電位ＶＳＳを与える端子２８に接続した基準電圧源Ｅの基準電圧値と比較される。エラーアンプ６３の比較結果である誤差出力はＰＷＭ回路６１に供給され、該誤差出力にてＰＷＭ回路６１が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶＯＵＴ（例えば１．５Ｖ）が常に一定となるように制御されるようになっている。
【００１１】
一方、レギュレータ出力ＶＯＵＴの負荷が急激に変化した場合、スイッチングレギュレータも負荷に応じてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ、パルス幅変調）の制御を行わなければならない。一般的に出力電圧ＶＯＵＴからの帰還をかけた場合その応答性は低い。このため、負荷電流の変化により制御を行うことによって、負荷応答性を高めている。一般的には、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視することが行われている。
【００１２】
例えば、図１６に示すように、コイルＬ１と出力端子２７との間に電流検出用抵抗ＲＳを挿入し、該抵抗ＲＳの両端の電位差を増幅器６２で増幅してエラーアンプ６３の−端子に帰還する。或いは、電流検出用抵抗ＲＳを、ＰＭＯＳ（ＱＮ１）のソースＳと直流電圧ＶＩＮの端子２４との間に挿入し、該抵抗ＲＳの両端の電位差をフィードバックする。
【００１３】
【発明が解決しようとする課題】
ところで、図１４の電源回路では、動作時のＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の中間ノードＫの電圧ＶＭＡの波形は、図１５（ｃ）に示すようになっている。ＰＭＯＳ（ＱＮ１）がオフしている期間に、ＮＭＯＳ（ＱＮ１）がオンし、ＮＭＯＳ側から負荷に電力は供給される。このとき、中間ノード電圧ＶＭＡの電位は基準電位ＶＳＳレベルよりも低い電位となり、基準電位ＶＳＳ側から中間ノードＫ側（即ち負荷側）に電流が流れる。
【００１４】
しかしながら、消費される電流が少ない、すなわち軽い負荷の場合、ＮＭＯＳ（ＱＰ１）がオンしている期間に、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳよりも上昇し、中間ノードＫからＶＳＳ側に向って電流が流れ（即ち電流が逆流することになり）、電力消費するという問題がある。このためＮＭＯＳ（ＱＰ１）をオフさせる制御が必要となる。
【００１５】
一方、負荷電流の変化によりＰＷＭ制御を行うことで、負荷応答性を高めているが、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視すると、抵抗を挿入することにより、抵抗による部品が大きく部品増を招き，また抵抗での損失による効率低下が発生するという問題がある。
【００１６】
そこで、本発明は、同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位（中間ノード電位）が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＣＭＯＳインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するもので、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００１８】
本発明のこのような構成によれば、ＣＭＯＳインバータ回路部において、Ｐチャンネルトランジスタがオフした後、Ｎチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらＮチャンネルトランジスタを強制的にオフにする（即ちＮチャンネルトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００１９】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Ｎチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、前記第１のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Ｎチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記Ｐチャンネルトランジスタがオンしている期間にはオンし、前記Ｎチャンネルトランジスタがオンしている期間にはオフする第２のスイッチと、を具備することが好ましい。
【００２０】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにＮチャンネルトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング（ゼロ点位置）が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【００２１】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するＰＷＭ手段と、を具備したものである。
【００２２】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００２３】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給する一方、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２４】
本発明のこのような構成によれば、ＭＯＳインバータ回路部において、Ｐチャンネルトランジスタがオフした後、Ｎチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらＮチャンネルトランジスタを強制的にオフにする（即ちＮチャンネルトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００２５】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２６】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００２７】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２８】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００２９】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、前記第１のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第２のスイッチと、を具備することが好ましい。
【００３０】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにローサイドトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング（ゼロ点位置）が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【００３１】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するＰＷＭ手段と、を具備したものである。
【００３２】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００３３】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００３４】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００３５】
また、本発明において、前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことが好ましい。
【００３６】
このような構成によれば、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【００３７】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００３８】
図１は本発明の第１の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【００３９】
図１において、電源回路は、ハイサイドトランジスタとしてのＰＭＯＳ（ＱＰ１）とローサイドトランジスタとしてのＮＭＯＳ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭコントローラ３０と、を有して構成されている。前記ＣＭＯＳインバータ回路は、直流電圧ＶＩＮを入力し、適宜な直流電圧ＶＯＵＴに変換して出力するＤＣ−ＤＣ変換回路を構成している。
【００４０】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ１）のソースは端子１に接続し、ＮＭＯＳ（ＱＮ１）のソースは端子２に接続している。
【００４１】
ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各ゲートには、ＰＷＭコントローラ３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００４２】
なお、図２（ａ），（ｂ）に示すようにＮＭＯＳ（ＱＮ１）のゲートパルスＳＬを、ＰＭＯＳ（ＱＰ１）のゲートパルスＳＨに対して若干遅延させており、ＰＭＯＳ（ＱＰ１）を確実にオフしてからもう一方のＮＭＯＳ（ＱＮ１）をオンするようにして、ＰＭＯＳ及びＮＭＯＳの同時オンによって電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れるのを防いでいる。また、ＮＭＯＳ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるローサイド側ＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００４３】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶＳＳが与えられる端子３との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴ（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００４４】
そして、出力の直流電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶＳＳが与えられる端子５に接続した基準電圧源Ｅの基準電圧値と比較される。
【００４５】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭコントローラ３０に供給され、該誤差電圧にてＰＷＭ回路３３が生成するＰＷＭ信号のパルス幅が制御される。
【００４６】
ＰＷＭコントローラ３０は、エラーアンプ４０の誤差出力に基づいてパルス幅が制御されたＰＷＭ信号を生成するＰＷＭ回路３３と、ＰＭＯＳ（ＱＰ１）がオフしている期間でＮＭＯＳ（ＱＮ１）がオンしている時に、前記中間ノードＫの電位ＶＭＡがＶＳＳレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶＳＳレベルに達し更に上昇したことを検出することによって、検出信号ＮＯＦＦを出力する検出回路３１と、ＣＭＯＳインバータ回路に供給するＰＷＭ信号ＳＨ，ＳＬのうち、ＮＭＯＳ（ＱＮ１）のオン，オフに係わるＰＷＭ信号ＳＬのパルス幅を前記検出信号ＮＯＦＦにより制御して、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンしている時に、ＮＭＯＳ（ＱＮ１）のオン状態をオフさせる制御を行う出力ドライバ３２と、を備えて構成されている。なお、ＰＷＭ回路３３と出力ドライバ３２とは、ＰＷＭ手段を構成している。
【００４７】
次に、図１の回路動作を、図２乃至図４を参照して説明する。
【００４８】
図２は図１におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャートであり、（ａ）はＰＷＭ信号ＳＨ、（ｂ）はＰＷＭ信号ＳＬ、（ｃ）は中間ノード電位ＶＭＡをそれぞれ示している。図３は図２（ｃ）を拡大して示す拡大図である。図４は基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路３１の検出信号ＮＯＦＦとの関係を示すタイミングチャートであり、（ａ）はＰＭＯＳがオフしている期間でＮＭＯＳがオンの時の、基準電位ＶＳＳに対する中間ノード電位ＶＭＡの変化状態（軽負荷時）を示し、（ｂ）はＶＭＡとＶＳＳに基づいて検出回路３１で生成される検出信号ＮＯＦＦを示している。
【００４９】
ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各ゲートには、ＰＷＭコントローラ３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各ＭＯＳトランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされる。図２（ｃ）に示すようにＰＭＯＳ（ＱＰ１）がオンし、ＮＭＯＳ（ＱＮ１）がオフしている期間には、電源からの直流電圧ＶＩＮ（＝ＶＤＤ）に基づいた負荷電流がコイルＬ１を介して安定化容量Ｃ０に充電されるので、中間ノード電位ＶＭＡは直流電圧ＶＩＮ（＝ＶＤＤ）となり、ＰＭＯＳ（ＱＰ１）がオフしＮＭＯＳ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは基準電位ＶＳＳ（＝ＧＮＤ）より若干低いレベルにまで降下した後上昇し、ＶＳＳレベルとＰ点にて交差し、更に上昇してＶＳＳ（＝ＧＮＤ）を越えたレベルにまで上昇する。
【００５０】
ＰＭＯＳ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化は、図３に示すようになっており、ＰＭＯＳ（ＱＰ１）のオフ期間にＮＭＯＳ（ＱＮ１）がオンした後のＮＭＯＳオン期間Ｔ２においてはＶＳＳレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後ＶＳＳレベルを越えて上昇している。そして、ＰＭＯＳ（ＱＰ１）がオンしている期間Ｔ１においては、中間ノード電圧ＶＭＡはＶＩＮ（＝ＶＤＤ）一定を保持している。
【００５１】
検出回路３１は、その検出信号ＮＯＦＦとして、図４（ａ），（ｂ）に示すように、上記期間Ｔ２において中間ノード電位ＶＭＡが基準電位ＶＳＳレベルより低いときはハイレベル信号（Ｈ）を出力し、ＶＳＳレベルより上昇したときはローレベル信号（Ｌ）を出力する。
【００５２】
出力ドライバ３２は、期間Ｔ２において、図４（ｂ）の検出信号ＮＯＦＦを受けると、図２（ｂ）のパルスＳＬの２点鎖線にて示すパルス幅をＰ点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これによりＮＭＯＳ（ＱＮ１）のオンする期間は短くなるが、ＮＭＯＳ（ＱＮ１）がオンし続けることによる中間ノードＫ（従って安定化容量Ｃ０）から基準電位ＶＳＳ側に流れる逆方向電流によって発生する電力損失を防止できる効果が大きい。
【００５３】
図５は上記検出回路３１の構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ３の切換えタイミングを示す図である。ここでは、一段のインバータ（３１１）を用いた例を示している。
【００５４】
検出回路３１は、中間ノード電位ＶＭＡの入力端６と、スイッチＳ１，Ｓ２と、結合コンデンサＣ１と、インバータ３１１と、スイッチＳ３と、ナンドゲート３１４と、インバータ３１５と、検出信号ＮＯＦＦの出力端１０と、を有して構成されている。インバータ３１１は、電源電圧ＶＩＮ（＝ＶＤＤ）と基準電位ＶＳＳと同じ電圧を用いて駆動される。スイッチＳ１，Ｓ２はそれぞれ入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチであってインバータ３１１の入出力端間に並列に接続されている。
【００５５】
入力端６には中間ノード電位ＶＭＡが入力され、期間Ｔ２においてはスイッチＳ１，Ｓ２を介し、更に結合コンデンサＣ１を介してインバータ３１１の入力点ａに供給される。このときスイッチＳ３は開放であるので、入力点ａの信号は反転されてナンド（ＮＡＮＤ）ゲート３１４の一方の入力端に入力し、もう一方の入力端９に与えられている期間Ｔ２を示すハイレベル信号との間でナンド（ＮＡＮＤ）がとられ、さらにインバータ３１５を介して出力端１０に検出信号ＮＯＦＦとして出力される。また、期間Ｔ１においては、結合コンデンサＣ１の入力端はＶＳＳレベルにされ、上記スイッチＳ３はショートされる。
【００５６】
なお、スイッチＳ１は、期間Ｔ１において入力電圧ＶＭＡがＶＩＮ（＝ＶＤＤ）になったときにスイッチＳ１の出力端を介して後段に電源電圧ＶＩＮの影響が及ばないようにスイッチＳ１の出力端をＶＳＳレベル側にしておくために設けてある。
【００５７】
また、上記のナンドゲート３１４，インバータ３１５は、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３１１で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００５８】
端子６に入力される上記中間ノード電位ＶＭＡと、端子７，８に与えられる基準電位ＶＳＳとの一方が、期間Ｔ２，Ｔ１に対応したスイッチＳ１，Ｓ２の切換えに応じて入力され、結合コンデンサＣ１の入力端に加えられることになる。
【００５９】
従って、まず、期間Ｔ１においては、ＶＳＳが入力とされ、インバータ３１１の入出力はショートしているので、インバータ３１１の入力点ａの実行レベルはＶＩＮ／２（＝Ｖｒｅｆ）に収まっている。この状態に設定して、次に図６に示すように期間Ｔ２のタイミングで、ＮＭＯＳ（ＱＮ１）がオンしたところでＶＭＡはアンダーシュートしてＶＳＳより少し低い電圧になる。これがコンデンサＣ１による容量カップリングにてインバータ３１１の入力点ａに伝送されるので、このときのインバータ３１１の入力点ａではしきい値Ｖｒｅｆ（＝ＶＩＮ／２）より低い入力レベルとなり、インバータ３１１の反転出力はハイ（Ｈ）レベル、その後、ＶＭＡがＶｒｅｆより高くなると、インバータ３１１の反転出力はロー（Ｌ）レベルになる。
【００６０】
即ち、期間Ｔ２において、出力端子１０に得られる検出信号ＮＯＦＦは、ＶＳＳレベルに対するＶＭＡの変化に応じて、Ｈレベル→Ｌレベルの変化となって検出される。
【００６１】
図７は上記検出回路３１のもう一つの構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ４の切換えタイミングを示す図である。ここでは、二段のインバータ（３１１，３１２）を用いた例を示している。スイッチＳ１，Ｓ２は入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチである。
【００６２】
図７の例では、図５におけるインバータ３１１の後段に、結合コンデンサＣ２及びインバータ３１２と、及びインバータ３１３をさらに追加したものであり、インバータ３１２の入出力間にはスイッチＳ４を並列に接続している。インバータ３１２は、インバータ３１１と同様に、電源電圧ＶＩＮ（＝ＶＤＤ）と基準電位ＶＳＳと同じ電圧を用いて駆動される。インバータ３１２と前述のナンドゲート３１４との間に接続されたインバータ３１３は、図５の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート３１４，インバータ３１５については、図５の場合と同様に、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３１１，３１２で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００６３】
従って、図７の回路は、インバータ構成を２段としてゲインを稼いだものであり、動作は図５と同様である。
【００６４】
図８は上記出力ドライバ３２の構成例を示す回路図である。
【００６５】
図８において、出力ドライバ３２は、ＰＷＭ回路３３からのＰＷＭ信号が入力される入力端子１１と、検出回路３１からの検出信号ＮＯＦＦ（図４（ｂ）参照）が入力される入力端子１２と、２入力のナンドゲート３２１と、３入力のナンドゲート３２２と、インバータ３２３，３２４，３２５，３２６，３２７と、ＰＭＯＳ（ＱＰ１）のゲート信号となる高周波パルスＳＨを出力する出力端子１３と、ＮＭＯＳ（ＱＮ１）のゲート信号となる高周波パルスＳＬを出力する出力端子１４と、を有して構成されている。
【００６６】
図８の構成によって、出力端子１３，１４には、図２（ａ），（ｂ）にそれぞれ示したような高周波パルスＳＨ，ＳＬが出力される。高周波パルスＳＨがローレベルからハイレベルに立ち上がった後このＳＨの立ち上がりから若干ディレイして高周波パルスＳＬがハイレベルに立ち上がることによってＮＭＯＳ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは図２（ｃ）のように電源電圧ＶＩＮ（＝ＶＤＤ）から降下し基準電位ＶＳＳを越えてより低い電位にアンダーシュートする。そして、高周波パルスＳＬは、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミング（交点Ｐのタイミング、即ち検出信号ＮＯＦＦの立下りのタイミング）でローレベルにされ、その結果、ＮＭＯＳ（ＱＮ１）がオフして中間ノードＫとＶＳＳ側間の接続が断となる。これによって、中間ノードＫからＶＳＳ側に向って電流が流れて電力が消費されるのを防ぐことができる。
【００６７】
以上述べた第１の実施の形態によれば、ＣＭＯＳインバータ回路において、ＰＭＯＳ（ＱＰ１）がオフした後、ＮＭＯＳ（ＱＮ１）がオンして中間ノードＫの電位ＶＭＡが下降し基準電位ＶＳＳより低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位ＶＳＳまで戻って来たらそれをトリガにしてＮＭＯＳ（ＱＮ１）をオフにする〔即ちＮＭＯＳ（ＱＮ１）のゲート電圧をローレベルにする〕ことによって、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳレベルを越えたときに中間ノードＫ側からＶＳＳ側に電流が流れて電力消費するのを防止できるとともに、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳレベルを越えるタイミングを所定のしきい値を有するインバータ回路を用いて高速に検出することができ、遅延なく速やかにＮＭＯＳ（ＱＮ１）をオフさせることができる。従って、負荷電流が変動することによって中間ノード電位ＶＭＡがアンダーシュートから基準電位ＶＳＳレベルに戻るゼロ点位置が変動した場合（後述する）であっても、確実に中間ノード電位ＶＭＡが基準電位ＶＳＳレベルを越えるタイミングを検出でき、正確かつ高速な動作が可能となる。
【００６８】
ところで、ＰＭＯＳ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化の仕方は、出力端子４に接続される負荷（図示せず）の大小（即ち負荷電流の大小）に応じて相違し、負荷の大小に応じてＶＭＡがＶＳＳレベルと交差する点（以下、ゼロ点位置という）Ｐが右或いは左に移動する。即ち、図９（ａ）の３本の右上がりの線にて示されるようにＶＳＳレベルと交差する電圧変化部分（期間Ｔ２）が、軽い負荷の場合は高いレベルの変化線（Ｐ１を含む線）に、重い負荷の場合には低いレベルの変化線（Ｐ２を含む線）になる。なお、Ｐ０を含む変化線は、軽負荷と重負荷の中間の負荷の場合を示している。Ｐ点における電位変化を検出した後にＮＭＯＳのゲートパルスＳＬの幅を制御する図１の構成では、ＶＭＡはＰ点以降急激に上昇する波形となる。
【００６９】
従って、ゼロ点位置Ｐ（例えばＰ０，Ｐ１，Ｐ２）を検出して、そのゼロ点位置の検出信号ＮＯＦＦ’（図９（ｂ）参照）に基づいて電流帰還信号を生成しエラーアンプ４０に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置Ｐ（ＶＳＳレベルとの交差点）を検出する代わりに、図９（ａ）に示したＰＭＯＳ（ＱＰ１）のオフ期間における時間Ｔ１１，Ｔ１２の比を算出することで負荷の大小を検出してもよい。
【００７０】
図１０は本発明の第２の実施の形態の電源回路の構成を示している。
【００７１】
本実施の形態は、主要部分は図１の実施の形態と同様な構成を有しており、図１と異なる点のみ説明する。図１と同一部分には同一符号を付してある。
【００７２】
図１０では、負荷電流の変化を検出して、これに基づいてＰＷＭ回路に帰還をかける電流帰還制御の手段として、図１における検出回路３１の検出結果〔図４（ｂ）のＮＯＦＦ〕に基づいて上述したゼロ点位置を検出する〔図９（ｂ） の検出信号ＮＯＦＦ’を得る〕ことで負荷電流の大小を検出し、エラーアンプ４０を介してＰＷＭ回路３３に電流帰還をかけるようにしたものである。
【００７３】
図１０で図１と異なる点は、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンした時に、中間ノード電位ＶＭＡが電源電圧ＶＩＮ（＝ＶＤＤ）から降下し基準電位ＶＳＳを越えてより低い電位にアンダーシュートし、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミング（ゼロ点位置）を検出し〔或いは、前述したように図９（ａ）に示したＰＭＯＳ（ＱＰ１）のオフ期間における時間Ｔ１１とＴ１２の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号ＮＯＦＦ’を出力する検出回路３１Ａを設けたことと、このゼロ点位置検出信号ＮＯＦＦ’に基づいて負荷の大小に応じた電流帰還信号を生成する電流帰還回路５０を設けたことである。これにより、図１の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【００７４】
或いは、上記電流帰還回路５０は、ゼロ点位置検出信号ＮＯＦＦ’を用いて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行う機能を有したものであっても良い。これにより、図１の電源回路は、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【００７５】
更に、前記検出回路３１Ａは、図１における検出回路３１と同じ機能をさらに備えたものであっても良い。即ち、前記検出回路３１Ａは、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンした時に、前記中間ノードＫの電位ＶＭＡがＶＳＳレベルより一旦低いレベルにアンダーシュートした後そのアンダーシュートが戻ってＶＳＳレベルより上昇したことを検出し、検出信号ＮＯＦＦ（図４（ｂ）参照）を出力する一方、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミングを検出し、ゼロ点位置検出信号ＮＯＦＦ’を出力するものであっても良い。これにより、図１０の電源回路は、ＮＭＯＳ（ＱＮ１）のオン時に、出力ドライバ３２を制御してＮＭＯＳ（ＱＮ１）をオフして電力消費を抑える機能と、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能（或いは負荷電流が所定値を越えた場合にのみた電流帰還信号を生成してレギュレータ出力の変動を抑える機能）と、の両方の機能を有したものとなる。
【００７６】
上記電流帰還回路５０は、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’を用いてＰＳＷ／ＮＳＷ信号（図１２（ｃ），（ｄ）参照）を生成する図１１に示すような第１の回路５１と、そのＰＳＷ／ＮＳＷ信号（図１２（ｃ），（ｄ）参照）を用いて、負荷電流の変化を検出する図１３に示すような第２の回路５２とを備えて構成されている。
【００７７】
図１１に示す第１の回路５１は、前記ＰＷＭ回路３３からのＰＷＭ信号（高周波パルスＳＨとほぼ同じ信号）を入力する入力端子１５と、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’〔図９（ｂ）参照〕を入力する入力端子１６と、２つの２入力ノア（ＮＯＲ）ゲート５１１，５１２と、２入力ナンドゲート５１３と、インバータ５１４と、インバータ５１５と、ＰＭＯＳ（ＱＰ１）のオフ期間の開始からゼロ点位置までの期間を示すＰＳＷ信号を出力する出力端子１７と、ゼロ点位置からＰＭＯＳ（ＱＰ１）のオフ期間の終了までの期間を示すＮＳＷ信号を出力する出力端子１８と、を備えて構成されている。上記ノア（ＮＯＲ）ゲート５１１，５１２は、互いにその出力を他のノアゲートの入力として帰還しており、Ｒ−Ｓ ＮＯＲラッチを構成している。
【００７８】
図１２は、ＣＭＯＳインバータ回路へ入力するスイッチングパルスＳＨ，ＳＬと、図１１の回路５１にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャートである。図１２（ａ），（ｂ）は図２（ａ），（ｂ）と同様の波形を示しており、ゼロ点位置ＰにおいてパルスＳＬがローレベルに落ちた状態となっている。図１２（ｃ）はパルスＳＨの立ち上がり点からゼロ点位置Ｐまでの期間がローレベルで、その他の期間がハイレベルを有するＰＳＷ信号を示し、図１２（ｄ）はゼロ点位置ＰからパルスＳＨの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するＮＳＷ信号を示している。
【００７９】
図１３に示す回路５２は、直流電圧ＶＩＮ（＝電源電圧ＶＤＤ）が供給される入力端子１９と、図１１の回路５１からのＰＳＷ信号〔図１２（ｃ）参照〕が入力する入力端子２０と、図１１の回路５１からのＮＳＷ信号〔図１２（ｄ）参照〕が入力する入力端子２１と、基準電位ＶＳＳが供給される入力端子２２と、定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ２），ＰＭＯＳ（ＱＰ３）と、ＰＭＯＳ（ＱＰ２）と共に定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ４）と、定電流源Ｑ０と、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ２），ＮＭＯＳ（ＱＮ４）と、上記ＰＭＯＳ（ＱＰ４）と上記ＮＭＯＳ（ＱＮ４）との間に直列に接続されたＰＭＯＳ（ＱＰ５）とＮＭＯＳ（ＱＮ３）で形成されたＣＭＯＳインバータと、このＣＭＯＳインバータのＰＭＯＳとＮＭＯＳの直列接続点とＶＳＳライン間に接続された抵抗Ｒ１，コンデンサＣ３から成る積分回路と、この積分回路の出力を入力とし、ＶＩＮラインとＶＳＳライン間に直列に接続されたＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ５）で形成された出力段のＣＭＯＳインバータと、ＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ５）の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ４０に出力するための出力端子２３と、を備えて構成されている。
【００８０】
以上述べた第２の実施の形態によれば、図１６の従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品増を防ぎ、検出用抵抗の電力損失による効率低下を防ぐことができる。
【００８１】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００８２】
尚、以上述べた実施の形態では、ハイサイドトランジスタをＰＭＯＳ、ローサイドトランジスタをＮＭＯＳとしたＣＭＯＳ集積回路について説明したが、本発明はこれに限定されず、ハイサイド，ローサイドの両トランジスタともＮＭＯＳとしパルスＳＨを反転させる構成としても良く、またハイサイド，ローサイドの両トランジスタともＰＭＯＳとしパルスＳＬを反転させる構成としても良い。
【００８３】
【発明の効果】
以上述べたように本発明によれば、ＣＭＯＳ集積回路を用いた同期整流方式の電源回路において、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電源回路の構成を示す図。
【図２】図１におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図３】図２（ｃ）を拡大して示す拡大図。
【図４】基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路の検出信号ＮＯＦＦとの関係を示すタイミングチャート。
【図５】検出回路の構成例を示す図。
【図６】図５における検出信号ＮＯＦＦを示す図。
【図７】検出回路の他の構成例を示す図。
【図８】出力力ドライバの構成例を示す回路図。
【図９】中間ノード電圧ＶＭＡの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図１０】本発明の第２の実施の形態の電源回路の構成を示す図。
【図１１】図１０における電流帰還回路を構成する第１の回路を示す回路図。
【図１２】ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳＨ，ＳＬと、図１１の回路にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャート。
【図１３】図１０における電流帰還回路を構成する第２の回路を示す回路図。
【図１４】従来の電源回路の構成を示す図。
【図１５】図１４におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図１６】他の従来例の電源回路の構成を示す図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
３１，３１Ａ…検出回路
３２…出力ドライバ（ＰＷＭ手段）
３３…ＰＷＭ回路（ＰＷＭ手段）
４０…エラーアンプ（誤差検出手段）
５０…電流帰還回路
ＱＰ１…ＰＭＯＳ（Ｐチャンネルトランジスタ）
ＱＮ１…ＮＭＯＳ（Ｎチャンネルトランジスタ）
Ｌ１…整流用コイル
Ｃ０…安定化容量
【発明の属する技術分野】
本発明は、電源回路に関し、特に、ＣＭＯＳ集積回路を用いた同期整流方式の電源集積回路において、消費電力の低減と、負荷変動に対する高速応答が可能な電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１４に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１４において、電源回路は、ハイサイドトランジスタであるＰＭＯＳ（ＱＰ１）とローサイドトランジスタであるＮＭＯＳ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ６３と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路６１と、を有して構成されている。
【０００８】
ＰＷＭ回路６１は、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳＨ，ＳＬをＰＷＭ信号として出力し、ＰＭＯＳ（ＱＰ１）とＮＭＯＳ（ＱＮ１）の各ゲートに印加する。高周波パルスＳＨ，ＳＬは図１５（ａ），（ｂ）に示すようなパルスである。入力電圧として直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子２４と基準電位ＶＳＳ（例えば０．３Ｖ）を与える端子２５との間に、ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されており、各トランジスタが上記のほぼ同期した高周波パルスＳＨ，ＳＬにて交互にオン，オフすることにより、接続点である中間ノードＫに図１５（ｃ）に示すような交流電圧ＶＭＡを発生する。ＰＭＯＳ（ＱＰ１）がオフしている期間でＮＭＯＳ（ＱＮ１）がオンしたとき、中間ノード電位ＶＭＡは一旦アンダーシュートして基準電位ＶＳＳよりも低い電位となり、アンダーシュートから戻ってＰ点にてＶＳＳレベルと交差した後、ＶＳＳレベルを越えて上昇している。
【０００９】
なお、図１５（ａ），（ｂ）でＮＭＯＳ（ＱＮ１）のゲートに供給されるゲートパルスＳＬが、ＰＭＯＳ（ＱＰ１）のゲートパルスＳＨに対して若干遅延しているのは、ＰＭＯＳ（ＱＰ１）を確実にオフしてからもう一方のＮＭＯＳ（ＱＮ１）をオンするようにして、ＰＭＯＳ及びＮＭＯＳが同時にオンして電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れることのないようにするためである。また、ＮＭＯＳ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００１０】
中間ノードＫと基準電位ＶＳＳを与える端子２５との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴが出力される。そして、出力電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ６３の−端子に帰還され、基準電位ＶＳＳを与える端子２８に接続した基準電圧源Ｅの基準電圧値と比較される。エラーアンプ６３の比較結果である誤差出力はＰＷＭ回路６１に供給され、該誤差出力にてＰＷＭ回路６１が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶＯＵＴ（例えば１．５Ｖ）が常に一定となるように制御されるようになっている。
【００１１】
一方、レギュレータ出力ＶＯＵＴの負荷が急激に変化した場合、スイッチングレギュレータも負荷に応じてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ、パルス幅変調）の制御を行わなければならない。一般的に出力電圧ＶＯＵＴからの帰還をかけた場合その応答性は低い。このため、負荷電流の変化により制御を行うことによって、負荷応答性を高めている。一般的には、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視することが行われている。
【００１２】
例えば、図１６に示すように、コイルＬ１と出力端子２７との間に電流検出用抵抗ＲＳを挿入し、該抵抗ＲＳの両端の電位差を増幅器６２で増幅してエラーアンプ６３の−端子に帰還する。或いは、電流検出用抵抗ＲＳを、ＰＭＯＳ（ＱＮ１）のソースＳと直流電圧ＶＩＮの端子２４との間に挿入し、該抵抗ＲＳの両端の電位差をフィードバックする。
【００１３】
【発明が解決しようとする課題】
ところで、図１４の電源回路では、動作時のＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の中間ノードＫの電圧ＶＭＡの波形は、図１５（ｃ）に示すようになっている。ＰＭＯＳ（ＱＮ１）がオフしている期間に、ＮＭＯＳ（ＱＮ１）がオンし、ＮＭＯＳ側から負荷に電力は供給される。このとき、中間ノード電圧ＶＭＡの電位は基準電位ＶＳＳレベルよりも低い電位となり、基準電位ＶＳＳ側から中間ノードＫ側（即ち負荷側）に電流が流れる。
【００１４】
しかしながら、消費される電流が少ない、すなわち軽い負荷の場合、ＮＭＯＳ（ＱＰ１）がオンしている期間に、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳよりも上昇し、中間ノードＫからＶＳＳ側に向って電流が流れ（即ち電流が逆流することになり）、電力消費するという問題がある。このためＮＭＯＳ（ＱＰ１）をオフさせる制御が必要となる。
【００１５】
一方、負荷電流の変化によりＰＷＭ制御を行うことで、負荷応答性を高めているが、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視すると、抵抗を挿入することにより、抵抗による部品が大きく部品増を招き，また抵抗での損失による効率低下が発生するという問題がある。
【００１６】
そこで、本発明は、同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位（中間ノード電位）が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＣＭＯＳインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するもので、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００１８】
本発明のこのような構成によれば、ＣＭＯＳインバータ回路部において、Ｐチャンネルトランジスタがオフした後、Ｎチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらＮチャンネルトランジスタを強制的にオフにする（即ちＮチャンネルトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００１９】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Ｎチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、前記第１のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Ｎチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記Ｐチャンネルトランジスタがオンしている期間にはオンし、前記Ｎチャンネルトランジスタがオンしている期間にはオフする第２のスイッチと、を具備することが好ましい。
【００２０】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにＮチャンネルトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング（ゼロ点位置）が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【００２１】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するＰＷＭ手段と、を具備したものである。
【００２２】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００２３】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給する一方、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２４】
本発明のこのような構成によれば、ＭＯＳインバータ回路部において、Ｐチャンネルトランジスタがオフした後、Ｎチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらＮチャンネルトランジスタを強制的にオフにする（即ちＮチャンネルトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００２５】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２６】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００２７】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２８】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００２９】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、前記第１のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第２のスイッチと、を具備することが好ましい。
【００３０】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにローサイドトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング（ゼロ点位置）が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【００３１】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するＰＷＭ手段と、を具備したものである。
【００３２】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００３３】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００３４】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００３５】
また、本発明において、前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことが好ましい。
【００３６】
このような構成によれば、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【００３７】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００３８】
図１は本発明の第１の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【００３９】
図１において、電源回路は、ハイサイドトランジスタとしてのＰＭＯＳ（ＱＰ１）とローサイドトランジスタとしてのＮＭＯＳ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭコントローラ３０と、を有して構成されている。前記ＣＭＯＳインバータ回路は、直流電圧ＶＩＮを入力し、適宜な直流電圧ＶＯＵＴに変換して出力するＤＣ−ＤＣ変換回路を構成している。
【００４０】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ１）のソースは端子１に接続し、ＮＭＯＳ（ＱＮ１）のソースは端子２に接続している。
【００４１】
ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各ゲートには、ＰＷＭコントローラ３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００４２】
なお、図２（ａ），（ｂ）に示すようにＮＭＯＳ（ＱＮ１）のゲートパルスＳＬを、ＰＭＯＳ（ＱＰ１）のゲートパルスＳＨに対して若干遅延させており、ＰＭＯＳ（ＱＰ１）を確実にオフしてからもう一方のＮＭＯＳ（ＱＮ１）をオンするようにして、ＰＭＯＳ及びＮＭＯＳの同時オンによって電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れるのを防いでいる。また、ＮＭＯＳ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるローサイド側ＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００４３】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶＳＳが与えられる端子３との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴ（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００４４】
そして、出力の直流電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶＳＳが与えられる端子５に接続した基準電圧源Ｅの基準電圧値と比較される。
【００４５】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭコントローラ３０に供給され、該誤差電圧にてＰＷＭ回路３３が生成するＰＷＭ信号のパルス幅が制御される。
【００４６】
ＰＷＭコントローラ３０は、エラーアンプ４０の誤差出力に基づいてパルス幅が制御されたＰＷＭ信号を生成するＰＷＭ回路３３と、ＰＭＯＳ（ＱＰ１）がオフしている期間でＮＭＯＳ（ＱＮ１）がオンしている時に、前記中間ノードＫの電位ＶＭＡがＶＳＳレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶＳＳレベルに達し更に上昇したことを検出することによって、検出信号ＮＯＦＦを出力する検出回路３１と、ＣＭＯＳインバータ回路に供給するＰＷＭ信号ＳＨ，ＳＬのうち、ＮＭＯＳ（ＱＮ１）のオン，オフに係わるＰＷＭ信号ＳＬのパルス幅を前記検出信号ＮＯＦＦにより制御して、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンしている時に、ＮＭＯＳ（ＱＮ１）のオン状態をオフさせる制御を行う出力ドライバ３２と、を備えて構成されている。なお、ＰＷＭ回路３３と出力ドライバ３２とは、ＰＷＭ手段を構成している。
【００４７】
次に、図１の回路動作を、図２乃至図４を参照して説明する。
【００４８】
図２は図１におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャートであり、（ａ）はＰＷＭ信号ＳＨ、（ｂ）はＰＷＭ信号ＳＬ、（ｃ）は中間ノード電位ＶＭＡをそれぞれ示している。図３は図２（ｃ）を拡大して示す拡大図である。図４は基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路３１の検出信号ＮＯＦＦとの関係を示すタイミングチャートであり、（ａ）はＰＭＯＳがオフしている期間でＮＭＯＳがオンの時の、基準電位ＶＳＳに対する中間ノード電位ＶＭＡの変化状態（軽負荷時）を示し、（ｂ）はＶＭＡとＶＳＳに基づいて検出回路３１で生成される検出信号ＮＯＦＦを示している。
【００４９】
ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各ゲートには、ＰＷＭコントローラ３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各ＭＯＳトランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされる。図２（ｃ）に示すようにＰＭＯＳ（ＱＰ１）がオンし、ＮＭＯＳ（ＱＮ１）がオフしている期間には、電源からの直流電圧ＶＩＮ（＝ＶＤＤ）に基づいた負荷電流がコイルＬ１を介して安定化容量Ｃ０に充電されるので、中間ノード電位ＶＭＡは直流電圧ＶＩＮ（＝ＶＤＤ）となり、ＰＭＯＳ（ＱＰ１）がオフしＮＭＯＳ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは基準電位ＶＳＳ（＝ＧＮＤ）より若干低いレベルにまで降下した後上昇し、ＶＳＳレベルとＰ点にて交差し、更に上昇してＶＳＳ（＝ＧＮＤ）を越えたレベルにまで上昇する。
【００５０】
ＰＭＯＳ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化は、図３に示すようになっており、ＰＭＯＳ（ＱＰ１）のオフ期間にＮＭＯＳ（ＱＮ１）がオンした後のＮＭＯＳオン期間Ｔ２においてはＶＳＳレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後ＶＳＳレベルを越えて上昇している。そして、ＰＭＯＳ（ＱＰ１）がオンしている期間Ｔ１においては、中間ノード電圧ＶＭＡはＶＩＮ（＝ＶＤＤ）一定を保持している。
【００５１】
検出回路３１は、その検出信号ＮＯＦＦとして、図４（ａ），（ｂ）に示すように、上記期間Ｔ２において中間ノード電位ＶＭＡが基準電位ＶＳＳレベルより低いときはハイレベル信号（Ｈ）を出力し、ＶＳＳレベルより上昇したときはローレベル信号（Ｌ）を出力する。
【００５２】
出力ドライバ３２は、期間Ｔ２において、図４（ｂ）の検出信号ＮＯＦＦを受けると、図２（ｂ）のパルスＳＬの２点鎖線にて示すパルス幅をＰ点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これによりＮＭＯＳ（ＱＮ１）のオンする期間は短くなるが、ＮＭＯＳ（ＱＮ１）がオンし続けることによる中間ノードＫ（従って安定化容量Ｃ０）から基準電位ＶＳＳ側に流れる逆方向電流によって発生する電力損失を防止できる効果が大きい。
【００５３】
図５は上記検出回路３１の構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ３の切換えタイミングを示す図である。ここでは、一段のインバータ（３１１）を用いた例を示している。
【００５４】
検出回路３１は、中間ノード電位ＶＭＡの入力端６と、スイッチＳ１，Ｓ２と、結合コンデンサＣ１と、インバータ３１１と、スイッチＳ３と、ナンドゲート３１４と、インバータ３１５と、検出信号ＮＯＦＦの出力端１０と、を有して構成されている。インバータ３１１は、電源電圧ＶＩＮ（＝ＶＤＤ）と基準電位ＶＳＳと同じ電圧を用いて駆動される。スイッチＳ１，Ｓ２はそれぞれ入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチであってインバータ３１１の入出力端間に並列に接続されている。
【００５５】
入力端６には中間ノード電位ＶＭＡが入力され、期間Ｔ２においてはスイッチＳ１，Ｓ２を介し、更に結合コンデンサＣ１を介してインバータ３１１の入力点ａに供給される。このときスイッチＳ３は開放であるので、入力点ａの信号は反転されてナンド（ＮＡＮＤ）ゲート３１４の一方の入力端に入力し、もう一方の入力端９に与えられている期間Ｔ２を示すハイレベル信号との間でナンド（ＮＡＮＤ）がとられ、さらにインバータ３１５を介して出力端１０に検出信号ＮＯＦＦとして出力される。また、期間Ｔ１においては、結合コンデンサＣ１の入力端はＶＳＳレベルにされ、上記スイッチＳ３はショートされる。
【００５６】
なお、スイッチＳ１は、期間Ｔ１において入力電圧ＶＭＡがＶＩＮ（＝ＶＤＤ）になったときにスイッチＳ１の出力端を介して後段に電源電圧ＶＩＮの影響が及ばないようにスイッチＳ１の出力端をＶＳＳレベル側にしておくために設けてある。
【００５７】
また、上記のナンドゲート３１４，インバータ３１５は、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３１１で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００５８】
端子６に入力される上記中間ノード電位ＶＭＡと、端子７，８に与えられる基準電位ＶＳＳとの一方が、期間Ｔ２，Ｔ１に対応したスイッチＳ１，Ｓ２の切換えに応じて入力され、結合コンデンサＣ１の入力端に加えられることになる。
【００５９】
従って、まず、期間Ｔ１においては、ＶＳＳが入力とされ、インバータ３１１の入出力はショートしているので、インバータ３１１の入力点ａの実行レベルはＶＩＮ／２（＝Ｖｒｅｆ）に収まっている。この状態に設定して、次に図６に示すように期間Ｔ２のタイミングで、ＮＭＯＳ（ＱＮ１）がオンしたところでＶＭＡはアンダーシュートしてＶＳＳより少し低い電圧になる。これがコンデンサＣ１による容量カップリングにてインバータ３１１の入力点ａに伝送されるので、このときのインバータ３１１の入力点ａではしきい値Ｖｒｅｆ（＝ＶＩＮ／２）より低い入力レベルとなり、インバータ３１１の反転出力はハイ（Ｈ）レベル、その後、ＶＭＡがＶｒｅｆより高くなると、インバータ３１１の反転出力はロー（Ｌ）レベルになる。
【００６０】
即ち、期間Ｔ２において、出力端子１０に得られる検出信号ＮＯＦＦは、ＶＳＳレベルに対するＶＭＡの変化に応じて、Ｈレベル→Ｌレベルの変化となって検出される。
【００６１】
図７は上記検出回路３１のもう一つの構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ４の切換えタイミングを示す図である。ここでは、二段のインバータ（３１１，３１２）を用いた例を示している。スイッチＳ１，Ｓ２は入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチである。
【００６２】
図７の例では、図５におけるインバータ３１１の後段に、結合コンデンサＣ２及びインバータ３１２と、及びインバータ３１３をさらに追加したものであり、インバータ３１２の入出力間にはスイッチＳ４を並列に接続している。インバータ３１２は、インバータ３１１と同様に、電源電圧ＶＩＮ（＝ＶＤＤ）と基準電位ＶＳＳと同じ電圧を用いて駆動される。インバータ３１２と前述のナンドゲート３１４との間に接続されたインバータ３１３は、図５の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート３１４，インバータ３１５については、図５の場合と同様に、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３１１，３１２で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００６３】
従って、図７の回路は、インバータ構成を２段としてゲインを稼いだものであり、動作は図５と同様である。
【００６４】
図８は上記出力ドライバ３２の構成例を示す回路図である。
【００６５】
図８において、出力ドライバ３２は、ＰＷＭ回路３３からのＰＷＭ信号が入力される入力端子１１と、検出回路３１からの検出信号ＮＯＦＦ（図４（ｂ）参照）が入力される入力端子１２と、２入力のナンドゲート３２１と、３入力のナンドゲート３２２と、インバータ３２３，３２４，３２５，３２６，３２７と、ＰＭＯＳ（ＱＰ１）のゲート信号となる高周波パルスＳＨを出力する出力端子１３と、ＮＭＯＳ（ＱＮ１）のゲート信号となる高周波パルスＳＬを出力する出力端子１４と、を有して構成されている。
【００６６】
図８の構成によって、出力端子１３，１４には、図２（ａ），（ｂ）にそれぞれ示したような高周波パルスＳＨ，ＳＬが出力される。高周波パルスＳＨがローレベルからハイレベルに立ち上がった後このＳＨの立ち上がりから若干ディレイして高周波パルスＳＬがハイレベルに立ち上がることによってＮＭＯＳ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは図２（ｃ）のように電源電圧ＶＩＮ（＝ＶＤＤ）から降下し基準電位ＶＳＳを越えてより低い電位にアンダーシュートする。そして、高周波パルスＳＬは、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミング（交点Ｐのタイミング、即ち検出信号ＮＯＦＦの立下りのタイミング）でローレベルにされ、その結果、ＮＭＯＳ（ＱＮ１）がオフして中間ノードＫとＶＳＳ側間の接続が断となる。これによって、中間ノードＫからＶＳＳ側に向って電流が流れて電力が消費されるのを防ぐことができる。
【００６７】
以上述べた第１の実施の形態によれば、ＣＭＯＳインバータ回路において、ＰＭＯＳ（ＱＰ１）がオフした後、ＮＭＯＳ（ＱＮ１）がオンして中間ノードＫの電位ＶＭＡが下降し基準電位ＶＳＳより低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位ＶＳＳまで戻って来たらそれをトリガにしてＮＭＯＳ（ＱＮ１）をオフにする〔即ちＮＭＯＳ（ＱＮ１）のゲート電圧をローレベルにする〕ことによって、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳレベルを越えたときに中間ノードＫ側からＶＳＳ側に電流が流れて電力消費するのを防止できるとともに、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳレベルを越えるタイミングを所定のしきい値を有するインバータ回路を用いて高速に検出することができ、遅延なく速やかにＮＭＯＳ（ＱＮ１）をオフさせることができる。従って、負荷電流が変動することによって中間ノード電位ＶＭＡがアンダーシュートから基準電位ＶＳＳレベルに戻るゼロ点位置が変動した場合（後述する）であっても、確実に中間ノード電位ＶＭＡが基準電位ＶＳＳレベルを越えるタイミングを検出でき、正確かつ高速な動作が可能となる。
【００６８】
ところで、ＰＭＯＳ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化の仕方は、出力端子４に接続される負荷（図示せず）の大小（即ち負荷電流の大小）に応じて相違し、負荷の大小に応じてＶＭＡがＶＳＳレベルと交差する点（以下、ゼロ点位置という）Ｐが右或いは左に移動する。即ち、図９（ａ）の３本の右上がりの線にて示されるようにＶＳＳレベルと交差する電圧変化部分（期間Ｔ２）が、軽い負荷の場合は高いレベルの変化線（Ｐ１を含む線）に、重い負荷の場合には低いレベルの変化線（Ｐ２を含む線）になる。なお、Ｐ０を含む変化線は、軽負荷と重負荷の中間の負荷の場合を示している。Ｐ点における電位変化を検出した後にＮＭＯＳのゲートパルスＳＬの幅を制御する図１の構成では、ＶＭＡはＰ点以降急激に上昇する波形となる。
【００６９】
従って、ゼロ点位置Ｐ（例えばＰ０，Ｐ１，Ｐ２）を検出して、そのゼロ点位置の検出信号ＮＯＦＦ’（図９（ｂ）参照）に基づいて電流帰還信号を生成しエラーアンプ４０に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置Ｐ（ＶＳＳレベルとの交差点）を検出する代わりに、図９（ａ）に示したＰＭＯＳ（ＱＰ１）のオフ期間における時間Ｔ１１，Ｔ１２の比を算出することで負荷の大小を検出してもよい。
【００７０】
図１０は本発明の第２の実施の形態の電源回路の構成を示している。
【００７１】
本実施の形態は、主要部分は図１の実施の形態と同様な構成を有しており、図１と異なる点のみ説明する。図１と同一部分には同一符号を付してある。
【００７２】
図１０では、負荷電流の変化を検出して、これに基づいてＰＷＭ回路に帰還をかける電流帰還制御の手段として、図１における検出回路３１の検出結果〔図４（ｂ）のＮＯＦＦ〕に基づいて上述したゼロ点位置を検出する〔図９（ｂ） の検出信号ＮＯＦＦ’を得る〕ことで負荷電流の大小を検出し、エラーアンプ４０を介してＰＷＭ回路３３に電流帰還をかけるようにしたものである。
【００７３】
図１０で図１と異なる点は、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンした時に、中間ノード電位ＶＭＡが電源電圧ＶＩＮ（＝ＶＤＤ）から降下し基準電位ＶＳＳを越えてより低い電位にアンダーシュートし、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミング（ゼロ点位置）を検出し〔或いは、前述したように図９（ａ）に示したＰＭＯＳ（ＱＰ１）のオフ期間における時間Ｔ１１とＴ１２の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号ＮＯＦＦ’を出力する検出回路３１Ａを設けたことと、このゼロ点位置検出信号ＮＯＦＦ’に基づいて負荷の大小に応じた電流帰還信号を生成する電流帰還回路５０を設けたことである。これにより、図１の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【００７４】
或いは、上記電流帰還回路５０は、ゼロ点位置検出信号ＮＯＦＦ’を用いて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行う機能を有したものであっても良い。これにより、図１の電源回路は、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【００７５】
更に、前記検出回路３１Ａは、図１における検出回路３１と同じ機能をさらに備えたものであっても良い。即ち、前記検出回路３１Ａは、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンした時に、前記中間ノードＫの電位ＶＭＡがＶＳＳレベルより一旦低いレベルにアンダーシュートした後そのアンダーシュートが戻ってＶＳＳレベルより上昇したことを検出し、検出信号ＮＯＦＦ（図４（ｂ）参照）を出力する一方、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミングを検出し、ゼロ点位置検出信号ＮＯＦＦ’を出力するものであっても良い。これにより、図１０の電源回路は、ＮＭＯＳ（ＱＮ１）のオン時に、出力ドライバ３２を制御してＮＭＯＳ（ＱＮ１）をオフして電力消費を抑える機能と、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能（或いは負荷電流が所定値を越えた場合にのみた電流帰還信号を生成してレギュレータ出力の変動を抑える機能）と、の両方の機能を有したものとなる。
【００７６】
上記電流帰還回路５０は、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’を用いてＰＳＷ／ＮＳＷ信号（図１２（ｃ），（ｄ）参照）を生成する図１１に示すような第１の回路５１と、そのＰＳＷ／ＮＳＷ信号（図１２（ｃ），（ｄ）参照）を用いて、負荷電流の変化を検出する図１３に示すような第２の回路５２とを備えて構成されている。
【００７７】
図１１に示す第１の回路５１は、前記ＰＷＭ回路３３からのＰＷＭ信号（高周波パルスＳＨとほぼ同じ信号）を入力する入力端子１５と、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’〔図９（ｂ）参照〕を入力する入力端子１６と、２つの２入力ノア（ＮＯＲ）ゲート５１１，５１２と、２入力ナンドゲート５１３と、インバータ５１４と、インバータ５１５と、ＰＭＯＳ（ＱＰ１）のオフ期間の開始からゼロ点位置までの期間を示すＰＳＷ信号を出力する出力端子１７と、ゼロ点位置からＰＭＯＳ（ＱＰ１）のオフ期間の終了までの期間を示すＮＳＷ信号を出力する出力端子１８と、を備えて構成されている。上記ノア（ＮＯＲ）ゲート５１１，５１２は、互いにその出力を他のノアゲートの入力として帰還しており、Ｒ−Ｓ ＮＯＲラッチを構成している。
【００７８】
図１２は、ＣＭＯＳインバータ回路へ入力するスイッチングパルスＳＨ，ＳＬと、図１１の回路５１にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャートである。図１２（ａ），（ｂ）は図２（ａ），（ｂ）と同様の波形を示しており、ゼロ点位置ＰにおいてパルスＳＬがローレベルに落ちた状態となっている。図１２（ｃ）はパルスＳＨの立ち上がり点からゼロ点位置Ｐまでの期間がローレベルで、その他の期間がハイレベルを有するＰＳＷ信号を示し、図１２（ｄ）はゼロ点位置ＰからパルスＳＨの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するＮＳＷ信号を示している。
【００７９】
図１３に示す回路５２は、直流電圧ＶＩＮ（＝電源電圧ＶＤＤ）が供給される入力端子１９と、図１１の回路５１からのＰＳＷ信号〔図１２（ｃ）参照〕が入力する入力端子２０と、図１１の回路５１からのＮＳＷ信号〔図１２（ｄ）参照〕が入力する入力端子２１と、基準電位ＶＳＳが供給される入力端子２２と、定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ２），ＰＭＯＳ（ＱＰ３）と、ＰＭＯＳ（ＱＰ２）と共に定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ４）と、定電流源Ｑ０と、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ２），ＮＭＯＳ（ＱＮ４）と、上記ＰＭＯＳ（ＱＰ４）と上記ＮＭＯＳ（ＱＮ４）との間に直列に接続されたＰＭＯＳ（ＱＰ５）とＮＭＯＳ（ＱＮ３）で形成されたＣＭＯＳインバータと、このＣＭＯＳインバータのＰＭＯＳとＮＭＯＳの直列接続点とＶＳＳライン間に接続された抵抗Ｒ１，コンデンサＣ３から成る積分回路と、この積分回路の出力を入力とし、ＶＩＮラインとＶＳＳライン間に直列に接続されたＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ５）で形成された出力段のＣＭＯＳインバータと、ＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ５）の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ４０に出力するための出力端子２３と、を備えて構成されている。
【００８０】
以上述べた第２の実施の形態によれば、図１６の従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品増を防ぎ、検出用抵抗の電力損失による効率低下を防ぐことができる。
【００８１】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００８２】
尚、以上述べた実施の形態では、ハイサイドトランジスタをＰＭＯＳ、ローサイドトランジスタをＮＭＯＳとしたＣＭＯＳ集積回路について説明したが、本発明はこれに限定されず、ハイサイド，ローサイドの両トランジスタともＮＭＯＳとしパルスＳＨを反転させる構成としても良く、またハイサイド，ローサイドの両トランジスタともＰＭＯＳとしパルスＳＬを反転させる構成としても良い。
【００８３】
【発明の効果】
以上述べたように本発明によれば、ＣＭＯＳ集積回路を用いた同期整流方式の電源回路において、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電源回路の構成を示す図。
【図２】図１におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図３】図２（ｃ）を拡大して示す拡大図。
【図４】基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路の検出信号ＮＯＦＦとの関係を示すタイミングチャート。
【図５】検出回路の構成例を示す図。
【図６】図５における検出信号ＮＯＦＦを示す図。
【図７】検出回路の他の構成例を示す図。
【図８】出力力ドライバの構成例を示す回路図。
【図９】中間ノード電圧ＶＭＡの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図１０】本発明の第２の実施の形態の電源回路の構成を示す図。
【図１１】図１０における電流帰還回路を構成する第１の回路を示す回路図。
【図１２】ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳＨ，ＳＬと、図１１の回路にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャート。
【図１３】図１０における電流帰還回路を構成する第２の回路を示す回路図。
【図１４】従来の電源回路の構成を示す図。
【図１５】図１４におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図１６】他の従来例の電源回路の構成を示す図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
３１，３１Ａ…検出回路
３２…出力ドライバ（ＰＷＭ手段）
３３…ＰＷＭ回路（ＰＷＭ手段）
４０…エラーアンプ（誤差検出手段）
５０…電流帰還回路
ＱＰ１…ＰＭＯＳ（Ｐチャンネルトランジスタ）
ＱＮ１…ＮＭＯＳ（Ｎチャンネルトランジスタ）
Ｌ１…整流用コイル
Ｃ０…安定化容量
Claims (10)
- 電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位（以下、中間ノード電位）が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記ＣＭＯＳインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するもので、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Ｎチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、
前記第１のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Ｎチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記Ｐチャンネルトランジスタがオンしている期間にはオンし、前記Ｎチャンネルトランジスタがオンしている期間にはオフする第２のスイッチと、
を具備したことを特徴とする請求項１に記載の電源回路。 - 電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、
前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給する一方、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、
前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、
前記第１のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第２のスイッチと、
を具備したことを特徴とする請求項５又は６に記載の電源回路。 - 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、
前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。 - 前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことを特徴とする請求項３，４，８，９のいずれか１つに記載の電源回路。
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