JP6488669B2

JP6488669B2 - 基板

Info

Publication number: JP6488669B2
Application number: JP2014237868A
Authority: JP
Inventors: 裕嗣近藤; 清己伊與田
Original assignee: Aisin Seiki Co Ltd; Aisin Corp
Current assignee: Aisin Corp
Priority date: 2014-11-25
Filing date: 2014-11-25
Publication date: 2019-03-27
Anticipated expiration: 2034-11-25
Also published as: JP2016100515A

Description

本発明は、電子部品を電気的に接続するランドを有する基板に関する。

回路パターンが形成されたプリント配線基板（以下、基板と称する）に表面実装タイプの電子部品を半田付けにより実装する際には、基板の基台上に形成されたランドにクリーム半田を塗布して電子部品を搭載する。その後、リフロー炉に通して基板を加熱することにより、クリーム半田が溶融、固化し電子部品の接続端子とランドとが半田により電気的に接続される。基板のランド以外の箇所には、半田ブリッジその他による短絡防止のために、絶縁被膜であるレジストが塗布されている。以下、本願明細書及び特許請求の範囲において「搭載」とはクリーム半田を塗布したランドの上に電子部品を載せた状態を意味し、「実装」とは、基板に搭載された電子部品がリフロー炉を通ることにより、クリーム半田が溶融、固化して電子部品の端子とランドとが半田により電気的に基板に接続された状態を意味する。

特許文献１には、パッド電極とランドとの間に発生した気泡を除去することができる回路基板が開示されている。当該回路基板においては、基板上のランドのいずれか一端に、当該ランドに一部が重なるように２つのレジストが設けられている。ランド上にクリーム半田を印刷し、この上に電子部品を乗せて加熱する。クリーム半田が溶融すると、電子部品の電極が回路基板上のこれらのレジストに接して、ランドと電子部品の電極間には、レジストによる隙間が発生する。溶融したクリーム半田はレジストによって濡れないため、クリーム半田の溶融に伴い発生する気泡はこの隙間を通ってランドの端部から除去される。

特開２００７−０１２８５０号公報

特許文献１において、電子部品を実装する回路基板のランド内にレジストを印刷し、クリーム半田溶融後のランドと電子部品の電極との間に生じる隙間から気泡を逃がす効果は、電子部品が半田溶融時に自重で沈み込むことが前提となっている。このような重量の大きい電子部品を用いた場合、ランドの上にレジストが塗布されたとしても、電子部品が自重で沈み込んでクリーム半田を押しつぶす。このため、レジストと電子部品とが接触したとしても、電子部品のサイズが大きいために傾きにくく、実装状態では電子部品は水平が維持される。

一方、近年は小型軽量の電子部品が普及している。例えば、図１〜図３には、パッケージ１２の底面１２ｃから第１側面１２ａにかけて設けられた１つのドレイン端子１４と、第１側面１２ａの対面である第２側面１２ｂから突出する部分を有する４つのリード端子１６とを備えた小型軽量タイプのＦＥＴ１０が示されている。ドレイン端子１４はパッケージ１２内のＦＥＴチップのドレインに接続され、リード端子１６のそれぞれはゲート又はソースに接続されている。

このＦＥＴ１０を実装する基板２０を作製する場合には、まず、ＦＥＴ１０のドレイン端子１４とリード端子１６の形状に対応したドレイン電極２２とリード電極２４を基板２０の基台２１上に形成する（図４参照）。その後ドレイン電極２２とリード電極２４の周りに、ドレイン電極２２とリード電極２４の厚さより薄いレジスト２６を塗布することにより、ドレイン電極２２のランドとリード電極２４の第３ランド２４ａを形成する。これらのランドに、ＦＥＴ１０のドレイン端子１４とリード端子１６とが半田３０により電気的に接続される。

しかし、ＦＥＴ１０のドレイン端子１４とリード端子１６とでは、その形状及び面積が異なっているため、ドレイン電極２２をそのままランドとして用いると、ＦＥＴ１０の搭載時におけるドレイン端子１４と、ドレイン電極２２のランドに塗布されたクリーム半田との接触面積が、リード端子１６と、第３ランド２４ａに塗布されたクリーム半田との接触面積よりも大きくなる。その結果、ＦＥＴ１０の搭載時に、ドレイン端子１４及びリード端子１６と、ランド及び第３ランド２４ａとの間で基板２０の部品実装面（以下、表面と称する）と平行な方向についての位置ずれが生じたときに、セルフアライメント効果が得られない。セルフアライメント効果とは、リフロー時のクリーム半田の溶融時の表面張力により基板２０へのＦＥＴ１０搭載時の位置ずれを自動的に修復する効果である。

そこで、図４に示すように、ドレイン電極２２の一部に分断レジスト２６ａを塗布して、ドレイン電極２２のランドを１つの第１ランド２２ａと４つの第２ランド２２ｂの２つに分断する。４つの第２ランド２２ｂのそれぞれは４つの第３ランド２４ａのそれぞれとほぼ同じ形状及び面積であり、第２ランド２２ｂと第３ランド２４ａは第１ランド２２ａに対して対称に配置されている。

このようなランド形状にすることにより、ＦＥＴ１０の搭載時におけるドレイン端子１４の第２部分１４ｂ（図３参照）と、第２ランド２２ｂに塗布されたクリーム半田との接触面積と、リード端子１６と、第３ランド２４ａに塗布されたクリーム半田との接触面積とはほぼ同じになる。その結果、ＦＥＴ１０搭載時にドレイン端子１４及びリード端子１６とランドとの間で位置ずれが生じたとしても、セルフアライメント効果により、リフロー時に位置ずれが自動的に修復されることが期待できる。

図５に示すように、分断レジスト２６ａはドレイン電極２２の上に塗布されている。上述したように、従来の電子部品であれば重量が大きいので、基板２０に搭載して不図示のリフロー炉に通したときに自重で沈み込んでクリーム半田を押しつぶす。このため、分断レジスト２６ａと電子部品とが接触したとしても、電子部品のサイズが大きいために傾きにくく、実装状態では電子部品は基板２０の表面に対して水平を維持することができる。しかし、ＦＥＴ１０は小型軽量タイプのため、分断レジスト２６ａを押しつぶすことができず、分断レジスト２６ａの上に乗り上げたまま、基板２０の表面に対して斜めに傾いた状態でクリーム半田が固化する。

ＦＥＴ１０が傾いた状態でクリーム半田が固化すると、図５に示すように、右方ほど半田３０の厚さが薄くなるので、リード端子１６と第３ランド２４ａの間には十分な量の半田が存在できず、十分な接続強度が確保できないおそれがある。また、逆にドレイン端子１４の第２部分１４ｂと第２ランド２２ｂの間隔が広がるので、厚みに対する半田の量が不足しこちらも接続強度が確保できなくなるおそれがある。また、このような接続状態であれば、外部から高低温の温度変化等のストレスが印加された場合には、半田３０にクラックが生じるおそれがある。

上記問題に鑑み、本発明は、小型軽量の表面実装タイプの電子部品であっても基板表面に対して水平に実装可能なランドを有する基板を提供することを課題とする。

上記課題を解決するために、本発明に係る基板の特徴構成は、平面視で角状のパッケージの底面から第１側面にかけて設けられ、該パッケージの前記底面にある第１部分と前記第１側面から突出する部分を有し且つ前記第１部分以外の部分である第２部分とを有するドレイン端子と、前記第１側面の対面となる第２側面から突出する部分を有するリード端子と、を備える表面実装タイプのＦＥＴを半田付けによって電気的に接続するランドを備えた基板であって、前記基板は、絶縁性の基台の表面にドレイン電極とリード電極とを備え、前記ドレイン電極は、第１電極と第２電極とに分けて形成され、前記第１電極と前記第２電極と前記リード電極とはそれぞれ電気的に絶縁され、前記ドレイン電極と前記リード電極との周囲に絶縁被膜であるレジストを、前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く塗布しており、前記レジストは、前記第１電極、前記第２電極、前記リード電極のそれぞれの一部を覆っており、前記第１電極のうち前記レジストから露出する箇所が第１ランドであり、前記第２電極のうち前記レジストから露出する箇所が第２ランドであり、前記リード電極のうち前記レジストから露出する箇所が第３ランドであり、前記第２ランドと前記第３ランドのそれぞれは同じ形状及び面積であり、前記第２ランドと前記第３ランドとは、前記第１ランドに対して対称に配置され、前記第１ランドと前記第２ランドとの間の電気的に絶縁されている箇所に、前記レジストの一部である分断レジストが前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く形成されており、前記ＦＥＴの前記第１部分の前記リード端子側の端部の形状と、前記第１ランドの前記第３ランド側の端面の形状が一致する点にある。

このような特徴構成とすれば、第１ランドと第２ランドの間の電気的に絶縁されている箇所に分断レジストが形成されることによりランドの上に分断レジストを形成する場合と比べて、ランド表面を平らにすることができる。そのため、当該基板のランドにクリーム半田を塗布した後、小型軽量タイプの電子部品を搭載しても、電子部品が傾くことがなく、そのままリフロー炉に通した後でも基板の表面に対して電子部品は水平を維持することができる。

小型軽量で表面実装タイプのＦＥＴの平面図である。ＦＥＴの正面図である。ＦＥＴの底面図である。従来のランドを有する基板を表す平面図である。図４のV-V線断面図である。本実施形態に係るランドを有する基板を表す平面図である。図６のVII-VII線断面図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。図６は、本実施形態に係る基板４０の平面図である。基板４０は、第１ランド４２ｃと第２ランド４２ｄとを有する。基板４０は、絶縁性の材料からなる基台４１の上に、銅等の金属からなる電極を形成し、当該電極の周囲に絶縁被膜であるレジスト４６を塗布して形成される。基板４０には、図１〜図３に示す、ドレイン端子１４とリード端子１６を有する小型軽量のＦＥＴ１０が実装される。ＦＥＴ１０の構成については既に上で説明したので、この場での詳細な説明は省略する。ＦＥＴ１０は電子部品の、ドレイン端子１４は第１端子の、リード端子１６は第２端子の、それぞれ一例である。

基板４０の電極は、ドレイン電極４２とリード電極４４からなる。本実施形態のドレイン電極４２は１つの第１電極４２ａと４つの第２電極４２ｂとに分けて形成されている。リード電極４４は４つあり、第２電極４２ｂとリード電極４４は第１電極４２ａに対して対象に配置されている。第１電極４２ａと第２電極４２ｂとリード電極４４の間はそれぞれ電気的に絶縁されている。第２電極４２ｂとリード電極４４のそれぞれは同じ形状及び面積である。

図６に示すように、基板４０の表面のドレイン電極４２とリード電極４４の周囲にはレジスト４６が塗布されている。レジスト４６は第１電極４２ａ、第２電極４２ｂ、リード電極４４の一部を覆っている。レジスト４６の厚さは、ドレイン電極４２とリード電極４４の厚さよりも薄い。第１電極４２ａ、第２電極４２ｂ、リード電極４４のうち、レジスト４６から露出している箇所が、第１ランド４２ｃ、第２ランド４２ｄ、第３ランド４４ａである。

第２ランド４２ｄと第３ランド４４ａは第１ランド４２ｃに対して対称に配置されており、第１ランド４２ｃと第２ランド４２ｄと第３ランド４４ａの間はそれぞれ電気的に絶縁されている。第２ランド４２ｄと第３ランド４４ａのそれぞれは同じ形状及び面積である。上述のように、本実施形態においては、第１ランド４２ｃと第２ランド４２ｄとは電気的に繋がっていないので、第１ランド４２ｃと第２ランド４２ｄとの間にある分断レジスト４６ａは基台４１の上に直接形成されている（図７参照）。

このような基板４０の第１ランド４２ｃ、第２ランド４２ｄ、第３ランド４４ａにクリーム半田を塗布した後にＦＥＴ１０を搭載し、不図示のリフロー炉に通す。その結果、クリーム半田が熱で溶融、固化し、図７に示すように、ＦＥＴ１０のドレイン端子１４の第１部分１４ａと第１ランド４２ｃ、第２部分１４ｂと第２ランド４２ｄ、リード端子１６と第３ランド４４ａが、半田３０によりそれぞれ電気的に接続される。

本実施形態においては、分断レジスト４６ａが基台４１の上に直接、且つ、ドレイン電極４２とリード電極４４の厚さよりも薄く形成されているので、分断レジスト４６ａはドレイン電極４２とリード電極４４の上に突出していない。従って、小型軽量であってもＦＥＴ１０は基板４０の表面に対して水平に搭載される。その状態でリフロー炉に通してクリーム半田を溶融、固化させても、基板４０の表面に対するＦＥＴ１０の水平は維持される。従って、ＦＥＴ１０の実装状態において、ドレイン端子１４の第１部分１４ａと第１ランド４２ｃの間、第２部分１４ｂと第２ランド４２ｄの間、及びリード端子１６と第３ランド４４ａの間にはいずれも均一な厚さの半田３０が存在している。また、第２部分１４ｂ及びリード端子１６にはいずれも半田３０によるフロントフィレットとバックフィレットが形成されている。これにより、基板４０に対するＦＥＴ１０の十分な接続強度が確保されると共に、半田３０において半田クラックが生じるおそれもなくなる。

本実施形態に係る基板４０によれば、第１ランド４２ｃと第２ランド４２ｄの間の電気的に絶縁されている箇所に分断レジスト４６ａが形成されることにより、従来の基板２０のように第１ランド２２ａの上に分断レジスト２６ａを形成する場合と比べて、第１ランド４２ｃ及び第２ランド４２ｄの表面を平らにすることができる。そのため、基板４０の第１ランド４２ｃ及び第２ランド４２ｄにクリーム半田を塗布した後で小型軽量タイプのＦＥＴ１０を搭載しても、ＦＥＴ１０が傾くことがなく、そのままリフロー炉に通した後でも基板４０の表面に対してＦＥＴ１０は水平を維持することができる。

また、第２ランド４２ｄと第３ランド４４ａの形状及び面積を同じにし、第２ランド４２ｄと第３ランド４４ａを第１ランド４２ｃに対して対称に配置する構成とすれば、リフロー後にクリーム半田が固化する際に、第２ランド４２ｄと第３ランド４４ａとの固化速度を同等にすることができるので、固化速度の違いによって基板４０の表面に対してＦＥＴ１０が傾くことを抑制することができる。

本実施形態に係るランド形状（第１ランド４２ｃと第２ランド４２ｄ）はＦＥＴ１０を実装する場合についてのみ説明したが、ＦＥＴ１０のみに限られるものではなく、ＦＥＴ１０と同様の端子形状を有する他の小型軽量タイプの電子部品を実装する場合についても同様に適用可能である。このように、本実施形態に係る基板４０の構成は、小型軽量の表面実装タイプの電子部品を実装する際に特に有効である。

本発明は、電子部品を電気的に接続するランドを有する基板に利用することが可能である。

１０ＦＥＴ（電子部品）
１２パッケージ
１２ａ第１側面
１２ｂ第２側面
１２ｃ底面
１４ドレイン端子（第１端子）
１４ａ第１部分
１４ｂ第２部分
１６リード端子（第２端子）
４０基板
４２ｃ第１ランド（ランド）
４２ｄ第２ランド（ランド）
４４ａ第３ランド（ランド）
４６レジスト
４６ａ分断レジスト

Claims

平面視で角状のパッケージの底面から第１側面にかけて設けられ、該パッケージの前記底面にある第１部分と前記第１側面から突出する部分を有し且つ前記第１部分以外の部分である第２部分とを有するドレイン端子と、前記第１側面の対面となる第２側面から突出する部分を有するリード端子と、を備える表面実装タイプのＦＥＴを半田付けによって電気的に接続するランドを備えた基板であって、
前記基板は、絶縁性の基台の表面にドレイン電極とリード電極とを備え、
前記ドレイン電極は、第１電極と第２電極とに分けて形成され、前記第１電極と前記第２電極と前記リード電極とはそれぞれ電気的に絶縁され、
前記ドレイン電極と前記リード電極との周囲に絶縁被膜であるレジストを、前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く塗布しており、
前記レジストは、前記第１電極、前記第２電極、前記リード電極のそれぞれの一部を覆っており、前記第１電極のうち前記レジストから露出する箇所が第１ランドであり、前記第２電極のうち前記レジストから露出する箇所が第２ランドであり、前記リード電極のうち前記レジストから露出する箇所が第３ランドであり、
前記第２ランドと前記第３ランドのそれぞれは同じ形状及び面積であり、前記第２ランドと前記第３ランドとは、前記第１ランドに対して対称に配置され、
前記第１ランドと前記第２ランドとの間の電気的に絶縁されている箇所に、前記レジストの一部である分断レジストが前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く形成されており、
前記ＦＥＴの前記第１部分の前記リード端子側の端部の形状と、前記第１ランドの前記第３ランド側の端面の形状が一致する基板。