JP6488669B2 - substrate - Google Patents
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Description
本発明は、電子部品を電気的に接続するランドを有する基板に関する。 The present invention relates to a substrate having lands that electrically connect electronic components.
回路パターンが形成されたプリント配線基板(以下、基板と称する)に表面実装タイプの電子部品を半田付けにより実装する際には、基板の基台上に形成されたランドにクリーム半田を塗布して電子部品を搭載する。その後、リフロー炉に通して基板を加熱することにより、クリーム半田が溶融、固化し電子部品の接続端子とランドとが半田により電気的に接続される。基板のランド以外の箇所には、半田ブリッジその他による短絡防止のために、絶縁被膜であるレジストが塗布されている。以下、本願明細書及び特許請求の範囲において「搭載」とはクリーム半田を塗布したランドの上に電子部品を載せた状態を意味し、「実装」とは、基板に搭載された電子部品がリフロー炉を通ることにより、クリーム半田が溶融、固化して電子部品の端子とランドとが半田により電気的に基板に接続された状態を意味する。 When surface-mount type electronic components are mounted on a printed wiring board (hereinafter referred to as a board) on which a circuit pattern is formed by soldering, cream solder is applied to lands formed on the base of the board. Mount electronic components. After that, the solder is melted and solidified by heating the substrate through a reflow furnace, and the connection terminals of the electronic component and the lands are electrically connected by the solder. A resist, which is an insulating film, is applied to a portion other than the land on the substrate in order to prevent a short circuit caused by a solder bridge or the like. Hereinafter, in the present specification and claims, “mounting” means a state in which an electronic component is placed on a land coated with cream solder, and “mounting” means that the electronic component mounted on the board is reflowed. By passing through the furnace, the cream solder is melted and solidified, and the terminals and lands of the electronic component are electrically connected to the substrate by the solder.
特許文献1には、パッド電極とランドとの間に発生した気泡を除去することができる回路基板が開示されている。当該回路基板においては、基板上のランドのいずれか一端に、当該ランドに一部が重なるように2つのレジストが設けられている。ランド上にクリーム半田を印刷し、この上に電子部品を乗せて加熱する。クリーム半田が溶融すると、電子部品の電極が回路基板上のこれらのレジストに接して、ランドと電子部品の電極間には、レジストによる隙間が発生する。溶融したクリーム半田はレジストによって濡れないため、クリーム半田の溶融に伴い発生する気泡はこの隙間を通ってランドの端部から除去される。 Patent Document 1 discloses a circuit board that can remove bubbles generated between a pad electrode and a land. In the circuit board, two resists are provided at one end of the land on the board so as to partially overlap the land. A cream solder is printed on the land, and an electronic component is placed on the land and heated. When the cream solder is melted, the electrode of the electronic component comes into contact with the resist on the circuit board, and a gap due to the resist is generated between the land and the electrode of the electronic component. Since the melted cream solder is not wetted by the resist, bubbles generated with the melting of the cream solder are removed from the end of the land through this gap.
特許文献1において、電子部品を実装する回路基板のランド内にレジストを印刷し、クリーム半田溶融後のランドと電子部品の電極との間に生じる隙間から気泡を逃がす効果は、電子部品が半田溶融時に自重で沈み込むことが前提となっている。このような重量の大きい電子部品を用いた場合、ランドの上にレジストが塗布されたとしても、電子部品が自重で沈み込んでクリーム半田を押しつぶす。このため、レジストと電子部品とが接触したとしても、電子部品のサイズが大きいために傾きにくく、実装状態では電子部品は水平が維持される。 In Patent Document 1, a resist is printed in a land of a circuit board on which an electronic component is mounted, and the effect of releasing bubbles from a gap formed between the land after cream solder melting and the electrode of the electronic component is It is presupposed that it will sometimes sink due to its own weight. When such a heavy electronic component is used, even if a resist is applied on the land, the electronic component sinks under its own weight and crushes the cream solder. For this reason, even if the resist and the electronic component come into contact with each other, the electronic component is large in size and is not easily tilted, and the electronic component is kept horizontal in the mounted state.
一方、近年は小型軽量の電子部品が普及している。例えば、図1〜図3には、パッケージ12の底面12cから第1側面12aにかけて設けられた1つのドレイン端子14と、第1側面12aの対面である第2側面12bから突出する部分を有する4つのリード端子16とを備えた小型軽量タイプのFET10が示されている。ドレイン端子14はパッケージ12内のFETチップのドレインに接続され、リード端子16のそれぞれはゲート又はソースに接続されている。
On the other hand, in recent years, small and lightweight electronic components have become widespread. For example, FIGS. 1 to 3 each have one
このFET10を実装する基板20を作製する場合には、まず、FET10のドレイン端子14とリード端子16の形状に対応したドレイン電極22とリード電極24を基板20の基台21上に形成する(図4参照)。その後ドレイン電極22とリード電極24の周りに、ドレイン電極22とリード電極24の厚さより薄いレジスト26を塗布することにより、ドレイン電極22のランドとリード電極24の第3ランド24aを形成する。これらのランドに、FET10のドレイン端子14とリード端子16とが半田30により電気的に接続される。
When manufacturing the
しかし、FET10のドレイン端子14とリード端子16とでは、その形状及び面積が異なっているため、ドレイン電極22をそのままランドとして用いると、FET10の搭載時におけるドレイン端子14と、ドレイン電極22のランドに塗布されたクリーム半田との接触面積が、リード端子16と、第3ランド24aに塗布されたクリーム半田との接触面積よりも大きくなる。その結果、FET10の搭載時に、ドレイン端子14及びリード端子16と、ランド及び第3ランド24aとの間で基板20の部品実装面(以下、表面と称する)と平行な方向についての位置ずれが生じたときに、セルフアライメント効果が得られない。セルフアライメント効果とは、リフロー時のクリーム半田の溶融時の表面張力により基板20へのFET10搭載時の位置ずれを自動的に修復する効果である。
However, since the shape and area of the
そこで、図4に示すように、ドレイン電極22の一部に分断レジスト26aを塗布して、ドレイン電極22のランドを1つの第1ランド22aと4つの第2ランド22bの2つに分断する。4つの第2ランド22bのそれぞれは4つの第3ランド24aのそれぞれとほぼ同じ形状及び面積であり、第2ランド22bと第3ランド24aは第1ランド22aに対して対称に配置されている。
Therefore, as shown in FIG. 4, a
このようなランド形状にすることにより、FET10の搭載時におけるドレイン端子14の第2部分14b(図3参照)と、第2ランド22bに塗布されたクリーム半田との接触面積と、リード端子16と、第3ランド24aに塗布されたクリーム半田との接触面積とはほぼ同じになる。その結果、FET10搭載時にドレイン端子14及びリード端子16とランドとの間で位置ずれが生じたとしても、セルフアライメント効果により、リフロー時に位置ずれが自動的に修復されることが期待できる。
With such a land shape, the contact area between the
図5に示すように、分断レジスト26aはドレイン電極22の上に塗布されている。上述したように、従来の電子部品であれば重量が大きいので、基板20に搭載して不図示のリフロー炉に通したときに自重で沈み込んでクリーム半田を押しつぶす。このため、分断レジスト26aと電子部品とが接触したとしても、電子部品のサイズが大きいために傾きにくく、実装状態では電子部品は基板20の表面に対して水平を維持することができる。しかし、FET10は小型軽量タイプのため、分断レジスト26aを押しつぶすことができず、分断レジスト26aの上に乗り上げたまま、基板20の表面に対して斜めに傾いた状態でクリーム半田が固化する。
As shown in FIG. 5, the dividing
FET10が傾いた状態でクリーム半田が固化すると、図5に示すように、右方ほど半田30の厚さが薄くなるので、リード端子16と第3ランド24aの間には十分な量の半田が存在できず、十分な接続強度が確保できないおそれがある。また、逆にドレイン端子14の第2部分14bと第2ランド22bの間隔が広がるので、厚みに対する半田の量が不足しこちらも接続強度が確保できなくなるおそれがある。また、このような接続状態であれば、外部から高低温の温度変化等のストレスが印加された場合には、半田30にクラックが生じるおそれがある。
When the cream solder is solidified with the FET 10 tilted, as shown in FIG. 5, the
上記問題に鑑み、本発明は、小型軽量の表面実装タイプの電子部品であっても基板表面に対して水平に実装可能なランドを有する基板を提供することを課題とする。 In view of the above problems, an object of the present invention is to provide a substrate having lands that can be mounted horizontally on the substrate surface even if it is a small and lightweight surface-mount type electronic component.
上記課題を解決するために、本発明に係る基板の特徴構成は、平面視で角状のパッケージの底面から第1側面にかけて設けられ、該パッケージの前記底面にある第1部分と前記第1側面から突出する部分を有し且つ前記第1部分以外の部分である第2部分とを有するドレイン端子と、前記第1側面の対面となる第2側面から突出する部分を有するリード端子と、を備える表面実装タイプのFETを半田付けによって電気的に接続するランドを備えた基板であって、前記基板は、絶縁性の基台の表面にドレイン電極とリード電極とを備え、前記ドレイン電極は、第1電極と第2電極とに分けて形成され、前記第1電極と前記第2電極と前記リード電極とはそれぞれ電気的に絶縁され、前記ドレイン電極と前記リード電極との周囲に絶縁被膜であるレジストを、前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く塗布しており、前記レジストは、前記第1電極、前記第2電極、前記リード電極のそれぞれの一部を覆っており、前記第1電極のうち前記レジストから露出する箇所が第1ランドであり、前記第2電極のうち前記レジストから露出する箇所が第2ランドであり、前記リード電極のうち前記レジストから露出する箇所が第3ランドであり、前記第2ランドと前記第3ランドのそれぞれは同じ形状及び面積であり、前記第2ランドと前記第3ランドとは、前記第1ランドに対して対称に配置され、前記第1ランドと前記第2ランドとの間の電気的に絶縁されている箇所に、前記レジストの一部である分断レジストが前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く形成されており、前記FETの前記第1部分の前記リード端子側の端部の形状と、前記第1ランドの前記第3ランド側の端面の形状が一致する点にある。 In order to solve the above-described problem, the characteristic configuration of the substrate according to the present invention is provided from the bottom surface of the rectangular package to the first side surface in a plan view, and the first portion and the first side surface on the bottom surface of the package. A drain terminal having a portion projecting from the first portion and a second portion which is a portion other than the first portion, and a lead terminal having a portion projecting from the second side surface facing the first side surface. A substrate comprising lands for electrically connecting surface-mount type FETs by soldering, wherein the substrate comprises a drain electrode and a lead electrode on the surface of an insulating base, The first electrode, the second electrode, and the lead electrode are electrically insulated from each other, and an insulating coating is formed around the drain electrode and the lead electrode. A resist is applied directly to the surface of the base and thinner than the drain electrode and the lead electrode, and the resist is one of each of the first electrode, the second electrode, and the lead electrode. A portion of the first electrode exposed from the resist is a first land, a portion of the second electrode exposed from the resist is a second land, and of the lead electrode The portion exposed from the resist is a third land, and each of the second land and the third land has the same shape and area, and the second land and the third land are in relation to the first land. The parting resist, which is a part of the resist, is arranged on the surface of the base directly and in front of the first land and the second land, which are symmetrically arranged and electrically insulated between the first land and the second land. A drain electrode said is formed thinner than the thickness of the lead electrodes, and the shape of the end portion of the lead terminal side of the first portion of the FET, the shape of the end face of the third land side of the first land match There is in point to do.
このような特徴構成とすれば、第1ランドと第2ランドの間の電気的に絶縁されている箇所に分断レジストが形成されることによりランドの上に分断レジストを形成する場合と比べて、ランド表面を平らにすることができる。そのため、当該基板のランドにクリーム半田を塗布した後、小型軽量タイプの電子部品を搭載しても、電子部品が傾くことがなく、そのままリフロー炉に通した後でも基板の表面に対して電子部品は水平を維持することができる。 With such a characteristic configuration, as compared with the case where the dividing resist is formed on the land by forming the dividing resist at the electrically insulated portion between the first land and the second land, The land surface can be flattened. Therefore, even if a small and lightweight electronic component is mounted after applying cream solder to the land of the substrate, the electronic component does not tilt, and the electronic component can be applied to the surface of the substrate even after passing through the reflow furnace. Can maintain level.
以下、本発明の実施の形態について、図面を用いて詳細に説明する。図6は、本実施形態に係る基板40の平面図である。基板40は、第1ランド42cと第2ランド42dとを有する。基板40は、絶縁性の材料からなる基台41の上に、銅等の金属からなる電極を形成し、当該電極の周囲に絶縁被膜であるレジスト46を塗布して形成される。基板40には、図1〜図3に示す、ドレイン端子14とリード端子16を有する小型軽量のFET10が実装される。FET10の構成については既に上で説明したので、この場での詳細な説明は省略する。FET10は電子部品の、ドレイン端子14は第1端子の、リード端子16は第2端子の、それぞれ一例である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 6 is a plan view of the
基板40の電極は、ドレイン電極42とリード電極44からなる。本実施形態のドレイン電極42は1つの第1電極42aと4つの第2電極42bとに分けて形成されている。リード電極44は4つあり、第2電極42bとリード電極44は第1電極42aに対して対象に配置されている。第1電極42aと第2電極42bとリード電極44の間はそれぞれ電気的に絶縁されている。第2電極42bとリード電極44のそれぞれは同じ形状及び面積である。
The electrode of the
図6に示すように、基板40の表面のドレイン電極42とリード電極44の周囲にはレジスト46が塗布されている。レジスト46は第1電極42a、第2電極42b、リード電極44の一部を覆っている。レジスト46の厚さは、ドレイン電極42とリード電極44の厚さよりも薄い。第1電極42a、第2電極42b、リード電極44のうち、レジスト46から露出している箇所が、第1ランド42c、第2ランド42d、第3ランド44aである。
As shown in FIG. 6, a resist 46 is applied around the
第2ランド42dと第3ランド44aは第1ランド42cに対して対称に配置されており、第1ランド42cと第2ランド42dと第3ランド44aの間はそれぞれ電気的に絶縁されている。第2ランド42dと第3ランド44aのそれぞれは同じ形状及び面積である。上述のように、本実施形態においては、第1ランド42cと第2ランド42dとは電気的に繋がっていないので、第1ランド42cと第2ランド42dとの間にある分断レジスト46aは基台41の上に直接形成されている(図7参照)。
The
このような基板40の第1ランド42c、第2ランド42d、第3ランド44aにクリーム半田を塗布した後にFET10を搭載し、不図示のリフロー炉に通す。その結果、クリーム半田が熱で溶融、固化し、図7に示すように、FET10のドレイン端子14の第1部分14aと第1ランド42c、第2部分14bと第2ランド42d、リード端子16と第3ランド44aが、半田30によりそれぞれ電気的に接続される。
After the cream solder is applied to the
本実施形態においては、分断レジスト46aが基台41の上に直接、且つ、ドレイン電極42とリード電極44の厚さよりも薄く形成されているので、分断レジスト46aはドレイン電極42とリード電極44の上に突出していない。従って、小型軽量であってもFET10は基板40の表面に対して水平に搭載される。その状態でリフロー炉に通してクリーム半田を溶融、固化させても、基板40の表面に対するFET10の水平は維持される。従って、FET10の実装状態において、ドレイン端子14の第1部分14aと第1ランド42cの間、第2部分14bと第2ランド42dの間、及びリード端子16と第3ランド44aの間にはいずれも均一な厚さの半田30が存在している。また、第2部分14b及びリード端子16にはいずれも半田30によるフロントフィレットとバックフィレットが形成されている。これにより、基板40に対するFET10の十分な接続強度が確保されると共に、半田30において半田クラックが生じるおそれもなくなる。
In this embodiment, since the dividing resist 46 a is formed directly on the
本実施形態に係る基板40によれば、第1ランド42cと第2ランド42dの間の電気的に絶縁されている箇所に分断レジスト46aが形成されることにより、従来の基板20のように第1ランド22aの上に分断レジスト26aを形成する場合と比べて、第1ランド42c及び第2ランド42dの表面を平らにすることができる。そのため、基板40の第1ランド42c及び第2ランド42dにクリーム半田を塗布した後で小型軽量タイプのFET10を搭載しても、FET10が傾くことがなく、そのままリフロー炉に通した後でも基板40の表面に対してFET10は水平を維持することができる。
According to the
また、第2ランド42dと第3ランド44aの形状及び面積を同じにし、第2ランド42dと第3ランド44aを第1ランド42cに対して対称に配置する構成とすれば、リフロー後にクリーム半田が固化する際に、第2ランド42dと第3ランド44aとの固化速度を同等にすることができるので、固化速度の違いによって基板40の表面に対してFET10が傾くことを抑制することができる。
Further, if the
本実施形態に係るランド形状(第1ランド42cと第2ランド42d)はFET10を実装する場合についてのみ説明したが、FET10のみに限られるものではなく、FET10と同様の端子形状を有する他の小型軽量タイプの電子部品を実装する場合についても同様に適用可能である。このように、本実施形態に係る基板40の構成は、小型軽量の表面実装タイプの電子部品を実装する際に特に有効である。
The land shapes (
本発明は、電子部品を電気的に接続するランドを有する基板に利用することが可能である。 The present invention can be used for a substrate having lands that electrically connect electronic components.
10 FET(電子部品)
12 パッケージ
12a 第1側面
12b 第2側面
12c 底面
14 ドレイン端子(第1端子)
14a 第1部分
14b 第2部分
16 リード端子(第2端子)
40 基板
42c 第1ランド(ランド)
42d 第2ランド(ランド)
44a 第3ランド(ランド)
46 レジスト
46a 分断レジスト
10 FET (electronic parts)
12
14a
40
42d 2nd land (land)
44a 3rd land
46 resist 46a parting resist
Claims (1)
前記基板は、絶縁性の基台の表面にドレイン電極とリード電極とを備え、
前記ドレイン電極は、第1電極と第2電極とに分けて形成され、前記第1電極と前記第2電極と前記リード電極とはそれぞれ電気的に絶縁され、
前記ドレイン電極と前記リード電極との周囲に絶縁被膜であるレジストを、前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く塗布しており、
前記レジストは、前記第1電極、前記第2電極、前記リード電極のそれぞれの一部を覆っており、前記第1電極のうち前記レジストから露出する箇所が第1ランドであり、前記第2電極のうち前記レジストから露出する箇所が第2ランドであり、前記リード電極のうち前記レジストから露出する箇所が第3ランドであり、
前記第2ランドと前記第3ランドのそれぞれは同じ形状及び面積であり、前記第2ランドと前記第3ランドとは、前記第1ランドに対して対称に配置され、
前記第1ランドと前記第2ランドとの間の電気的に絶縁されている箇所に、前記レジストの一部である分断レジストが前記基台の表面に直接、且つ、前記ドレイン電極と前記リード電極の厚さより薄く形成されており、
前記FETの前記第1部分の前記リード端子側の端部の形状と、前記第1ランドの前記第3ランド側の端面の形状が一致する基板。 A first portion which is provided from the bottom surface to the first side surface of the square package in plan view, has a first portion on the bottom surface of the package and a portion protruding from the first side surface, and is a portion other than the first portion. A land terminal for electrically connecting a surface-mount type FET comprising a drain terminal having two portions and a lead terminal having a portion protruding from the second side surface facing the first side surface by soldering; A substrate,
The substrate includes a drain electrode and a lead electrode on the surface of the insulating base,
The drain electrode is divided into a first electrode and a second electrode, and the first electrode, the second electrode, and the lead electrode are electrically insulated from each other,
A resist which is an insulating film is applied around the drain electrode and the lead electrode directly on the surface of the base and thinner than the thickness of the drain electrode and the lead electrode,
The resist covers a part of each of the first electrode, the second electrode, and the lead electrode, and a portion of the first electrode exposed from the resist is a first land, and the second electrode The portion exposed from the resist is the second land, and the portion of the lead electrode exposed from the resist is the third land,
Each of the second land and the third land has the same shape and area, and the second land and the third land are arranged symmetrically with respect to the first land,
A portion of the resist that is a part of the resist is directly on the surface of the base, and the drain electrode and the lead electrode are electrically insulated between the first land and the second land. of which is thinner than the thickness,
A substrate in which the shape of the end portion on the lead terminal side of the first portion of the FET matches the shape of the end surface on the third land side of the first land .
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