JP2001274333A - ハードマクロセル及びシステムｌｓｉ - Google Patents
ハードマクロセル及びシステムｌｓｉInfo
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- JP2001274333A JP2001274333A JP2000087409A JP2000087409A JP2001274333A JP 2001274333 A JP2001274333 A JP 2001274333A JP 2000087409 A JP2000087409 A JP 2000087409A JP 2000087409 A JP2000087409 A JP 2000087409A JP 2001274333 A JP2001274333 A JP 2001274333A
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- clock signal
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Abstract
(57)【要約】
【課題】 システムＬＳＩを製造した後に内部のクロッ
クディレイを微調整することができるハードマクロセル
提供する。 【解決手段】 外部よりクロック信号を入力するクロッ
ク入力端子と、前記クロック入力端子から入力されたク
ロック信号に基づいて動作するフリップフロップと、前
記クロック入力端子から前記フリップフロップのクロッ
ク入力端子までのクロックディレイ量を生成するクロッ
ク信号遅延回路と、前記クロック信号遅延回路で生成さ
れるクロックディレイ量を外部から制御する制御手段と
を備える。
クディレイを微調整することができるハードマクロセル
提供する。 【解決手段】 外部よりクロック信号を入力するクロッ
ク入力端子と、前記クロック入力端子から入力されたク
ロック信号に基づいて動作するフリップフロップと、前
記クロック入力端子から前記フリップフロップのクロッ
ク入力端子までのクロックディレイ量を生成するクロッ
ク信号遅延回路と、前記クロック信号遅延回路で生成さ
れるクロックディレイ量を外部から制御する制御手段と
を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵコア等のハ
ードマクロセル、及びハードマクロセルを搭載したシス
テムＬＳＩに関する。
ードマクロセル、及びハードマクロセルを搭載したシス
テムＬＳＩに関する。
【０００２】
【従来の技術】ＣＰＵコアとユーザロジックを内蔵する
システムＬＳＩを開発するに当たり、通常、設計段階で
ユーザロジック部のクロックスキューをできる限り小さ
く抑えるために、ＣＴＳ（ｃｌｏｃｋ ｔｒｅｅ ｓｙ
ｎｔｈｅｓｉｓ）を行う。これにより、ユーザロジック
内の各フリップフロップに供給されるクロックのスキュ
ーが最小になるようにしている。
システムＬＳＩを開発するに当たり、通常、設計段階で
ユーザロジック部のクロックスキューをできる限り小さ
く抑えるために、ＣＴＳ（ｃｌｏｃｋ ｔｒｅｅ ｓｙ
ｎｔｈｅｓｉｓ）を行う。これにより、ユーザロジック
内の各フリップフロップに供給されるクロックのスキュ
ーが最小になるようにしている。
【０００３】このＣＴＳは、レイアウトの実配線情報
（遅延情報）及び各セルの遅延情報に基づき行うが、製
造プロセスの微細化により、これら遅延情報に基づいた
クロックスキューの設計と実デバイスでのクロックスキ
ューが必ずしも正確に一致しなくなってきている。
（遅延情報）及び各セルの遅延情報に基づき行うが、製
造プロセスの微細化により、これら遅延情報に基づいた
クロックスキューの設計と実デバイスでのクロックスキ
ューが必ずしも正確に一致しなくなってきている。
【０００４】ＣＰＵコアも、ユーザロジックと同様にＣ
ＴＳを用い、ＣＰＵコア内部の各フリップフロップでの
クロックスキューを最小になるようにレイアウト設計が
なされている。ＣＰＵコアは、汎用性が高く、使い回し
が利くため、通常、確定したレイアウトを持ったハード
マクロセルとして供給されている。ＣＰＵコア内部のク
ロック入力端子からＣＰＵコア内部のフリップフロップ
までのディレイは、高い精度で一定（フリップフロップ
間でのクロックスキューが小さい）となるようにレイア
ウト設計されている。
ＴＳを用い、ＣＰＵコア内部の各フリップフロップでの
クロックスキューを最小になるようにレイアウト設計が
なされている。ＣＰＵコアは、汎用性が高く、使い回し
が利くため、通常、確定したレイアウトを持ったハード
マクロセルとして供給されている。ＣＰＵコア内部のク
ロック入力端子からＣＰＵコア内部のフリップフロップ
までのディレイは、高い精度で一定（フリップフロップ
間でのクロックスキューが小さい）となるようにレイア
ウト設計されている。
【０００５】図９は、従来のＣＰＵコアを搭載したシス
テムＬＳＩの要部構成図である。
テムＬＳＩの要部構成図である。
【０００６】ＣＰＵコア１２０にクロックを供給する場
合、このＣＰＵコア１２０を含んだ全体のシステムが理
想的に動作するように、このシステムの基幹クロックを
生成するクロックジェネレータ１１０からＣＰＵコア１
２０のクロック入力端子１２０ａ（或いはＣＰＵコア内
部のフリップフロップ１２１のクロック端子１２１ａ）
までのクロック信号ＣＫ１の遅延時間と、クロックジェ
ネレータ１１０からユーザロジック１３０内部における
フリップフロップ１３１のクロック端子１３１ａまでの
クロック信号ＣＫ３の遅延時間とを調整する必要がある
（図１０のｄ参照）。ここでも先に説明した通り、シミ
ュレーションが、実デバイスでの動作を正確に反映でき
ないため、必ずしも正確に一致していない。
合、このＣＰＵコア１２０を含んだ全体のシステムが理
想的に動作するように、このシステムの基幹クロックを
生成するクロックジェネレータ１１０からＣＰＵコア１
２０のクロック入力端子１２０ａ（或いはＣＰＵコア内
部のフリップフロップ１２１のクロック端子１２１ａ）
までのクロック信号ＣＫ１の遅延時間と、クロックジェ
ネレータ１１０からユーザロジック１３０内部における
フリップフロップ１３１のクロック端子１３１ａまでの
クロック信号ＣＫ３の遅延時間とを調整する必要がある
（図１０のｄ参照）。ここでも先に説明した通り、シミ
ュレーションが、実デバイスでの動作を正確に反映でき
ないため、必ずしも正確に一致していない。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のシステムＬＳＩにおいて、ＣＰＵコア１２０までの
クロック遅延と、ユーザロジック１３０のフリップフロ
ップ１３１までのクロック遅延を精度高く正確に調整す
ることは、非常に困難なことであった。
来のシステムＬＳＩにおいて、ＣＰＵコア１２０までの
クロック遅延と、ユーザロジック１３０のフリップフロ
ップ１３１までのクロック遅延を精度高く正確に調整す
ることは、非常に困難なことであった。
【０００８】実際にシステムＬＳＩを製造して初めて、
クロック遅延値の調整が必要なことが判明することもあ
り、ＬＳＩを製造した後にＬＳＩ内のクロックスキュー
を微調整することはできなかった。このため、クロック
スキューに関するトラブルが発生すると、再度ＬＳＩを
修正（リファイン）する必要があり、修正時間とコスト
が非常にかかっていた。
クロック遅延値の調整が必要なことが判明することもあ
り、ＬＳＩを製造した後にＬＳＩ内のクロックスキュー
を微調整することはできなかった。このため、クロック
スキューに関するトラブルが発生すると、再度ＬＳＩを
修正（リファイン）する必要があり、修正時間とコスト
が非常にかかっていた。
【０００９】また、ＣＰＵコアを内蔵するシステムＬＳ
Ｉにおいて、ＬＳＩ全体のクリティカル・タイミング
は、しばしばＣＰＵコア１２０と他のユーザロジック部
１３０との信号の受け渡し部で生じる場合がある。例え
ばＣＰＵコア１２０のアドレスバスやデータバスには多
数の負荷がつくため、これら信号でのディレイが大きく
なり、セットアップ・タイミングが厳しくなる。これに
関しても、設計時点でのシミュレーション確認によっ
て、製造プロセス／環境（温度、電圧）がワーストの場
合でもベストの場合でも問題が生じないように設計／調
整する。
Ｉにおいて、ＬＳＩ全体のクリティカル・タイミング
は、しばしばＣＰＵコア１２０と他のユーザロジック部
１３０との信号の受け渡し部で生じる場合がある。例え
ばＣＰＵコア１２０のアドレスバスやデータバスには多
数の負荷がつくため、これら信号でのディレイが大きく
なり、セットアップ・タイミングが厳しくなる。これに
関しても、設計時点でのシミュレーション確認によっ
て、製造プロセス／環境（温度、電圧）がワーストの場
合でもベストの場合でも問題が生じないように設計／調
整する。
【００１０】しかし、タイミング調整が厳しい場合、こ
の部分の調整に非常に時間を要したり、或いは設計期間
の時間切れからターゲット・スペックを緩和したりして
対処する場合もしばしば生じているのが現状であり、何
らかの手段により、この部分のタイミング調整をより簡
単にする方法が望まれていた。
の部分の調整に非常に時間を要したり、或いは設計期間
の時間切れからターゲット・スペックを緩和したりして
対処する場合もしばしば生じているのが現状であり、何
らかの手段により、この部分のタイミング調整をより簡
単にする方法が望まれていた。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、システムＬＳ
Ｉを製造した後に内部のクロックディレイを微調整する
ことができるハードマクロセル、及びこれを搭載したシ
ステムＬＳＩを提供することである。
するためになされたもので、その目的は、システムＬＳ
Ｉを製造した後に内部のクロックディレイを微調整する
ことができるハードマクロセル、及びこれを搭載したシ
ステムＬＳＩを提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係るハードマクロセルでは、
信号のディレイ量を生成する信号遅延回路と、前記信号
遅延回路で生成される信号ディレイ量を制御する制御手
段とを備えたことを特徴とする。
に、請求項１記載の発明に係るハードマクロセルでは、
信号のディレイ量を生成する信号遅延回路と、前記信号
遅延回路で生成される信号ディレイ量を制御する制御手
段とを備えたことを特徴とする。
【００１３】請求項２記載の発明に係るハードマクロセ
ルでは、外部よりクロック信号を入力するクロック入力
端子と、前記クロック入力端子から入力されたクロック
信号に基づいて動作するフリップフロップと、前記クロ
ック入力端子から前記フリップフロップのクロック入力
端子までのクロックディレイ量を生成するクロック信号
遅延回路と、前記クロック信号遅延回路で生成されるク
ロックディレイ量を外部から制御する制御手段とを備え
たこと特徴とする。
ルでは、外部よりクロック信号を入力するクロック入力
端子と、前記クロック入力端子から入力されたクロック
信号に基づいて動作するフリップフロップと、前記クロ
ック入力端子から前記フリップフロップのクロック入力
端子までのクロックディレイ量を生成するクロック信号
遅延回路と、前記クロック信号遅延回路で生成されるク
ロックディレイ量を外部から制御する制御手段とを備え
たこと特徴とする。
【００１４】請求項３記載の発明に係るハードマクロセ
ルでは、外部よりクロック信号を入力するクロック入力
端子と、前記クロック入力端子から入力されたクロック
信号を遅延させる第１及び第２のクロック信号遅延回路
と、前記第一及び第２のクロック信号遅延回路からそれ
ぞれ出力された第１及び第２の遅延クロック信号に基づ
いて動作する第１及び第２のフリップフロップとを備え
たハードマクロセルであって、前記第１のクロック信号
遅延回路から出力される第１の遅延クロック信号を前記
第１のフリップフロップのクロック入力信号とし、前記
第２のクロック信号遅延回路から出力される第２の遅延
クロック信号を前記第２のフリップフロップのクロック
入力信号とすると共に、第１のフリップフロップの出力
データを外部に出力し、外部からの入力データを前記第
２のフリップフロップのデータ入力とし、前記第１及び
前記第２のクロック信号遅延回路によって生成されるク
ロックディレイ量を外部から制御可能に構成したことを
特徴とする。
ルでは、外部よりクロック信号を入力するクロック入力
端子と、前記クロック入力端子から入力されたクロック
信号を遅延させる第１及び第２のクロック信号遅延回路
と、前記第一及び第２のクロック信号遅延回路からそれ
ぞれ出力された第１及び第２の遅延クロック信号に基づ
いて動作する第１及び第２のフリップフロップとを備え
たハードマクロセルであって、前記第１のクロック信号
遅延回路から出力される第１の遅延クロック信号を前記
第１のフリップフロップのクロック入力信号とし、前記
第２のクロック信号遅延回路から出力される第２の遅延
クロック信号を前記第２のフリップフロップのクロック
入力信号とすると共に、第１のフリップフロップの出力
データを外部に出力し、外部からの入力データを前記第
２のフリップフロップのデータ入力とし、前記第１及び
前記第２のクロック信号遅延回路によって生成されるク
ロックディレイ量を外部から制御可能に構成したことを
特徴とする。
【００１５】請求項４記載の発明に係るハードマクロセ
ルでは、請求項３記載のハードマクロセルにおいて、Ｌ
ＳＩ内部ロジックのディレイ量を自動的に検出するディ
レイ量検出回路の検出信号により、前記第１及び前記第
２のクロック信号遅延回路のクロックディレイ量を制御
する構成にしたことを特徴とする。
ルでは、請求項３記載のハードマクロセルにおいて、Ｌ
ＳＩ内部ロジックのディレイ量を自動的に検出するディ
レイ量検出回路の検出信号により、前記第１及び前記第
２のクロック信号遅延回路のクロックディレイ量を制御
する構成にしたことを特徴とする。
【００１６】請求項５記載の発明に係るシステムＬＳＩ
では、請求項１乃至請求項４記載のハードマクロセルを
備えたことを特徴とする。
では、請求項１乃至請求項４記載のハードマクロセルを
備えたことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１８】［第１実施形態］図１は、本発明の第１実
施形態に係るシステムＬＳＩの要部構成図であり、図２
は、図１中の要部端子部分の波形を示すタイミング図で
ある。
施形態に係るシステムＬＳＩの要部構成図であり、図２
は、図１中の要部端子部分の波形を示すタイミング図で
ある。
【００１９】このシステムＬＳＩは、システムの基幹ク
ロックを生成するクロックジェネレータ１０を有し、こ
のクロックジェネレータ１０から出力されたクロック信
号ＣＫ１，ＣＫ３は、本発明の特徴を成すクロックディ
レイ調整機能を内蔵したＣＰＵコア２０と、ユーザロジ
ック３０にそれぞれ供給されるようになっている。
ロックを生成するクロックジェネレータ１０を有し、こ
のクロックジェネレータ１０から出力されたクロック信
号ＣＫ１，ＣＫ３は、本発明の特徴を成すクロックディ
レイ調整機能を内蔵したＣＰＵコア２０と、ユーザロジ
ック３０にそれぞれ供給されるようになっている。
【００２０】図中の２０ａは、クロック信号ＣＫ１が入
力されるＣＰＵコア２０のクロック入力端子であり、２
０ｂは、コントロール信号ＣＴが入力されるＣＰＵコア
２０のコントロール入力端子である。このＣＰＵコア２
０には、クロック入力端子２０ａからＣＰＵコア内部に
おけるフリップフロップ２３のクロック入力端子２３ａ
までのクロック遅延を可変することが可能なクロック信
号遅延回路２１と、そのクロック信号遅延回路２１で生
成されるディレイ量を、ＣＰＵコア外部からのコントロ
ール信号ＣＴにより選択するセレクタ２２とを、クロッ
クディレイ調整機能として備えている。
力されるＣＰＵコア２０のクロック入力端子であり、２
０ｂは、コントロール信号ＣＴが入力されるＣＰＵコア
２０のコントロール入力端子である。このＣＰＵコア２
０には、クロック入力端子２０ａからＣＰＵコア内部に
おけるフリップフロップ２３のクロック入力端子２３ａ
までのクロック遅延を可変することが可能なクロック信
号遅延回路２１と、そのクロック信号遅延回路２１で生
成されるディレイ量を、ＣＰＵコア外部からのコントロ
ール信号ＣＴにより選択するセレクタ２２とを、クロッ
クディレイ調整機能として備えている。
【００２１】クロック信号遅延回路２１は、ＣＰＵコア
２０に入力されるクロック信号ＣＫ１に対してＣＰＵコ
ア２０内部でのディレイ量を生成する手段として、遅延
素子群２１ａ，２１ｂ，２１ｃで構成される三つの遅延
経路と、遅延素子を介さないダイレクト経路とで構成さ
れ、セレクタ２２は、これらの経路をコントロール信号
ＣＴにより選択するようになっている。
２０に入力されるクロック信号ＣＫ１に対してＣＰＵコ
ア２０内部でのディレイ量を生成する手段として、遅延
素子群２１ａ，２１ｂ，２１ｃで構成される三つの遅延
経路と、遅延素子を介さないダイレクト経路とで構成さ
れ、セレクタ２２は、これらの経路をコントロール信号
ＣＴにより選択するようになっている。
【００２２】具体的には、フリップフロップ２３に供給
されるクロック信号ＣＫ２の位相をコントロール信号Ｃ
Ｔにより微調整するに際し、セレクタ２２がダイレクト
経路を選択したときは、図２に示すように、最小のディ
レイ量Ｄ１に設定され、遅延素子群２１ａの経路を選択
した時は、ディレイ量Ｄ２（Ｄ２＞Ｄ１）に設定され、
遅延素子群２１ｂの経路を選択した時は、ディレイ量Ｄ
３（Ｄ３＞Ｄ２）に設定され、そして、遅延素子群２１
ｃの経路を選択した時は、最大のディレイ量Ｄ４に設定
される。
されるクロック信号ＣＫ２の位相をコントロール信号Ｃ
Ｔにより微調整するに際し、セレクタ２２がダイレクト
経路を選択したときは、図２に示すように、最小のディ
レイ量Ｄ１に設定され、遅延素子群２１ａの経路を選択
した時は、ディレイ量Ｄ２（Ｄ２＞Ｄ１）に設定され、
遅延素子群２１ｂの経路を選択した時は、ディレイ量Ｄ
３（Ｄ３＞Ｄ２）に設定され、そして、遅延素子群２１
ｃの経路を選択した時は、最大のディレイ量Ｄ４に設定
される。
【００２３】前述したように、ＣＰＵコアを内蔵するシ
ステムＬＳＩを開発するに当たり、ＣＰＵコア２０を動
作させるクロックとユーザシステム部３０を動作させる
クロックのスキューの調整は、必須の項目である。しか
しながら、その調整は、シミュレーションと実デバイス
で異なることが多々あるため、非常に難しい作業であっ
た。このようなシステムＬＳＩを多数開発する際、その
製品毎にスキュー調整を行わなければならない。
ステムＬＳＩを開発するに当たり、ＣＰＵコア２０を動
作させるクロックとユーザシステム部３０を動作させる
クロックのスキューの調整は、必須の項目である。しか
しながら、その調整は、シミュレーションと実デバイス
で異なることが多々あるため、非常に難しい作業であっ
た。このようなシステムＬＳＩを多数開発する際、その
製品毎にスキュー調整を行わなければならない。
【００２４】このような点に鑑み、本実施形態では、Ｃ
ＰＵコア等のように汎用性が高く使い回しの利くハード
マクロセルの内部に、クロック信号のディレイ値を調整
する機能を持たせるようにしたので、ユーザシステム部
３０のクロックディレイだけをＣＴＳで確定させ、ＣＰ
Ｕコア２０とのスキュー調整を、ＣＰＵコア２０の持つ
クロックディレイ調整機能で合わせ込むことにより、製
品開発の期間を短縮することが可能になる。すなわち、
システムＬＳＩを製造した後に、ＣＰＵコア内部のクロ
ックディレイ量を微調整することにより、クロックスキ
ューに起因したトラブルが生じた場合でも、システムＬ
ＳＩを再度設計、製造し直すことなしに、当該トラブル
を解決することができる。
ＰＵコア等のように汎用性が高く使い回しの利くハード
マクロセルの内部に、クロック信号のディレイ値を調整
する機能を持たせるようにしたので、ユーザシステム部
３０のクロックディレイだけをＣＴＳで確定させ、ＣＰ
Ｕコア２０とのスキュー調整を、ＣＰＵコア２０の持つ
クロックディレイ調整機能で合わせ込むことにより、製
品開発の期間を短縮することが可能になる。すなわち、
システムＬＳＩを製造した後に、ＣＰＵコア内部のクロ
ックディレイ量を微調整することにより、クロックスキ
ューに起因したトラブルが生じた場合でも、システムＬ
ＳＩを再度設計、製造し直すことなしに、当該トラブル
を解決することができる。
【００２５】なお、クロック信号ＣＫ１のディレイ量を
指定するための手段として、ＣＰＵコア外部からのコン
トロール信号ＣＴを用いたが、ＣＰＵコア内部に、ディ
レイ量の指定データを格納したレジスタを設けるように
してもよい。
指定するための手段として、ＣＰＵコア外部からのコン
トロール信号ＣＴを用いたが、ＣＰＵコア内部に、ディ
レイ量の指定データを格納したレジスタを設けるように
してもよい。
【００２６】［第２実施形態］図３は、本発明の第２実
施形態にかかるシステムＬＳＩの要部構成図であり、図
４及び図５は、図３中の要部端子部分の波形を示すタイ
ミング図である。
施形態にかかるシステムＬＳＩの要部構成図であり、図
４及び図５は、図３中の要部端子部分の波形を示すタイ
ミング図である。
【００２７】本実施形態では、ＣＰＵコア４０からの出
力データを生成するフリップフロップ２３−１へのクロ
ック信号ＣＫ２ａと、ＣＰＵコア４０への入力データの
受信するフリップフロップ２３−２へのクロック信号Ｃ
Ｋ２ｂとに対して、ＣＰＵコア４０のクロック入力端子
４０ａから、それぞれフリップフロップ２３−１，２３
−２の各クロック入力端子２３−１ａ，２３−２ａまで
のディレイ量を別々に調整するための手段を設けたもの
である。
力データを生成するフリップフロップ２３−１へのクロ
ック信号ＣＫ２ａと、ＣＰＵコア４０への入力データの
受信するフリップフロップ２３−２へのクロック信号Ｃ
Ｋ２ｂとに対して、ＣＰＵコア４０のクロック入力端子
４０ａから、それぞれフリップフロップ２３−１，２３
−２の各クロック入力端子２３−１ａ，２３−２ａまで
のディレイ量を別々に調整するための手段を設けたもの
である。
【００２８】具体的には、本実施形態のＣＰＵコア４０
は、クロック入力端子４０ａから入力されるクロック信
号ＣＫ１のディレイ量を生成する第１及び第２のクロッ
ク信号遅延回路２１−１，２１−２と、そのクロック信
号遅延回路２１−１，２１−２で生成されるディレイ量
を、それぞれＣＰＵコア外部からのコントロール信号Ｃ
Ｔ１，ＣＴ２により選択するセレクタ２２−１，２２−
２とを、クロックディレイ調整機能として備えている。
は、クロック入力端子４０ａから入力されるクロック信
号ＣＫ１のディレイ量を生成する第１及び第２のクロッ
ク信号遅延回路２１−１，２１−２と、そのクロック信
号遅延回路２１−１，２１−２で生成されるディレイ量
を、それぞれＣＰＵコア外部からのコントロール信号Ｃ
Ｔ１，ＣＴ２により選択するセレクタ２２−１，２２−
２とを、クロックディレイ調整機能として備えている。
【００２９】そして、セレクタ２２−１から出力される
第１の遅延クロック信号ＣＫ２ａを、ＣＰＵコア４０内
のフリップフロップ２３−１のクロック入力信号とし、
第２のクロック信号遅延回路２２−２から出力される第
２の遅延クロック信号ＣＫ２ｂを、ＣＰＵコア４０内の
フリップフロップ２３−２のクロック入力信号とする構
成である。
第１の遅延クロック信号ＣＫ２ａを、ＣＰＵコア４０内
のフリップフロップ２３−１のクロック入力信号とし、
第２のクロック信号遅延回路２２−２から出力される第
２の遅延クロック信号ＣＫ２ｂを、ＣＰＵコア４０内の
フリップフロップ２３−２のクロック入力信号とする構
成である。
【００３０】さらに、フリップフロップ２３−１の出力
がＣＰＵコア４０の出力端子からユーザロジック５０の
フリップフロップ５１に出力され、フリップフロップ２
３−２のデータ入力は、ユーザロジック５０のフリップ
フロップ５２から出力されたデータとなっている。
がＣＰＵコア４０の出力端子からユーザロジック５０の
フリップフロップ５１に出力され、フリップフロップ２
３−２のデータ入力は、ユーザロジック５０のフリップ
フロップ５２から出力されたデータとなっている。
【００３１】本実施形態のクロックディレイの調整は、
次のように行う。
次のように行う。
【００３２】製造プロセスにおいて、トランジスタの動
作電圧閾値Ｖｔｈを高く或いはゲート幅を大きく設定し
た場合、温度が高い場合、または電源電圧を低くした場
合は信号のスピードが遅くなる。このような場合におい
ては、図４に示すように、第１の遅延クロック信号ＣＫ
２ａのディレイ量を小さくし、第２の遅延クロック信号
ＣＫ２ｂのディレイ量を大きくする。これによって、Ｃ
ＰＵコア４０とユーザロジック５０との間のクロックサ
イクルが大きくなり．セットアップマージンを十分確保
することができる。
作電圧閾値Ｖｔｈを高く或いはゲート幅を大きく設定し
た場合、温度が高い場合、または電源電圧を低くした場
合は信号のスピードが遅くなる。このような場合におい
ては、図４に示すように、第１の遅延クロック信号ＣＫ
２ａのディレイ量を小さくし、第２の遅延クロック信号
ＣＫ２ｂのディレイ量を大きくする。これによって、Ｃ
ＰＵコア４０とユーザロジック５０との間のクロックサ
イクルが大きくなり．セットアップマージンを十分確保
することができる。
【００３３】一方、製造プロセスにおいて、トランジス
タの動作電圧閾値Ｖｔｈを低く或いはゲート幅を小さく
設定した場合、温度が低い場合、または電源電圧を高く
した場合は信号のスピードが早くなる。このような場合
においては、図５に示すように、第１の遅延クロック信
号ＣＫ２ａのディレイ量を大きくし、第２の遅延クロッ
ク信号ＣＫ２ｂのディレイ量を小さくする。これによっ
て、ＣＰＵコア４０とユーザロジック５０との間のクロ
ックサイクルが小さくなり．ホールドマージンを十分確
保することができる。
タの動作電圧閾値Ｖｔｈを低く或いはゲート幅を小さく
設定した場合、温度が低い場合、または電源電圧を高く
した場合は信号のスピードが早くなる。このような場合
においては、図５に示すように、第１の遅延クロック信
号ＣＫ２ａのディレイ量を大きくし、第２の遅延クロッ
ク信号ＣＫ２ｂのディレイ量を小さくする。これによっ
て、ＣＰＵコア４０とユーザロジック５０との間のクロ
ックサイクルが小さくなり．ホールドマージンを十分確
保することができる。
【００３４】このような本実施形態では、システムＬＳ
Ｉの製造プロセスマージンや動作マージンを、従来より
も拡大することが可能である。すなわち、ＣＰＵコア４
０からの出力データのフリップフロップ２３−１をコン
トロールするクロックＣＫ２ａと、ＣＰＵコア４０への
入力データのフリップフロップ２３−２をコントロール
するクロックＣＫ２ｂに対して、製造プロセス（動作電
圧閾値Ｖｔｈ，ゲート幅）／温度／電圧によるＬＳＩ内
部のロジックスピードの早い／遅いに応じて、ＣＰＵコ
ア４０のクロック入力端子４０ａからフリップフロップ
２３−１，２３−２の各クロック端子２３−１ａ，２３
−２ａまでのディレイ量を微調整することにより、ＣＰ
Ｕコア４０と他のユーザロジック部５０とのセットアッ
プ（スピード遅い時）／ホールド（スピード早い時）マ
ージンを従来よりも大きくとることができる。
Ｉの製造プロセスマージンや動作マージンを、従来より
も拡大することが可能である。すなわち、ＣＰＵコア４
０からの出力データのフリップフロップ２３−１をコン
トロールするクロックＣＫ２ａと、ＣＰＵコア４０への
入力データのフリップフロップ２３−２をコントロール
するクロックＣＫ２ｂに対して、製造プロセス（動作電
圧閾値Ｖｔｈ，ゲート幅）／温度／電圧によるＬＳＩ内
部のロジックスピードの早い／遅いに応じて、ＣＰＵコ
ア４０のクロック入力端子４０ａからフリップフロップ
２３−１，２３−２の各クロック端子２３−１ａ，２３
−２ａまでのディレイ量を微調整することにより、ＣＰ
Ｕコア４０と他のユーザロジック部５０とのセットアッ
プ（スピード遅い時）／ホールド（スピード早い時）マ
ージンを従来よりも大きくとることができる。
【００３５】［第３実施形態］図６は、本発明の第３実
施形態にかかるシステムＬＳＩの要部構成図であり、図
７は、図６中のスピード検出回路の構成図である。ま
た、図８は、図７の回路のタイミング図である。
施形態にかかるシステムＬＳＩの要部構成図であり、図
７は、図６中のスピード検出回路の構成図である。ま
た、図８は、図７の回路のタイミング図である。
【００３６】本実施形態では、上記第２実施形態の構成
において、製造プロセス（動作電圧閾値Ｖｔｈ，ゲート
幅）／温度／電圧による内部ロジックスピードのディレ
イ量を自動的に検出するスピード検出回路６０を設け、
ＣＰＵコア４０のクロック入力端子４０ａからフリップ
フロップ２３−１，２３−２の各クロック入力端子まで
のディレイ量調整を、前記スピード検出回路６０からの
出力（コントロール信号ＣＴ）により行うようにしたも
のである。
において、製造プロセス（動作電圧閾値Ｖｔｈ，ゲート
幅）／温度／電圧による内部ロジックスピードのディレ
イ量を自動的に検出するスピード検出回路６０を設け、
ＣＰＵコア４０のクロック入力端子４０ａからフリップ
フロップ２３−１，２３−２の各クロック入力端子まで
のディレイ量調整を、前記スピード検出回路６０からの
出力（コントロール信号ＣＴ）により行うようにしたも
のである。
【００３７】スピード検出回路６０は、フリップフロッ
プ６１，６２間にディレイパス６３が設けられた構成に
おいて、そのフリップフロップ６１，６２の各出力デー
タの一致／不一致を比較し、上記コントロール信号ＣＴ
を出力する比較回路（ＸＯＲ回路）６４を備えている。
プ６１，６２間にディレイパス６３が設けられた構成に
おいて、そのフリップフロップ６１，６２の各出力デー
タの一致／不一致を比較し、上記コントロール信号ＣＴ
を出力する比較回路（ＸＯＲ回路）６４を備えている。
【００３８】ディレイパス６３による遅延がクロックＣ
Ｋの１周期より小さい場合（スピードが早い場合）は、
図８に示すように、比較器６４の出力であるコントロー
ル信号ＣＴがＨＩＧＨレベルになる。一方、ディレイパ
ス６３による遅延がクロックＣＫの１周期より大きい場
合（スピードが遅い場合）は、コントロール信号ＣＴが
ＬＯＷレベルになり、ＣＰＵコア４０のクロック信号Ｃ
Ｋ２ａ，ＣＫ２ｂの位相を最適になるように調整する。
Ｋの１周期より小さい場合（スピードが早い場合）は、
図８に示すように、比較器６４の出力であるコントロー
ル信号ＣＴがＨＩＧＨレベルになる。一方、ディレイパ
ス６３による遅延がクロックＣＫの１周期より大きい場
合（スピードが遅い場合）は、コントロール信号ＣＴが
ＬＯＷレベルになり、ＣＰＵコア４０のクロック信号Ｃ
Ｋ２ａ，ＣＫ２ｂの位相を最適になるように調整する。
【００３９】このような本実施形態では、ＣＰＵコア４
０に入力されるクロック入力信号ＣＫ１のディレイ量の
調節をＬＳＩ内部のスピード自動検出回路６０により調
整することにより、自動的にＣＰＵコア４０と他のユー
ザロジック部５０とのセットアップ（スピード遅い時）
／ホールド（スピード早い時）マージンを大きくするこ
とができる。
０に入力されるクロック入力信号ＣＫ１のディレイ量の
調節をＬＳＩ内部のスピード自動検出回路６０により調
整することにより、自動的にＣＰＵコア４０と他のユー
ザロジック部５０とのセットアップ（スピード遅い時）
／ホールド（スピード早い時）マージンを大きくするこ
とができる。
【００４０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵコアなどのハードマクロセルを搭載したシ
ステムＬＳＩにおいて、システムＬＳＩを製造した後
に、本発明のクロックディレイ調整機能によりハードマ
クロセル内部のクロックディレイを微調整することが可
能である。これにより、クロックスキューに起因したト
ラブルが生じた場合でも、システムＬＳＩを再度設計、
製造し直すことなしに、当該トラブルを解決することが
可能になる。
れば、ＣＰＵコアなどのハードマクロセルを搭載したシ
ステムＬＳＩにおいて、システムＬＳＩを製造した後
に、本発明のクロックディレイ調整機能によりハードマ
クロセル内部のクロックディレイを微調整することが可
能である。これにより、クロックスキューに起因したト
ラブルが生じた場合でも、システムＬＳＩを再度設計、
製造し直すことなしに、当該トラブルを解決することが
可能になる。
【００４１】また、システムＬＳＩの製造プロセスマー
ジンや動作マージンを拡げることも可能になる。
ジンや動作マージンを拡げることも可能になる。
【図１】本発明の第１実施形態にかかるシステムＬＳＩ
の要部構成図である。
の要部構成図である。
【図２】図１中の要部端子部分の波形を示すタイミング
図である。
図である。
【図３】本発明の第２実施形態にかかるシステムＬＳＩ
の要部構成図である。
の要部構成図である。
【図４】図３中の要部端子部分の波形を示すタイミング
図である。
図である。
【図５】図３中の要部端子部分の波形を示すタイミング
図である。
図である。
【図６】本発明の第３実施形態にかかるシステムＬＳＩ
の要部構成図である。
の要部構成図である。
【図７】図６中のスピード検出回路の構成図である。
【図８】図７の回路のタイミング図である。
【図９】従来のＣＰＵコアを搭載したシステムＬＳＩの
要部構成図である。
要部構成図である。
【図１０】図９中の要部端子部分の波形を示すタイミン
グ図である。
グ図である。
１０ クロックジェネレータ ２０ ＣＰＵコア ２１ クロック信号遅延回路 ２１ａ，２１ｂ，２１ｃ 遅延素子群 ２２ セレクタ ２０ａ，２３ａ，３１ａ クロック入力端子 ２０ｂ コントロール入力端子 ２３，３１ フリップフロップ ３０ ユーザロジック ＣＫ１，ＣＫ２，ＣＫ３ クロック信号 ＣＴ コントロール信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 CD06 CD09 DF07 DF11 EZ20 5F064 AA04 BB09 BB18 BB19 DD25 EE47 EE54
Claims (5)
- 【請求項１】 信号のディレイ量を生成する信号遅延回
路と、 前記信号遅延回路で生成される信号ディレイ量を制御す
る制御手段とを備えたことを特徴とするハードマクロセ
ル。 - 【請求項２】 外部よりクロック信号を入力するクロッ
ク入力端子と、 前記クロック入力端子から入力されたクロックのディレ
イ量を生成するクロック信号遅延回路と、 前記クロック信号遅延回路で生成されるクロックディレ
イ量を外部から制御する制御手段と、前記制御手段によ
り選択されたクロックディレイ量分遅延したクロック信
号に基づいて動作するフリップフロップとを備えたこと
を特徴とするハードマクロセル。 - 【請求項３】 外部よりクロック信号を入力するクロッ
ク入力端子と、 前記クロック入力端子から入力されたクロック信号を遅
延させる第１及び第２のクロック信号遅延回路と、前記
第一及び第２のクロック信号遅延回路からそれぞれ出力
された第１及び第２の遅延クロック信号に基づいて動作
する第１及び第２のフリップフロップとを備えたハード
マクロセルであって、 前記第１のクロック信号遅延回路から出力される第１の
遅延クロック信号を前記第１のフリップフロップのクロ
ック入力信号とし、前記第２のクロック信号遅延回路か
ら出力される第２の遅延クロック信号を前記第２のフリ
ップフロップのクロック入力信号とすると共に、第１の
フリップフロップの出力データを外部に出力し、外部か
らの入力データを前記第２のフリップフロップのデータ
入力とし、前記第１及び前記第２のクロック信号遅延回
路によって生成されるクロックディレイ量を外部から制
御可能に構成したことを特徴とするハードマクロセル。 - 【請求項４】 ＬＳＩ内部ロジックのディレイ量を自動
的に検出するディレイ量検出回路の検出信号により、前
記第１及び前記第２のクロック信号遅延回路のクロック
ディレイ量を制御する構成にしたことを特徴とする請求
項３記載のハードマクロセル。 - 【請求項５】 請求項１乃至請求項４記載のハードマク
ロセルを備えたことを特徴とするシステムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087409A JP2001274333A (ja) | 2000-03-27 | 2000-03-27 | ハードマクロセル及びシステムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087409A JP2001274333A (ja) | 2000-03-27 | 2000-03-27 | ハードマクロセル及びシステムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274333A true JP2001274333A (ja) | 2001-10-05 |
Family
ID=18603422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087409A Pending JP2001274333A (ja) | 2000-03-27 | 2000-03-27 | ハードマクロセル及びシステムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181857A (ja) * | 2015-03-25 | 2016-10-13 | ラピスセミコンダクタ株式会社 | スキュー調整装置 |
-
2000
- 2000-03-27 JP JP2000087409A patent/JP2001274333A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181857A (ja) * | 2015-03-25 | 2016-10-13 | ラピスセミコンダクタ株式会社 | スキュー調整装置 |
| US9602090B2 (en) | 2015-03-25 | 2017-03-21 | Lapis Semiconductor Co., Ltd. | Skew adjustment apparatus |
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