JP4420468B2 - 駆動回路、ｌｅｄヘッド及び画像形成装置 - Google Patents

Description

本発明は、ＬＥＤヘッド用の駆動回路、該駆動回路を用いたＬＥＤヘッド、及び画像形成装置に関する。

ＬＥＤヘッド用の駆動回路は、ＬＥＤ素子を個別に駆動するＬＥＤ駆動出力段（以後ＬＥＤ駆動出力回路と記す）を有している。従来のＬＥＤ駆動出力回路は、第１と第２のＰＭＯＳトランジスタの直列接続から構成され、第１のＰＭＯＳトランジスタのゲートには駆動電流値に応じた制御電圧が供給され、第２のＰＭＯＳトランジスタのゲートには駆動のオン・オフ指令信号が入力されていた。
特開平１１−２９１５５０号公報 特開２００１−５６６６９号公報

上記従来のＬＥＤ駆動出力回路では、上記第１のＰＭＯＳトランジスタのゲートには、駆動電流値に応じた制御電圧が常に供給されていたため、そのドレーン端子は、電源電圧と略等しい電圧に維持されていた。従って、ＬＥＤ素子をオンに駆動するために上記第２のＰＭＯＳトランジスタのゲートに駆動オン指令信号が入力されると、上記第２のＰＭＯＳトランジスタのオン遷移に伴って、上記ドレーン端子を電源電圧と略等しい電圧に維持していた充電電荷が、何らの電流制御もなされることなく、第２のＰＭＯＳトランジスタとＬＥＤ素子を介して放電される。その結果、ＬＥＤ素子を流れる電流の立ち上がり時に、鋭いピーク電流が流れていた。この過大なピーク電流によりＬＥＤ素子が劣化してしまい、その寿命が短くなってしまうという解決すべき課題が残されていた。

本発明は、記録素子を駆動する駆動回路において、基準電圧に基づいて前記記録素子を駆動するための基準電流を設定して出力する基準電流設定部と、前記記録素子の駆動時間を設定するためのストローブ信号に基づいて前記基準電流設定部の出力を制御する基準電流出力制御部と、前記ストローブ信号及び前記基準電流設定部の出力に基づいて前記記録素子を駆動するための制御電圧を発生させる制御電圧発生部と、前記制御電圧発生部が発生した前記制御電圧と駆動電流を出力させるための駆動データとに基づいて前記記録素子に対して駆動電流を供給するための第１駆動トランジスタ及び直列接続されたスイッチング用の第２駆動トランジスタを有する駆動出力部とを備え、前記基準電流出力制御部は、前記ストローブ信号を遷移時間を付加して台形状に変化させる台形波回路と、該台形波回路の出力に応じて前記基準電流設定部の出力を制御する制御トランジスタとからなることを特徴とする。

本発明によれば、駆動トランジスタは、第１駆動トランジスタとスイッチング用の第２の駆動トランジスタとの直列接続からなり、ＬＥＤの駆動オフ時には第１の駆動トランジスタはオフ状態であり、ＬＥＤの駆動電流を駆動しようとするときには、第２の駆動トランジスタは予めオン状態になっている。従って、第１の駆動トランジスタのドレーン端子の寄生容量には電荷の蓄積がなく、ＬＥＤ駆動オンへの遷移により第１の駆動トランジスタがオン状態になり、ＬＥＤの駆動電流が立ち上がれる状況になっても、オーバーシュートは発生しない。その結果、ＬＥＤの電流の立ち上がりに過大なオーバーシュートが発生し、このピーク電流によりＬＥＤが劣化し、ＬＥＤの寿命が短くなってしまうという不都合を排除できるという効果を得る。

以下、本発明の一実施形態を図を用いて詳細に説明する。

最初に、本発明による駆動回路を含む画像形成装置における、制御系統の全体構成と、その動作の概要について説明する。その説明中で、上記解決すべき課題の技術内容について図を用いて再度詳細に説明する。

図１は、電子写真プリンタにおけるプリンタ制御系統のブロック図である。
図に示すように、電子写真プリンタにおけるプリンタ制御系統は、印刷制御部１と、ドライバ２と、現像・転写プロセス用モータ３と、ドライバ４と、用紙送りモータ５と、用紙吸入口センサ６と、用紙排出口センサ７と、用紙残量センサ８と、用紙サイズセンサ９と、ＬＥＤヘッド１９と、定着器２２と、定着器温度センサ２３と、帯電用高圧電源２５と、転写用高圧電源２６と、現像器２７と、転写器２８とを備える。

印刷制御部１は、図示しないマイクロプロセッサが、図示しないＲＯＭに予め格納されている所定の制御プログラムを実行することにより、ＲＡＭ、入出力ポート、タイマ等を用いて印刷処理を制御するコンピュータ制御機能を機能ブロックとして表した部分である。

この印刷制御部１は、プリンタの印字部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。印刷制御部１は、上記制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。

次に、現像・転写プロセス用モータ（ＰＭ）３をドライバ２を介して回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。そして、セットされている図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

ここで、印刷制御部１が、送受する制御信号、ＳＧ１、ＳＧ２、ＳＧ３、ＨＤ−ＤＡＴＡ、ＨＤ−ＣＬＫ、ＨＤ−ＬＯＡＤ、ＨＤ−ＳＴＢ−Ｎのタイミングについて説明する。
図２は、実施例１の制御信号のタイミングチャートである。
図は、上から順に、タイミング信号ＳＧ３、ビデオ信号ＳＧ２、印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎを表すタイミングチャートである。図示しない制御信号ＳＧ１が、図示しない上位コントローラから印刷制御部１（図１）に入力されることによって下記一連の動作が開始される。

用紙が印刷可能な位置まで到達した時点において、印刷制御部１（図１）は、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。上位コントローラにおいてページ毎に編集され、印刷制御部１（図１）に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１９（図１）に転送される。ＬＥＤヘッド１９（図１）はそれぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。

そして、印刷制御部１（図１）は１ライン分のビデオ信号を受信すると、ＬＥＤヘッド１９（図９）にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡを介して転送されたデータをＬＥＤヘッド１９（図１）内に保持させる。また、印刷制御部１（図１）は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９（図１）に保持した印刷データ信号ＨＤ−ＤＡＴＡについて印刷することができる。尚、ＨＤ−ＣＬＫは印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９に送信するためのクロック信号であり、ＨＤ−ＳＴＢ−Ｎはストローブ信号である。再度図１に戻って、電子写真プリンタにおけるプリンタ制御系統についての説明を続ける。

ＬＥＤヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、該トナー像は転写器２８に送られ、一方、転写信号ＳＧ４（図１）によってプラス電位の転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間隔を通過する用紙上にトナー像を転写する。

転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

用紙サイズセンサ９、及び用紙吸入口センサ６の検知に対応して、印刷制御部１は、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像、転写プロセス用モータ３の回転を停止させる。以後、上記の動作を繰り返す。上記説明の中で、本発明による駆動回路は、ＬＥＤヘッド１９に含まれている。次にＬＥＤヘッド１９の概要について説明する。

図３は、実施例１のＬＥＤヘッドの構成を示すブロック図である。
この図はＬＥＤヘッドの構造および印刷制御部１との接続関係を示している。図に示すように、印刷制御部１は、接続ケーブル４７を介してＬＥＤヘッド１９と接続されている。（注）（尚、図中で−＞＞−として記載しているのは、接続コネクタを示す回路図シンボルである。）

以下の説明では、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドについてとりあげ、その具体的な構成を説明する。かかる場合には、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイを配列し、各ＬＥＤアレイには各々１９２個のＬＥＤ素子を含んでいる。

図において、ＣＨＰ（１）〜ＣＨＰ（２６）はＬＥＤアレイであり、ＣＨＰ（２）〜ＣＨＰ（２４）は記載を省略している。ＩＣ（１）〜ＩＣ（２６）はＣＨＰ（１）〜ＣＨＰ（２６）に対応して配置されたドライバＩＣであって、ＬＥＤアレイＣＨＰ（１）〜ＣＨＰ（２６）をそれぞれ駆動するためのものである。このドライバＩＣは、本発明による駆動回路を集積している集積回路である。

各ドライバＩＣは同一回路により構成され、隣接して配置されるドライバＩＣ同士はカスケードに接続される。ＬＥＤ（１）〜ＬＥＤ（１９２）は、ＬＥＤアレイＣＨＰ（１）に属するＬＥＤ素子であって、ＬＥＤアレイ毎に１９２個ずつ配置されている。このため、ＬＥＤ（４６０９）〜ＬＥＤ（４８００）はＬＥＤアレイＣＨＰ（２５）に属し、ＬＥＤ（４８０１）〜ＬＥＤ（４９９２）はＬＥＤアレイＣＨＰ（２６）に属することになる。

このように、図３に示すＬＥＤヘッドにおいては、図示しないプリント配線板上に２６個のＬＥＤアレイ（ＣＨＰ（１）〜ＣＨＰ（２６））とそれを駆動する２６個のドライバＩＣ（ＩＣ（１）〜ＩＣ（２６））とが、それぞれ対向しながら整列して配置されており、ドライバＩＣ１チップ当たり１９２個のＬＥＤ素子が駆動でき、これらのチップが２６個カスケードに接続され、外部から入力される印刷データをシリアルに転送できるようになっている。

図３について、その構成を以下に順をおって説明する。
各ドライバＩＣ（１）〜ＩＣ（２６）は同一回路により構成され、連接するドライバＩＣとカスケードに接続されている。ドライバＩＣはクロック信号ＨＤ−ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路４４と、シフトレジスタ回路４４の出力信号をラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路４３と、インバータ回路４１と論理回路４２と、論理回路４２の出力信号により電源電圧ＶＤＤから駆動電流をＬＥＤ素子（ＣＨＰ（１）等）に供給するＬＥＤ駆動出力回路４０と、ＬＥＤ駆動出力回路４０の駆動電流が一定となる様に指令電圧を発生する制御電圧発生回路４５とを備えている。尚、後に説明するが、実施例１による駆動回路（ドライバＩＣ）は、このＬＥＤ駆動出力回路４０、論理回路４２、及び制御電圧発生回路４５とに特徴を有する。

ストローブ信号ＨＤ−ＳＴＢ−Ｎは、インバータ回路４１へ入力されている。また４６は基準電圧発生回路であり、その電源は電源電圧ＶＤＤに接続され、グランド端子はＬＥＤヘッド１９のグランドと接続され、その出力はＩＣ（１）〜ＩＣ（２６）の制御電圧発生回路４５に接続されて、所定の基準電圧Ｖｒｅｆを供給する。尚、印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎの各信号は印刷時に印刷制御部１から送られてくる。

次に、本発明が適用されるＬＥＤ駆動出力回路４０及びその周辺回路について詳細に説明する前に、本発明によるＬＥＤ駆動出力回路４０及びその周辺回路の特徴を明確にするために、比較例としてＬＥＤ駆動出力回路４０の従来の周辺回路構成と回路動作について図を用いて詳細に説明する。その説明中で上記解決課題について再度詳細に説明する。

図４は、比較例によるＬＥＤ駆動出力回路の周辺回路図である。
図は、ＬＥＤ駆動出力回路４０の従来の周辺回路構成を表している。図に示すように従来の周辺回路構成は、ＬＥＤ駆動出力回路４０と、インバータ回路４１と、論理回路４２ａと、ラッチ回路４３と、制御電圧発生回路４５ａとを含む。

図において、論理回路４２ａはＮＡＮＤ回路である。図３に示したドライバＩＣ（駆動回路）においては、各々１９２個ずつの駆動出力端子を備えるので、図４において論理回路４２ａ、ラッチ回路４３、後述するＰＭＯＳトランジスタ５２、５３等も各々１９２個ずつ備えていることになる。それに対して、制御電圧発生回路４５ａはドライバＩＣの内部構成素子として各ドライバＩＣ毎に１個だけ設けられている。

ラッチ回路４３のＤ入力は図示しないシフトレジスタ回路（図３の４４に相当する）の出力に接続され、Ｇ入力はラッチ信号ＨＤ−ＬＯＡＤを受け入れる。ラッチ回路４３のＱ出力は論理回路４２の一方の入力端子と接続される。

５２、５３はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ５２のソース端子は電源電圧ＶＤＤと接続され、ドレーン端子はＰＭＯＳトランジスタ５３のソース端子と接続され、ＰＭＯＳトランジスタ５３のドレーン端子はＬＥＤ（１）のアノードと接続される。ＰＭＯＳトランジスタ５３のゲート端子は論理回路４２ａの出力端子と接続され、ＰＭＯＳトランジスタ５２のゲート端子は後述する演算増幅器６１の出力端子と接続される。

６１は演算増幅器であり、その出力電圧がＶｃｏｎｔなる電位として図中に記載されている。６３は抵抗であって、その抵抗値はＲｒｅｆと記号され図中に記載されている。６２はＰＭＯＳトランジスタで、ＰＭＯＳトランジスタ５２とはゲート長が相等しいサイズとなる様に構成されている。ＶＲＥＦは図３の基準電圧発生回路４６により発生される基準電圧であり、演算増幅器６１の反転入力端子に供給される。

ＰＭＯＳトランジスタ６２のソース端子は電源電圧ＶＤＤと接続され、ゲート端子は演算増幅器６１の出力端子と接続され、ドレーン端子は抵抗６３の一端、及び演算増幅器６１の非反転入力端子と接続されている。演算増幅器６１、ＰＭＯＳトランジスタ６２、抵抗６３とによる回路でフィードバック制御回路を構成しており、Ｒｒｅｆに流れる電流すなわち、ＰＭＯＳトランジスタ６２に流れる電流はＶＤＤ電圧によらずＶｒｅｆとＲｒｅｆの値のみにより決定される構成としている。

ＰＭＯＳトランジスタ５２、ＰＭＯＳトランジスタ６２のゲート電位は上記Ｖｃｏｎｔと等しく、ソース電位もまた等しい。このため、ＰＭＯＳトランジスタ５２とＰＭＯＳトランジスタ６２とはゲート・ソース間電圧が等しくされ、カレントミラーの関係が与えられる。

これにより基準電圧ＶｒｅｆによりＰＭＯＳトランジスタ６２、ＰＭＯＳトランジスタ５２のドレーン電流を調整することが可能となり、ＬＥＤアレイ７２の属するＬＥＤ（１）の駆動電流を所定値に制御することができる。

また、ＰＭＯＳトランジスタ５３はラッチ回路４３によりラッチされた印刷データによって駆動オンが指令される。ストローブ信号ＨＤ−ＳＴＢ−Ｎがオンになると、ＰＭＯＳトランジスタ５３のゲート電位はＬｏｗレベルとされ、オン状態となる。このときＰＭＯＳトランジスタ５３に生じるドレーン電流は、上記したＰＭＯＳトランジスタ６２やＰＭＯＳトランジスタ５２に印加されているゲート・ソース間電圧に依存して決まるものであり、ＰＭＯＳトランジスタ５３はその電流を断続させるスイッチ素子として機能している。

また、図中５４は、コンデンサであり、その一端はＰＭＯＳトランジスタ５２のドレーン端子と接続され、他の一端はグランドと接続されている。該コンデンサ５４はＰＭＯＳトランジスタ５２のドレーン端子とＰＭＯＳトランジスタ５３のソース端子とに生じる寄生容量をモデル化して示すものであって、ＰＭＯＳトランジスタ５２は常にオン状態にありＰＭＯＳトランジスタ５３がオフしているときは、５２のドレーン端子の電位は略ＶＤＤ電位にあり、該コンデンサもＶＤＤ電位に充電されている。

このため、ＬＥＤ（１）の駆動状態がオフからオンと指令されるに伴い、ＰＭＯＳトランジスタ５３がオフからオンへと遷移するとき、該コンデンサに充電されていた電荷はＬＥＤ（１）の側へ急速に放電される。放電が完了するに伴い、ＬＥＤ（１）のアノード電流はＰＭＯＳトランジスタ５２の駆動状態に応じた電流値となり、上記放電電流により生じた大きなオーバーシュートは収束することになる。その内容についてタイムチャートを用いて説明する。

図５は、比較例によるＬＥＤ駆動出力回路動作のタイムチャートである。
図に示すように、クロック信号ＨＤ−ＣＬＫと印刷データ信号ＨＤ−ＤＡＴＡにより印刷データが転送され、次いでラッチ信号ＨＤ−ＬＯＡＤにより上記転送データがラッチされ、ストローブ信号ＨＤ−ＳＴＢ−Ｎにより上記転送データに基づき、ＬＥＤ（１）（図４）が駆動される。

図中Ａ部にて示すように、ストローブ信号ＨＤ−ＳＴＢ−Ｎの立下りによりＬＥＤ（１）（図４）の駆動が開始されるが、そのとき電流波形の立ち上がり部には大きなオーバーシュートが発生している。上記オーバーシュート波形は比較的短時間のうちに収束し、Ｂ部で示すように所定電流値の状態を維持して、ストローブ信号ＨＤ−ＳＴＢ−Ｎがオフとなるに伴い、Ｃ部のように電流ゼロの状態に復帰することになる。

オーバーシュート電流のピーク値は、図４に記した寄生コンデンサに充電された電荷をＰＭＯＳトランジスタ５３により構成されるスイッチを介してＬＥＤ（１）の側へ短絡的に放電される際に生じたものであり、電流を制限する抵抗成分としてはＰＭＯＳトランジスタ５３のオン抵抗とＬＥＤ（１）内部の配線抵抗等など、何れも微小な抵抗であるのに起因して、そのピーク電流値はＬＥＤ（１）の駆動条件として想定された値の数十倍にも達する。

このような過大電流がＬＥＤ素子に流れることになると、その継続時間が短いとはいっても、その影響は少なく無い。長期間のうちにはＬＥＤ素子を劣化させ、発光効率を変化させてしまうことになる。上記したオーバーシュート電流はＰＭＯＳトランジスタ５３のオン抵抗やＬＥＤ素子内部の配線抵抗等など、正確に制御することが困難な要因により決定されるものであるため、多数のＬＥＤ素子を含むＬＥＤヘッド装置においては、長期間使用するうちにはＬＥＤ素子の劣化状況も素子ごとにそれぞれ異なることになる。その結果、ＬＥＤ素子毎に発光パワーに差を生じるようになり、印刷濃度むらとなって現れることになり望ましくない。

上記、ＰＭＯＳトランジスタ５２、ＰＭＯＳトランジスタ５３の構成は、駆動電流を制御する第１のトランジスタの先に、駆動状態のオン、オフを制御するスイッチ素子としての第２のトランジスタを設け、これにより被駆動素子を駆動するというものであったが、類似の構成として特開２００１−５６６６９号（特許文献２）により開示された構成も公知である。

特許文献２による駆動回路においては、駆動状態のオン、オフを制御するスイッチ素子としての第１のトランジスタを設け、この先に、駆動電流を制御する第２のトランジスタを設け、これに接続される被駆動素子を駆動するという構成がとられていた。このような構成においては、被駆動素子の駆動開始時に生じるオーバーシュート電流が軽減される効果は期待できるものの、第１のトランジスタが介在しているために、該トランジスタのオン抵抗のばらつきによって、第２トランジスタの電流指令状態に差を生じ、駆動出力端子ごとに新たな電流値ばらつきを生じてしまうことになって、完全な解決策とはなっていなかった。

以上、比較例を用いて、本発明による解決すべき課題を明確にしたので、以下に、本発明による駆動回路について詳細に説明する。
図６は、本発明によるＬＥＤ駆動出力回路の周辺回路図である。
図は、本発明によるＬＥＤ駆動出力回路４０の周辺回路構成を表している。図に示すように本発明による周辺回路構成は、ＬＥＤ駆動出力回路４０と、インバータ回路４１と、論理回路４２と、ラッチ回路４３と、制御電圧発生回路４５とを含む。この図では、ＬＥＤ駆動出力回路４０及び、その周辺回路との接続関係を示し、代表して１ドット（例えばＬＥＤ（１）の駆動回路周辺）について記載されている。以下に比較例と異なる部分のみについて詳細に説明する。比較例と同様の部分については比較例と同一の符号を付して説明を省略する。

論理回路４２は、遅延回路６６と、インバータを構成するＰＭＯＳトランジスタ６７と、ＮＭＯＳトランジスタ６８とを有する。遅延回路６６の入力端子はインバータ回路４１の出力と接続され、正論理のストローブ信号ＳＴＢ−Ｐが供給される。その出力はインバータを構成するＰＭＯＳトランジスタ６７と、ＮＭＯＳトランジスタ６８のゲート端子に接続される。

インバータを構成するＰＭＯＳトランジスタ６７と、ＮＭＯＳトランジスタ６８に於いて、ＰＭＯＳトランジスタ６７のソースは電源電圧ＶＤＤと接続され、ドレーン端子はＮＭＯＳトランジスタ６８のドレーン端子と接続され、ＮＭＯＳトランジスタ６８のソース端子は演算増幅器６１の出力端子と接続される。ゲート端子同士は接続され、遅延回路６６の出力と接続される。又、ドレーン端子同士は接続され、ＰＭＯＳトランジスタ５２のゲート端子と接続される。尚、ＰＭＯＳトランジスタのゲート電位をＶｃｏｎｔと記号し、図中に記載している。

ラッチ回路４３は、比較例（図４）では、論理回路４２ａ（図４）を介してＰＭＯＳトランジスタ５３（図４）のゲートに接続されたが、本発明では論理回路４２を介さずに直接ＰＭＯＳトランジスタ５３のゲートに接続される。

制御電圧発生回路４５は、比較例の制御電圧発生回路４５ａ（図４）に対して、抵抗６３とグランドとの間にＮＭＯＳトランジスタ６５が挿入されている。即ち、ＰＭＯＳトランジスタ６２のソース端子は電源電圧ＶＤＤと接続され、ゲート端子は演算増幅器６１の出力端子と接続され、ドレーン端子は抵抗６３の一端、及び演算増幅器６１の非反転入力端子と接続されている。抵抗６３の他の一端はＮＭＯＳトランジスタ６５のドレーンと接続され、そのソース端子はグランドと接続される。又、ＮＭＯＳトランジスタ６５のゲート端子には台形波回路６４が接続され、その入力端子にはストローブ信号ＳＴＢ−Ｐが入力される。

演算増幅器６１、ＰＭＯＳトランジスタ６２、抵抗６３、ＮＭＯＳトランジスタ６５とによりフィードバック制御回路が構成され、抵抗６３に流れる電流すなわちＰＭＯＳトランジスタ６２に流れる電流はＶＤＤ電圧によらずＶｒｅｆとＲｒｅｆ、ＮＭＯＳトランジスタ６５のオン抵抗の値のみにより決定される構成となっている。又、演算増幅器６１の出力は、ＮＭＯＳトランジスタ６８のソース端子に接続される。

かかる回路構成に於いて、ＬＥＤ（１）を駆動しようとするとき、ストローブ信号ＳＴＢ−Ｐ信号はＨｉｇｈレベルとなる。該ストローブ信号ＳＴＢ−Ｐ信号は遅延回路６６を介するものの、所定時間の後には入力信号である該ストローブ信号ＳＴＢ−Ｐ信号と同じ信号レベルのＨｉｇｈレベルとなる。このとき、ＰＭＯＳトランジスタ６７はオフ状態となり、ＮＭＯＳトランジスタ６８はオン状態となる。

かかる状態において、ＰＭＯＳトランジスタ６２のゲート電位は上記Ｖｃｏｎｔと等しく、ソース電位もまた等しい。このため、ＰＭＯＳトランジスタ５２と６２とはゲート・ソース間電圧が等しくされ、両者にはカレントミラーの関係が与えられる。これにより基準電圧ＶｒｅｆによってＰＭＯＳトランジスタ６２、５２のドレーン電流を調整することが可能となり、ＬＥＤアレイ７２の属するＬＥＤ（１）の駆動電流を所定値に制御することができる。

ここで、ＬＥＤ（１）を駆動する場合の動作について説明する。ＰＭＯＳトランジスタ５３はラッチ回路４３によりラッチされた印刷データに基づき、そのゲート電位が設定される。印刷データがオンとなって駆動指令がなされると、ラッチ回路４３のＱ出力はＨｉｇｈとなり、ＱＮ端子出力はＬｏｗレベルとなる。ＱＮ端子の出力信号はＰＭＯＳトランジスタ５３のゲートに入力されるので、該トランジスタはオンとなる。後述するように、この時点ではＰＭＯＳトランジスタ５２は未だオン状態となっていないので、ＬＥＤの駆動電流はまだ発生しない。

次いでストローブ信号ＳＴＢ−Ｐがオンとなると、台形波回路６４の出力信号はＨｉｇｈレベルとなって、ＮＭＯＳトランジスタ６５はオン状態とされ、抵抗６３の一端はグランドに接続される。このときのＰＭＯＳトランジスタ６２のドレーン電流（Ｉｒｅｆ）は主として、基準電圧ＶＲＥＦと抵抗値Ｒｒｅｆとにより決まるものであり、該電流値と比例関係をもつ電流がＰＭＯＳトランジスタ５２に生じ、これによる駆動電流がオン状態にあるＰＭＯＳトランジスタ５３を通って、図示しない出力端子を介してＬＥＤ（１）を駆動することになる。

次に、駆動トランジスタの構成、遅延素子の構成、及び台形波回路の構成について順番に説明する。
図７は、実施例１の駆動トランジスタの断面図である。
図は、駆動トランジスタ、ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５３の構成を示す図であり、該トランジスタのソース、ゲート、ドレーン配線と直交する向きに沿って見た断面図を示している。

８１はＩＣチップを示し、８２はそのサブストレート層を示すＰ型領域である。８３はＰ型領域内に形成されたＮ型ウェル領域である。８４〜８６は上記Ｎウェル内に形成されたＰ型領域である。８７、８８はゲート配線であって、８７は図６のＰＭＯＳトランジスタ５２のゲートに相当し、８８はＰＭＯＳトランジスタ５３のゲートと対応しており、それぞれのゲート長をＬ１、Ｌ２として図中に記載している。

８９はメタル配線であって、Ｐ型領域（ＰＭＯＳトランジスタ５２のソース端子に対応）８４と図示しない電源電圧ＶＤＤとを接続している。また、９０もメタル配線であって、Ｐ型領域（ＰＭＯＳトランジスタ５３のドレーン端子に対応）８６と図示しない駆動出力端子とを接続している。９１はチップ上面を覆う保護膜を示す。

図８は遅延素子の構成の説明図である。
図８（ａ）は論理シンボル図である。
図８（ｂ）はその内部回路を示す図である。
図８（ｃ）は入出力端子および内部ノードの波形を示す図である。

図８（ｂ）において、９４はバッファ回路、９５は抵抗、９６はコンデンサ、９７はＯＲ回路であって、バッファ回路９４の入力端子は遅延回路６６の入力端子Ａに該当し、その出力は抵抗９５に一端と接続され、抵抗９５の他の一端はコンデンサ９６とＯＲ回路９７の入力端子と接続される。コンデンサ９６の他の一端はグランドと接続されている。また、ＯＲ回路９７の他の一方の入力端子は入力端子Ａと接続され、その出力は遅延回路６６の出力端子Ｙに該当する。

図８（ｃ）において、Ａは入力端子Ａの入力波形を示す。Ｂはバッファ回路９４の出力端子波形を示す。Ｃはコンデンサ９６の端子波形を示す。ＹはＯＲ回路の出力波形を示す。波形Ａに示すように入力端子に信号Ａが入力されると、わずかな信号遅延をもって波形Ｂが出力される。

該信号は抵抗９５の一端から入力され、抵抗９５とコンデンサ９６とで決まる時定数をもった充放電波形Ｃを発生させる。該波形はＯＲ回路の一方の入力に入力され、他の一端に入力される信号Ａと論理和がとられ、出力波形の立下り部に遅延時間Ｔｄが与えられた出力波形Ｙを生じる。

図９は台形波回路およびその周辺回路の構成図である。
図９（ａ）の６４は台形波回路６４の論理シンボル図である。
図９（ｂ）は台形波回路６４の内部構成図である。
図９（ｃ）は入出力端子および各内部ノードの波形を示す図である。

図９（ｂ）において、９８は抵抗、９９はコンデンサであって、抵抗９８の一端は台形波回路の入力端子となり、他の一端はコンデンサ９９と接続されると共に台形波回路の出力となって、ＮＭＯＳトランジスタ６５のゲート端子と接続される。

図９（ｃ）は台形波回路６４の入出力端子および各内部ノード、および周辺箇所の各部波形を示している。図に於いて、ストローブ信号ＳＴＢ−Ｐは台形波回路への入力波形である。ＶｇはＮＭＯＳトランジスタ６５のゲート波形である。ＲｄｓはＮＭＯＳトランジスタ６５のドレーン・ソース間抵抗を示している。Ｙは図８に示した遅延回路６６の出力波形である。Ｖｃｏｎｔは図６のＰＭＯＳトランジスタ５２のゲート端子波形である。Ｉｒｅｆは抵抗６３に流れる電流である。

いまストローブ信号ＳＴＢ−Ｐが入力され、ＬｏｗからＨｉｇｈへと遷移すると、Ｖｇ波形はゆっくり立ち上がる。該波形はＮＭＯＳトランジスタ６５のゲート端子に印加され、そのドレーン・ソース間抵抗Ｒｄｓを無限大の値から、ゆっくりと減少させつつ、略０オームに近い値まで低下させる。該抵抗は抵抗６３の抵抗値Ｒｒｅｆと加算され、基準電流Ｉｒｅｆを決定するものとなって、基準電流Ｉｒｅｆの波形として示すように、ゆっくりと立ち上がる電流波形が得られる。

またこのとき、波形ＹはＬｏｗからＨｉｇｈへと遷移し、図６のＰＭＯＳトランジスタ６７をオンからオフへと遷移させ、ＮＭＯＳトランジスタ６８をオフ状態からオン状態へと変化させる。この結果、Ｖｃｏｎｔ波形は電源電圧ＶＤＤと略等しい電位から演算増幅器の出力電位へと切り替えられ、図に示すようにＰＭＯＳトランジスタ５２のゲート・ソース間電圧Ｖｇｓ低下した電位へと下降される。

次いで、ストローブ信号ＳＴＢ−ＰがＨｉｇｈからＬｏｗレベルへと変化すると、Ｖｇ波形は、ゆっくり立ち上がる。該波形はＮＭＯＳトランジスタのゲート端子に印加され、そのドレーン・ソース間抵抗Ｒｄｓを略０オームに近い値から、ゆっくりと増加させ、無限大の値（すなわちオフ状態）へと変化させる。ＮＭＯＳトランジスタ６５のドレーン・ソース間抵抗Ｒｄｓと抵抗６３の抵抗値Ｒｒｅｆとは加算されて、基準電流Ｉｒｅｆを決定するものとなって、基準電流Ｉｒｅｆの波形として示すように、ゆっくりと立ち下がる電流波形が得られる。

またこのとき、波形Ｙは遅延時間Ｔｄの後にＨｉｇｈからＬｏｗへと遷移し、図６のＰＭＯＳトランジスタ６７をオフからオンへと遷移させ、ＮＭＯＳトランジスタ６８をオン状態からオフ状態へと変化させる。この結果、Ｖｃｏｎｔ波形は演算増幅器６１の出力電位から電源電圧ＶＤＤと略等しい電位へと切り替えられ、図に示すようにＰＭＯＳトランジスタ５２のゲート・ソース間電圧Ｖｇｓ低下した電位から再び電源電圧ＶＤＤに略等しい電位へと上昇させられる。

以上説明した本発明によるＬＥＤ駆動出力回路の周辺回路にストローブ信号ＳＴＢ−Ｐが入力され、ＬｏｗからＨｉｇｈへと遷移し、再びＬｏｗへと遷移する場合の回路動作について図６を用いて再度説明する。

制御電圧発生回路４５の台形波回路６４にストローブ信号ＳＴＢ−Ｐが入力されると、図９のＶｇ波形のように、その波形はゆっくり立ち上がる。該波形はＮＭＯＳトランジスタ６５のゲート端子に印加され、そのドレーン・ソース間抵抗Ｒｄｓを無限大の値から、ゆっくりと減少させつつ、略０オームに近い値にまで低下させる。

ＮＭＯＳトランジスタ６５のドレーン・ソース間抵抗Ｒｄｓと抵抗６３の抵抗値Ｒｒｅｆとは加算されて、基準電流Ｉｒｅｆを決定する。図９のＩｒｅｆ基準電流波形として示すように、ゆっくりと電流が立ち上がる。またこのとき、図９の波形ＹはＬｏｗからＨｉｇｈへと遷移し、ＰＭＯＳトランジスタ６７をオンからオフへと遷移させ、ＮＭＯＳトランジスタ６８をオフ状態からオン状態へと変化させる。

この結果、Ｖｃｏｎｔ波形は電源電圧ＶＤＤと略等しい電位から演算増幅器６１の出力電位へと切り替えられ、ＰＭＯＳトランジスタ５２のゲート・ソース間電圧は、図９に示すようにＶＤＤからＶｇｓへと下降される。この結果、基準電流Ｉｒｅｆも略ゼロの状態から所定電流値へとゆっくり上昇させられる。

ＬＥＤの駆動トランジスタであるＰＭＯＳトランジスタ５２は該基準電流Ｉｒｅｆとカレントミラーの関係にあるので、ＬＥＤ駆動電流もまた略０の状態から所定電流値へとゆっくり上昇することになる。

次いで、ストローブ信号ＳＴＢ−ＰがＨｉｇｈからＬｏｗレベルへと変化すると、図９に示すようにＶｇ波形は、ゆっくり立ち下がる。該波形はＮＭＯＳトランジスタ６５のゲート端子に印加され、そのドレーン・ソース間抵抗Ｒｄｓを略０オームに近い値から、ゆっくりと増加させ、無限大の値（すなわちオフ状態）へと変化させる。

ＮＭＯＳトランジスタ６５のドレーン・ソース間抵抗Ｒｄｓと抵抗６３の抵抗値Ｒｒｅｆとは加算されて、基準電流Ｉｒｅｆを決定する物となって、図９に示すように、ゆっくりと立ち下がる基準電流Ｉｒｅｆの波形が得られる。

またこのとき、図９に示す波形Ｙは遅延時間Ｔｄの後にＨｉｇｈからＬｏｗへと遷移し、ＰＭＯＳトランジスタ６７をオフからオンへと遷移させ、ＮＭＯＳトランジスタ６８をオン状態からオフ状態へと変化させる。この結果、Ｖｃｏｎｔ波形は演算増幅器６１の出力電位から電源電圧ＶＤＤと略等しい電位へと切り替えられ、図９に示すようにＰＭＯＳトランジスタ５２のゲート・ソース間電圧はＶｇｓから電源電圧ＶＤＤに略等しい電位へと上昇させられる。同時に、基準電流Ｉｒｅｆも所定電流値の状態から略ゼロの状態へとゆっくり降下させられる。

ＬＥＤの駆動トランジスタであるＰＭＯＳトランジスタ５２は該基準電流Ｉｒｅｆとカレントミラーの関係にあるので、ＬＥＤ駆動電流もまた所定電流値の状態から略ゼロの状態へとゆっくり降下することになり、ＬＥＤ駆動のオフ状態からオン状態となって、再びオン状態となる一連の動作が完了する。以上で本発明によるＬＥＤ駆動出力回路の周辺回路構成と回路動作の説明を終了する。

尚、図７の断面図に於いて、ＰＭＯＳトランジスタ５２、５３のゲート長がＬ１＞Ｌ２と設定されることについて補足説明する。

ＰＭＯＳトランジスタ５２のゲート長はＰＭＯＳトランジスタ６２のゲート長と等しく設定されている。両者はソース電位とゲート電位とが等しくされ、いわゆるカレントミラー回路を構成している。このため、ＬＥＤ１の駆動電流は基準電流であるＩｒｅｆと比例関係が保たれ、基準電圧であるＶｒｅｆの値に応じた駆動電流が得られることになる。

ＬＥＤを駆動する場合に於いて、ＬＥＤの順方向電圧の変化に対してＬＥＤの駆動電流が変動することは望ましくない。このため駆動回路の出力インピーダンスを大きく構成して、その定電流特性を改善する目的でＰＭＯＳトランジスタ５２のゲート長は比較的大きめに選定される。一方、ＰＭＯＳトランジスタ５３は単なるスイッチ素子の働きをするＰＭＯＳトランジスタ５３のゲート長は半導体製造プロセスで許される最小寸法としても良く、それによるトランジスタ面積は比較的小さく選定される。

ここで、ＰＭＯＳトランジスタ５２のゲート電位Ｖｃｏｎｔはほぼ一定の電位に保たれており、ＬＥＤの駆動状態をオン、オフと切り替える場合にも該トランジスタのゲート端子への充放電電流は発生しない。このため演算増幅器６１の出力端子への充放電電流も発生しないため、ＬＥＤアレイチップ７２の同時駆動ドット数の多寡によって駆動オン時の電流波形の立ち上がり時間が変動するといった問題は発生しない。

（効果）の説明
以上説明したように、本実施例では、ＬＥＤを駆動するために設けられる駆動素子を、第１と第２の２つのＰＭＯＳトランジスタの直列接続からなる回路とし、第１のＰＭＯＳトランジスタにはＬＥＤの駆動電流値を決める定電流源としての機能を持たせ、第２のＰＭＯＳトランジスタにはＬＥＤ駆動のオフ時に定電流源を遮断するスイッチ素子としての機能を持たせている。また、ＬＥＤ駆動のオン・オフ状態の遷移は、第１のＰＭＯＳトランジスタのゲート・ソース間電位の変化として全出力端子に指令される。更に、第２のＰＭＯＳトランジスタのオン・オフ状態の遷移は、第１のＰＭＯＳトランジスタのオフ状態中に行われる。以上の結果、ＬＥＤの駆動オン・オフ状態の遷移では、寄生容量に蓄積された電荷に起因する充放電電流は発生しない。従って、ＬＥＤの同時駆動ドット数の多寡によって駆動オン・オフ時の電流波形の立ち上がりや立ち下がり時間が変動するといった問題は発生しないという効果を得る。

更に、ＬＥＤの駆動オフ時には第１のＰＭＯＳトランジスタはオフ状態にあって、ＬＥＤの駆動電流を駆動しようとするときには、第２のＰＭＯＳトランジスタは予めオン状態となっている。従って、第１のＰＭＯＳトランジスタのドレーン端子の寄生容量には電荷の蓄積がなく、ＬＥＤの駆動電流オンへの遷移により第１のＰＭＯＳトランジスタがオン状態となって、ＬＥＤの駆動電流が立ち上がれる状況においても、オーバーシュートは発生しない。その結果、ＬＥＤの電流波形の立ち上がりに過大なオーバーシュートが発生し、このピーク電流によりＬＥＤ駆動電流素子が劣化して、ＬＥＤ素子本来の状態よりも寿命が短くなってしまうことを排除できるという効果を得る。

それに加えて、第２のＰＭＯＳトランジスタのオン・オフ状態の遷移は、第１のＰＭＯＳトランジスタのオフ状態中に行われているので、第２のＰＭＯＳトランジスタのオン、オフ状態の遷移時に駆動電流が急激に変化してノイズ電圧を生じ、回路各部が誤動作することは、未然に防止されるという効果を得る。

本実施例では、上記実施例１で説明した、本発明によるＬＥＤ駆動出力回路の周辺回路を、ＬＥＤの光量ばらつきを補正する機能、及びＬＥＤを時分割に駆動する回路を備える駆動回路（ドライバＩＣ）に適用する。かかる場合に、本実施例では、駆動回路（ドライバＩＣ）全体として素子数の低減を図ることを目的とする。以上の目的を達成するために実施例２の駆動回路（ドライバＩＣ）は下記のように構成される。素子数の低減を図るための技術内容については、以下の説明の中で特に注釈する。

最初に、ＬＥＤの光量ばらつきを補正する機能、及びＬＥＤを時分割に駆動する回路を備える駆動回路（ドライバＩＣ）の概要について説明する。本実施例の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドについてとりあげ、その具体的な構成について説明する。本例では、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイを配列し、各ＬＥＤアレイには各々１９２個のＬＥＤ素子を含み、ＬＥＤアレイ内の各ＬＥＤ素子において奇数番目のＬＥＤのカソード同士、偶数番目のＬＥＤのカソード同士が接続され、隣接して配置される２個のＬＥＤ素子のアノード端子同士が接続されており、奇数番目のＬＥＤと、偶数番目のＬＥＤとは時分割に駆動される。

図１０は、光量ばらつき補正機能を有するドライバＩＣの説明図である。
図において、ＣＨＰ（１）、ＣＨＰ（２）はＬＥＤアレイであり、ＣＨＰ（３）〜ＣＨＰ（２６）は記載を省略している。ＩＣ（１）、ＩＣ（２）はＬＥＤアレイＣＨＰ（１）、ＣＨＰ（２）に対応して配置されたドライバＩＣであって、これらは同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。ここで、ＬＥＤアレイＩＣ（３）〜ＩＣ（２６）は図示を省略している。

１０１〜１０８はＬＥＤ素子であって、ＬＥＤアレイ毎に１９２個ずつ配置されている。１０９、１１０はパワーＭＯＳトランジスタであって、パワーＭＯＳトランジスタ１０９のドレーンはＬＥＤ素子１０１、１０３、１０５、１０７等のカソードと接続され、パワーＭＯＳトランジスタ１１０のドレーンはＬＥＤ素子１０２、１０４、１０６、１０８等のカソードと接続されている。パワーＭＯＳトランジスタ１０９、１１０のソースはグランドに接続される。

また、パワーＭＯＳトランジスタ１０９のゲート端子信号としてＯＤＤ、パワーＭＯＳトランジスタ１１０のゲート信号としてＥＶＥＮと記号し、図中に記載されている。図に示す構成においては、印刷データ信号は４本であり、隣接するＬＥＤ素子８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号毎に同時に送出することができる。

このため、印刷制御部１（図１）から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０は差動クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎと共にＩＣ（１）及びＩＣ（２）に入力されて、４９９２ドット分のビットデータが後述するフリップフロップ回路からなるシフトレジスタ回路中を順次転送される。

次に、ラッチ信号ＨＤ−ＬＯＡＤがＩＣ（１）及びＩＣ（２）に入力され、上記印刷データ信号ＨＤ−ＤＡＴＡ３〜０は内部に備えるフリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。続いて、印刷データ信号ＨＤ−ＤＡＴＡ３〜０とストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子（ここでは発光ダイオード：ＬＥＤである）のうち、Ｈｉｇｈ（高）レベルである印刷データ信号ＨＤ−ＤＡＴＡ３〜０に対応するものが点灯される。

尚、ＶＤＤは電源、ＧＮＤはグランドであり、ＨＤ−ＨＳＹＮＣ−Ｎは、時分割駆動において、奇数番目のＬＥＤの駆動であるか偶数番目のＬＥＤ駆動であるかの初期状態を設定するための同期信号であり、ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、内部に設けられた図示しない基準電圧発生回路により発生される。

図１１は、実施例２のＬＥＤヘッドの構成を示すブロック図である。
この図は、図１０において示したドライバＩＣの詳細な構成を示すブロック図である。
図に於いて、ＦＦＡ（１）〜ＦＦＡ（２５）、ＦＦＢ（１）〜ＦＦＢ（２５）、ＦＦＣ（１）〜ＦＦＣ（２５）、ＦＦＤ（１）〜ＦＦＤ（２５）はフリップフロップ回路であって、これらでシフトレジスタ回路を構成している。ＬＴＡ（１）〜ＬＴＤ（１），．．．、ＬＴＡ（２４）〜ＬＴＤ（２４）はラッチ素子であって、これら全体でラッチ回路を構成している。

ＭＥＭ２はメモリ回路であり、ＬＥＤの光量ばらつき補正の補正データ（ドット補正データ）やＬＥＤアレイ毎の光量補正データ（チップ補正データ）もしくはドライバＩＣ毎の固有データが格納される。

ＭＵＸ２はマルチプレクサ回路である。本回路はメモリ回路ＭＥＭ２から出力されているドット補正データにおいて、隣接したＬＥＤ素子ドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替える為に設けられている。

ＤＲＶはＬＥＤの駆動用回路である。ＳＥＬはセレクタ回路である。ＣＴＲＬ１は制御回路であって、補正データをＭＥＭ２に対して書込みするときの書き込み指令信号を発生する回路である。

また、ＣＴＲＬ２は制御回路であって、マルチプレクサ回路ＭＵＸ２に対し奇数ドットデータと偶数ドットデータとの切替信号を送出する回路である。ＡＤＪは制御電圧発生回路であって、ＶＲＥＦ端子より入力された基準電圧ＶＲＥＦを受けてＬＥＤ駆動のための制御電圧を発生させる回路である。基準電圧ＶＲＥＦは図示しないレギュレータ回路により発生させられるものであり、ＬＥＤのカソード同士の全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値のままとでき、ＬＥＤのカソード同士駆動電流の低下は発生しない。

２０１は小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎの入力回路であり、クロック端子ＣＬＫＰ、ＣＬＫＮに入力された小振幅信号をＩＣ内部で用いられる論理振幅に変換するためのものである。２０２はバッファ回路であり、入力回路２０１の信号を受けて、フリップフロップＦＦＡ（１）〜ＦＦＡ（２５）、ＦＦＢ（１）〜ＦＦＢ（２５）、ＦＦＣ（１）〜ＦＦＣ（２５）、ＦＦＤ（１）〜ＦＦＤ（２５）からなるシフトレジスタ回路のクロック信号を駆動する部分である。

２０３〜２０６はバッファ回路である。また、２０７〜２１０もバッファ回路であって、ＳＥＬブロックからの出力信号を受けて、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０を駆動する。２１１は抵抗であって、ストローブ端子と電源電圧ＶＤＤとの間に接続されるプルアップ素子である。２１２、２１３はインバータ回路、２１４はＮＡＮＤ回路である。

フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されている。ドライバＩＣのデータ入力端子［ＤＡＴＡＩ０］はバッファ回路２０３を介してＦＦＡのデータ入力端子Ｄに接続されている。フリップフロップＦＦＡ２４とフリップフロップＦＦＡ２５のデータ出力はセレクタ回路ＳＥＬへ入力され、その出力端子Ｙ０はバッファ回路２０７を介してドライバＩＣのデータ出力端子［ＤＡＴＡＯ０］に接続されている。

同様に、フリップフロップ回路ＦＦＢ（１）〜ＦＦＢ（２５）、ＦＦＣ（１）〜ＦＦＣ（２５）、ＦＦＤ（１）〜ＦＦＤ（２５）もそれぞれカスケード接続されており、ドライバＩＣのデータ入力端子［ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３］はバッファ回路２０４〜２０６を介してフリップフロップＦＦＢ（１）、ＦＦＣ（１）、ＦＦＤ（１）のデータ入力端子Ｄにそれぞれ接続される。

ＦＦＢ（２４）とＦＦＢ（２５）、ＦＦＣ（２４）とＦＦＣ（２５）、ＦＦＤ（２４）とＦＦＤ（２５）からの出力もセレクタ回路ＳＥＬに接続され、各々の出力はバッファ回路２０８〜２１０を介してドライバＩＣのデータ出力端子［ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３］にそれぞれ接続されている。

従って、フリップフロップ回路ＦＦＡ（１）〜ＦＦＡ（２５）、ＦＦＢ（１）〜ＦＦＢ（２５）、ＦＦＣ（１）〜ＦＦＣ（２５）、ＦＦＤ（１）〜ＦＦＤ（２５）はそれぞれ２５段のシフトレジスタ回路を構成しており、セレクタ回路ＳＥＬによりシフトレジスタ回路のシフト段数を２４段２５段毎に切り替えることができる。

ドライバＩＣのデータ出力端子［ＤＡＴＡＯ１〜ＤＡＴＡＯ３］は、次段のドライバＩＣのデータ入力端子［ＤＡＴＡＩ１〜ＤＡＴＡＩ３］にそれぞれ接続されることになる。従って、ドライバＩＣ（１）〜ドライバＩＣ（２６）の全てで構成されるシフトレジスタ回路は、印刷制御部１（図１）から初段のドライバＩＣに入力される印刷データ信号ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路を構成している。

ＮＡＮＤ回路２１４には、端子［ＳＴＢ］に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、端子［ＬＯＡＤ］より入力されるラッチ信号ＬＯＡＤ−Ｐとがインバータ回路２１２，２１３を介して入力され、ＬＥＤ駆動用回路ＤＲＶに対する駆動のオン、オフを制御する信号が生成される。

次に、上記図１１の説明の中で概略説明した、メモリ回路ＭＥＭ２、マルチプレクサ回路ＭＵＸ２、ＬＥＤ駆動用回路ＤＲＶ、制御電圧発生回路ＡＤＪ、制御回路ＣＴＲＬ１、及び制御回路ＣＴＲＬ２のそれぞれについて、個々に回路図を用いて順番に詳細に説明する。

図１２は、メモリ回路ＭＥＭ２の回路構成図である。
本実施例の構成においては、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行う。

図に示すように、隣接する２個（２ドット）のメモリセル回路を、それぞれを破線にて囲まれる領域２５１、２５２として区分けして示している。領域２５１は奇数番目のドット（例えばドットＮｏ．１）の補正データを格納するものであり、領域２５２は偶数番目のドット（例えばＮｏ．２）の補正データを格納するためのものである。

メモリ回路ＭＥＭ２は、バッファ回路２２１を備え、それと相補なデータ信号を発生するために設けられたインバータ２２２と、補正メモリセルを構成するインバータ２２３〜２３０と、ＮＭＯＳトランジスタ２３１〜２４６とを備えている。

また、補正データ入力端子［Ｄ］と、奇数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ１を受け入れるイネーブル端子［Ｅ１］と、偶数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ２を受け入れるイネーブル端子［Ｅ２］と、メモリセル選択端子［Ｗ０〜Ｗ３］と、奇数番目ドットに関する補正データ出力端子［ＯＤＤ０〜ＯＤＤ３］と、偶数番目ドットに関する補正データ出力端子［ＥＶＮ０〜ＥＶＮ３］とを備えている。

データ入力端子［Ｄ］は、図１１に示すフリップフロップ回路ＦＦＡ（１）、ＦＦＢ（１）、ＦＦＣ（１）、ＦＦＤ（１）、ＦＦＡ（２）…ＦＦＡ（２４）、ＦＦＢ（２４）、ＦＦＣ（２４）、ＦＦＤ（２４）等のデータ出力端子［Ｑ］にそれぞれ接続されている。また、メモリセル選択端子［Ｗ０〜Ｗ３］には制御回路ＣＴＲＬ１からの書き込み制御信号Ｗ０〜Ｗ３が、それぞれ入力される。イネーブル端子［Ｅ１、Ｅ２］には制御回路ＣＴＲＬ１からの書き込みイネーブル信号Ｅ１、Ｅ２が入力される。

バッファ回路２２１の入力端子［Ｄ］は、補正データＤの入力端子となっており、バッファ回路２２１の出力端子は、ＮＭＯＳトランジスタ２３１、２３５、２３９、２４３の第１端子に接続されている。インバータ２２２の入力端子はバッファ２２１の出力と接続され、インバータ２２２の出力はＮＭＯＳトランジスタ２３４、２３８、２４２、２４６の第１端子に接続される。

インバータ２２３と２２４、２２５と２２６、２２７と２２８、２２９と２３０とはそれぞれ直列に接続され、それぞれがメモリセルを形成している。ＮＭＯＳトランジスタ２３１と２３２、２３３と２３４、２３５と２３６、２３７と２３８、２３９と２４０、２４１と２４２、２４３と２４４、２４５と２４６とはそれぞれ直列に接続され、直列接続の一端はバッファ回路２２１、２２２の出力とそれぞれ接続される。

ＮＭＯＳトランジスタ２３２、２３３のゲート端子は、端子［Ｗ０］に接続されている。ＮＭＯＳトランジスタ２３６、２３７のゲート端子は、端子［Ｗ１］に接続されている。ＮＭＯＳトランジスタ２４０、２４１のゲート端子は、端子［Ｗ２］に接続されている。ＮＭＯＳトランジスタ２４４、２４５のゲート端子は、端子［Ｗ３］に接続されている。また、上記イネーブル信号Ｅ１はＮＭＯＳトランジスタ２３１、２３４、２３５、２３８、２３９、２４２、２４３、２４６のゲート端子に接続される。

インバータ２２４からの出力は端子［ＯＤＤ０］に接続される。インバータ２２６からの出力は端子［ＯＤＤ１］に接続される。インバータ２２８からの出力は端子［ＯＤＤ２］に接続される。インバータ２３０からの出力は端子［ＯＤＤ３］に接続される。以上の説明はメモリセル２５１についてのものであったが、メモリセル２５２についても接続されるイネーブル信号がＥ２、出力される信号名がＥＶＮ０〜ＥＶＮ３となる他は全く同様の構成となっている。

図１３は、マルチプレクサ回路ＭＵＸ２の回路構成図である。
図に示すようにマルチプレクサ回路ＭＵＸ２はそれぞれ独立な４個のマルチプレクサ回路からなっている。ここで、３１１〜３１８はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ３１１、３１３、３１５、３１７のゲートは端子［Ｓ１Ｎ］と接続され、ＰＭＯＳトランジスタ３１２、３１４、３１６、３１８のゲートは端子［Ｓ２Ｎ］と接続され、ＰＭＯＳトランジスタ３１１の第１端子は端子［ＯＤＤ０］と接続され、ＰＭＯＳトランジスタ３１２の第２端子は端子［ＥＶＮ０］と接続され、ＰＭＯＳトランジスタ３１１と３１２の第２端子同士は端子［Ｑ０］と接続されている。

ＰＭＯＳトランジスタ３１３〜３１８からなる回路も同様な構成であり、ＰＭＯＳトランジスタ３１３の第１端子は端子［ＯＤＤ１］と接続され、ＰＭＯＳトランジスタ３１４の第２端子は端子［ＥＶＮ１］と接続され、ＰＭＯＳトランジスタ３１３と３１４の第２端子同士は端子［Ｑ１］と接続されている。また、ＰＭＯＳトランジスタ３１５の第１端子は端子［ＯＤＤ２］と接続され、ＰＭＯＳトランジスタ３１６の第２端子は端子［ＥＶＮ２］と接続され、ＰＭＯＳトランジスタ３１５と３１６の第２端子同士は端子［Ｑ２］と接続されている。更に、３１７の第１端子は端子［ＯＤＤ３］と接続され、ＰＭＯＳトランジスタ３１８の第２端子は端子［ＥＶＮ３］と接続され、ＰＭＯＳトランジスタ３１７と３１８の第２端子同士は端子［Ｑ３］と接続されている。

マルチプレクサ回路の構成において、スイッチ素子としてＰＭＯＳトランジスタを用いているのは次の理由によるものであって、動作上の支障を防止しつつ使用される素子数を削減することが可能な構成となっている。

すなわち、ＰＭＯＳトランジスタ３１１をオンさせるためにＳ１Ｎ信号をＬｏｗレベルとするとき、ＯＤＤ０信号がＨｉｇｈレベルであれば、その信号レベルと略等しい電圧が端子［Ｑ０］から出力される。このようにＨｉｇｈレベルの伝達であればＰＭＯＳトランジスタをスイッチ素子として使用した場合でも何ら支障がない。

同様に、ＯＤＤ０信号がＬｏｗレベル（略０Ｖ）であったとすると、ＰＭＯＳトランジスタ３１１の第２端子は該トランジスタの閾値電圧に近い電位にまで降下するものの、Ｌｏｗレベル（略０Ｖ）にまで下がることはない。このようにＬｏｗレベルの伝達機能は完全ではない欠点を内在している。

このような欠点を解消するため、従来技術による構成においては、ＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。その一方で、データ信号１本あたりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、本実施例の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという課題があった。

それに対して、本実施例の構成では一般的なアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Ｌｏｗレベルの伝達機能は完全ではない欠点を内在している。ところが後述する本実施例によるＬＥＤ駆動用回路ＤＲＶでは、Ｈｉｇｈレベルとして略ＶＤＤ電位と等しい入力電圧を要するのに対し、Ｌｏｗレベルとしては後述するＶｃｏｎｔ電位にまで下降していれば十分であり、略０Ｖにまで電位降下するようなＬｏｗレベル電位を必要としていない。このため、ＰＭＯＳトランジスタのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。以下に、そのＬＥＤ駆動用回路ＤＲＶの内容について詳細に説明する。

図１４は、実施例２のＬＥＤ駆動用回路ＤＲＶの回路構成図である。
図に示すように、実施例２のＬＥＤ駆動用回路ＤＲＶは、ＰＭＯＳトランジスタ３２０〜３２４、３３０〜３３３、３４０〜３４４を備えており、ＰＭＯＳトランジスタ３４０〜３４４のゲート長は図６に示したＰＭＯＳトランジスタ６２と等しく設定されている。

ＰＭＯＳトランジスタ３４０〜３４３のゲート幅は上記したメモリ回路ＭＥＭ２からの補正データ（ｂｉｔ０〜ｂｉｔ３）のビット重みに対応して、それぞれ１：２：４：８のサイズ比に設定される。また、印刷データ入力端子［Ｅ］（負論理）と、入力端子［Ｖ］と、補正データ入力端子［Ｑ０〜Ｑ３］（負論理）と、駆動電流出力端子［ＤＯ］とを備えている。

印刷データ入力端子［Ｅ］には、図１１におけるラッチ回路ＬＴＡ（１）〜ＬＴＤ（１）、ＬＴＡ（１２）〜ＬＴＤ（１２）のＱＮ出力が接続される。入力端子［Ｑ３〜Ｑ０］は、図１１に示すマルチプレクサ回路ＭＵＸ２の補正データ出力端子［Ｑ３〜Ｑ０］に接続されている。入力信号Ｑ３〜Ｑ０はＬＥＤ素子の光量ばらつきをドット毎に補正する補正データである。

端子［Ｖ］には、図１１の制御電圧発生回路ＡＤＪから出力される制御電圧Ｖｃｏｎｔが入力される。この制御電圧発生回路ＡＤＪは、実施例１の構成において詳述した構成と同様のものであり、図６の制御電圧発生回路４５を用いてなる回路である。駆動電流出力端子［ＤＯ］はドライバＩＣの出力端子であって、図示しないボンディングワイヤによりＬＥＤ素子のアノードと接続される。

ＰＭＯＳトランジスタ３４０〜３４４のソース端子は電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタ３２０〜３２４のドレーン端子は、駆動電流出力端子［ＤＯ］に接続されている。後述するように電源電圧ＶＤＤの電位とＶｃｏｎｔ電位との電位差はＰＭＯＳトランジスタ３４０〜３４４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳトランジスタ３４０〜３４４のドレーン電流を調整することが可能となる。

制御電圧発生回路ＡＤＪは図示しない基準電圧Ｖｒｅｆを受けて、ＰＭＯＳトランジスタ３４０〜３４４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。

ＰＭＯＳトランジスタ３４０と３３０と３２０、ＰＭＯＳトランジスタ３４１と３３１と３２１、ＰＭＯＳトランジスタ３４２と３３２と３２２、ＰＭＯＳトランジスタ３４３と３３３と３２３はそれぞれドレーン、ソース端子同士を接して接続され、同様にＰＭＯＳトランジスタ３４４と３２４もドレーン、ソース端子が接続されている。

ＰＭＯＳトランジスタ３４４はＬＥＤ素子に主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ３４０〜３４３はＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。

ＰＭＯＳトランジスタ３４４（主駆動トランジスタ）は印刷データに従って駆動される。
ＰＭＯＳトランジスタ３４０〜３４３（補助駆動トランジスタ）はマルチプレクサ出力信号Ｑ０〜Ｑ３に従って選択的に駆動される。上記したように。マルチプレクサのＱ０〜Ｑ３からは補正メモリのデータが出力され、補正メモリにはＬＥＤ各ドットの発光ばらつきを補正するための補正データが格納されている。

つまり、ＰＭＯＳトランジスタ３４４（主駆動トランジスタ）と共に、補正データに従ってＰＭＯＳトランジスタ３４０〜３４３（補助駆動トランジスタ）が選択的に駆動され、ＰＭＯＳトランジスタ３４４（主駆動トランジスタ）のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算されて成る駆動電流が、端子［ＤＯ］から出力されＬＥＤを駆動する。

以上の説明において、次の点に留意すべきである。即ち、既に説明したように、マルチプレクサ回路ＭＵＸ２の出力がＨｉｇｈレベルとして略ＶＤＤ電位と等しい入力電圧を要するのに対し、Ｌｏｗレベルとしては必ずしも略０Ｖにまで電位降下していない。しかしながら、上記のようにＰＭＯＳトランジスタ３４０と３３０と３２０、ＰＭＯＳトランジスタ３４１と３３１と３２１、ＰＭＯＳトランジスタ３４２と３３２と３２２、ＰＭＯＳトランジスタ３４３と３３３と３２３はそれぞれドレーン、ソース端子同士を接して接続され、同様にＰＭＯＳトランジスタ３４４と３２４もドレーン、ソース端子が接続されている。従って、ＬｏｗレベルはＶｃｏｎｔ電位にまで下降していれば十分であり、略０Ｖにまで電位降下するようなＬｏｗレベル電位を必要としていない。このため、上記図１３のように、ＰＭＯＳトランジスタのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。

再度、ＬＥＤ駆動用回路ＤＲＶの内容説明に戻る。該ＬＥＤ駆動用回路ＤＲＶは、上記のように、ＰＭＯＳトランジスタ３４０〜３４３のゲート幅は１：２：４：８のサイズ比に設定され、該トランジスタの駆動オン、オフを設定する補正メモリは４ビットずつ設けられているので、これによるＬＥＤ駆動電流も４ビットの設定値を持ち、これらの設定値の組み合わせによりＬＥＤ駆動電流を１６段階に調整可能としている。ここで駆動トランジスタの構成について説明する。

図１５は、実施例２の駆動トランジスタの断面図である。
図は、ＰＭＯＳトランジスタ３４０と３３０と３２０、ＰＭＯＳトランジスタ３４１と３３１と３２１、ＰＭＯＳトランジスタ３４２と３３２と３２２、ＰＭＯＳトランジスタ３４３と３３３と３２３等の構成を示す図であり、該トランジスタのソース、ゲート、ドレーン配線と直交する向きに沿って見た断面図を示す。

図に於いて、８１はＩＣチップを示し、８２はそのサブストレート層を示すＰ型領域である。８３は上記Ｐ型領域内に形成されたＮ型ウェル領域である。８４〜８６、９２は上記Ｎウェル内に形成されたＰ型領域である。８７、８８、９３はゲート配線であって、８７は図１４のＰＭＯＳトランジスタ（例えば３４３）のゲートに相当し、８８はＰＭＯＳトランジスタ（例えば３３３）のゲートに相当する。

９３はＰＭＯＳトランジスタ（例えば３２３）のゲートに対応しており、それぞれのゲート長をＬ１、Ｌ２、Ｌ３として図中に記載している。８９はメタル配線であって、Ｐ型領域（例えばＰＭＯＳトランジスタ３４３のソース端子に対応）８４と図示しない電源電圧ＶＤＤとを接続している。

また、９０もメタル配線であって、Ｐ型領域（例えばＰＭＯＳトランジスタ３２３のドレーン端子に対応）８６と図示しない駆動出力端子とを接続している。
９１はチップ上面を覆う保護膜を示す。

図に示すように、図１４のＰＭＯＳトランジスタ（例えば３４０、３３０、３２０）のゲート長はＬ１、Ｌ２、Ｌ３として図示されており、
Ｌ１＞Ｌ２
Ｌ２＝Ｌ３
と設定される。

ＰＭＯＳトランジスタ３４０のゲート長はＰＭＯＳトランジスタ６２（図６）のゲート長と等しく設定されている。両者はソース電位をゲート電位とが等しくされ、いわゆるカレントミラー回路を構成している。このため。ＬＥＤ１の駆動電流は基準電流であるＩｒｅｆと比例関係が保たれ、基準電圧であるＶｒｅｆの値に応じた駆動電流が得られることになる。

ＬＥＤを駆動する場合において、ＬＥＤの順方向電圧の変化に対してＬＥＤの駆動電流が変動することは望ましくない。このため駆動回路の出力インピーダンスを大きく構成して、その定電流特性を改善する目的でＰＭＯＳトランジスタ３４４や３４０〜３４３（図１４）のゲート長は比較的大きめに選定される。

一方ＰＭＯＳトランジスタ３３０、３２０（図１４）等は単なるスイッチ素子の働きをする。３３０、３２０等のゲート長は半導体製造プロセスで許される最小寸法としても良く、それによるトランジスタ面積は比較的小さくすることができる。

図１６は、制御回路ＣＴＲＬ１の回路構成図である。
図において、３６１〜３６５はフリップフロップ回路である。３６８はＮＯＲ回路である。３６９、３７０はＡＮＤ回路である。３８０〜３８３はＡＮＤ回路である。フリップフロップ回路３６１〜３６５の負論理リセット端子は、端子［ＬＯＡＤ］と接続されてラッチ信号ＬＯＡＤ−Ｐが入力され、フリップフロップ回路３６１、３６２のクロック端子は端子［ＳＴＢ］と接続されてＳＴＢ−Ｐ信号が入力される。

フリップフロップ回路３６１と３６２のＱ出力はＮＯＲ回路３６８の入力と接続され、ＮＯＲ回路３６８の出力はフリップフロップ回路３６１のＤ入力と接続されている。フリップフロップ回路３６３のクロック端子はフリップフロップ回路３６１のＱ出力端子と接続され、そのＱＮ出力はＤ入力端子と接続されている。

フリップフロップ回路３６３のＱ出力はＡＮＤ回路３７０の一方の入力端子と接続され、フリップフロップ回路３６３のＱＮ出力端子はＡＮＤ回路３６９の一方の入力端子と接続され、ＡＮＤ回路３６９、３７０の他の一方の入力端子は端子［ＬＯＡＤ］と接続されてＬＯＡＤ−Ｐ信号が入力される。

また、ＡＮＤ回路３７０、３６９の出力は端子［Ｅ１］、［Ｅ２］と接続され、図１１に示したメモリ回路ＭＥＭ２の書き込みイネーブル信号となる。フリップフロップ回路３６４、３６５のクロック端子はＡＮＤ回路３７０の出力に接続され、フリップフロップ回路３６４のＤ端子はフリップフロップ回路３６５のＱ出力端子と接続され、フリップフロップ回路３６５のＤ入力端子はフリップフロップ回路３６４のＱＮ出力端子と接続される。

ＡＮＤ回路３８３の第１入力はフリップフロップ回路３６５のＱ端子と、第２入力はフリップフロップ回路３６４のＱＮ端子と、ＡＮＤ回路３８２の第１入力はフリップフロップ回路３６５のＱ端子と、第２入力はフリップフロップ回路３６４のＱ端子と、ＡＮＤ回路３８１の第１入力はフリップフロップ回路３６５のＱＮ端子と、第２入力はフリップフロップ回路３６４のＱ端子と、ＡＮＤ回路３８０の第１入力はフリップフロップ回路３６５のＱＮ端子と、第２入力はフリップフロップ回路３６４のＱＮ端子とそれぞれ接続されている。

ＡＮＤ回路３８０〜３８３の第３入力はフリップフロップ回路３６２のＱ出力と接続される。ＡＮＤ回路３８０〜３８３の出力端子は端子［Ｗ０〜Ｗ３］と接続され、図１１に示したメモリ回路ＭＥＭ２への書き込み指令信号となる。

図１７は、制御回路ＣＴＲＬ２の回路構成図である。
図において、３９１はフリップフロップ回路である。３９２、３９３はバッファ回路である。フリップフロップ回路３９１のクロック端子は端子［ＬＯＡＤ］と接続されてＬＯＡＤ−Ｐ信号が入力され、負論理のリセット端子は端子［ＨＳＹＮＣ］と接続されてＨＳＹＮＣ−Ｎ信号が入力され、Ｄ端子はＱＮ端子と接続され、バッファ回路３９２の入力端子はフリップフロップ回路３９１のＱＮ端子と接続され、バッファ回路３９３の入力端子はフリップフロップ回路３９１のＱ端子と接続される。バッファ回路３９２、３９３の出力は端子［Ｓ１Ｎ］、端子［Ｓ２Ｎ］と接続され、図１１のマルチプレクサ回路ＭＵＸ２に対するデータ選択指令信号として出力される。

以上説明した、実施例２のＬＥＤヘッドは以下のように動作する。
図１８は、実施例２の制御信号のタイミングチャートであり、上から順に、同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、印刷データ信号ＨＤ−ＤＡＴＡ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ、ＯＤＤ選択データ、ＥＶＥＮ選択データの各信号を表している。

ＬＥＤの時分割駆動の開始に先立ち、同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される。（Ａ部）次いでＢ部において奇数番目のＬＥＤの駆動データ（Ｏｄｄ印刷データ）を転送するため、クロック信号ＨＤ−ＣＬＫに同期して印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される。尚、本ＬＥＤヘッドにおいては２６個のドライバＩＣがカスケードに接続され、各ＩＣ毎に９６個のＬＥＤ駆動端子を備えており、１パルスのクロック信号により４画素分の印刷データが一度に転送される。このため一度のデータ転送に必要なクロックパルス数は９６／４＊２６＝２４＊２６＝６２４である。

Ｂ部において１ラインデータのうち、奇数ドットのデータの転送が完了すると、Ｃ部に示すようにラッチ信号ＨＤ−ＬＯＡＤが入力され、フリップフロップ回路（ＦＦＡ（１）〜ＦＦＤ（２５））で構成されるシフトレジスタ回路を介して入力されたデータはラッチ回路（ＬＴＡ（１）〜ＬＴＤ（２４））にラッチされる。次いでＬＥＤ駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。（Ｄ部）

また、これに先立ちＬＥＤのコモンカソード端子のグランドへの接続オン、オフを切り替えるＭＯＳトランジスタ（図１０におけるパワーＭＯＳトランジスタ１０９、１１０）の制御信号ＯＤＤ、ＥＶＥＮが、（図１０においては図示されていないが）図１０のＩＣ（１）、ＩＣ（２）のＫＤＲＶ端子から出力される。

本信号はドライバＩＣ内部の図示しない制御回路により発生され、上記補正メモリＭＥＭ２と同様なメモリ回路（図示しない）に格納されたＯＤＤ／ＥＶＥＮ選択指令データにより制御信号ＯＤＤ、ＥＶＥＮのうち何れかが選択され、図１０のＫＤＲＶ端子から出力されるものである。

図１０におけるＩＣ（１）からはＯＤＤ信号が選択されＫＤＲＶ端子より出力されて、パワーＭＯＳトランジスタ１０９のゲート端子を駆動しており、図１０におけるＩＣ（２）からはＥＶＥＮ信号が選択されＫＤＲＶ端子より出力されて、図１０においては図示しないＩＣ（３）〜ＩＣ（２６）のＫＤＲＶ端子には対応するＭＯＳトランジスタを備えないので、その出力は開放されている。

図１０において、ＯＤＤ信号がＨｉｇｈレベル、ＥＶＥＮ信号がＬｏｗレベルであるとき図１０のパワーＭＯＳトランジスタ１０９はオンし、パワーＭＯＳトランジスタ１１０はオフ状態となり、ＬＥＤ素子中の１０１、１０３、１０５、１０７のカソード端子からグランドへの流路が形成される。

このとき、パワーＭＯＳトランジスタ１１０はオフ状態であってＬＥＤ素子中の１０２、１０４、１０６、１０８等のカソード端子からグランドへの流路は形成されない。このため、ドライバＩＣ（１）の端子［ＤＯ１］からＬＥＤ駆動電流が流し出された場合、ＬＥＤ素子１０１のアノード、カソード端子を経て１０９のドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ素子１０１が発光して（図１においては図示していないが）感光ドラム上の静電潜像を形成することで印刷ドットを発生する。

このとき、ＬＥＤ素子１０２には電流流路が形成されないため、ＬＥＤ（１０１）の発光状態には何らの支障も与えることはない。

再度図１８に戻る。
Ｅ部において偶数番目のＬＥＤの駆動データ（Ｅｖｅｎ印刷データ）を転送するため、クロック信号ＨＤ−ＣＬＫに同期して印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される。

尚、本ＬＥＤヘッドにおいては２６個のドライバＩＣがカスケードに接続され、各ＩＣ毎に９６個のＬＥＤ駆動端子を備えており、１パルスのクロック信号により４画素分の印刷データが一度に転送されるため、一度のデータ転送に必要なクロックパルス数は９６／４＊２６＝２４＊２６＝６２４である。

Ｅ部において１ラインデータのうち、偶数ドットのデータの転送が完了すると、Ｆ部に示すようにラッチ信号ＨＤ−ＬＯＡＤが入力され、シフトレジスタ回路を介して入力されたデータはラッチ回路にラッチされる。次いでＬＥＤ駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される。（Ｇ部）

また、これに先立ちＬＥＤのコモンカソード端子のグランドへの接続オン、オフを切り替えるトランジスタ（図１０におけるパワーＭＯＳトランジスタ１０９、１１０）の制御信号ＯＤＤ、ＥＶＥＮが入力されている。

図１０において、ＥＶＥＮ信号がＨｉｇｈレベル、ＯＤＤ信号がＬｏｗレベルであるとき図１０のパワーＭＯＳトランジスタ１１０はオンし、パワーＭＯＳトランジスタ１０９はオフ状態となり、ＬＥＤ素子中の１０２、１０４、１０６、１０８のカソード端子からグランドへの流路が形成される。

またＬＥＤ素子中の１０１、１０３、１０５、１０７等のカソード端子からグランドへの流路は形成されない。このため、ドライバＩＣ（１）の端子［ＤＯ１］からＬＥＤ駆動電流が流し出された場合、ＬＥＤ素子１０２のアノード、カソード端子を経てパワーＭＯＳトランジスタ１１０のドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ素子１０２が発光して（図１においては図示していないが）感光ドラム上の静電潜像を形成することで印刷ドットを発生する。

このとき、ＬＥＤ素子１０１には電流流路が形成されないため、ＬＥＤ１０２の発光状態には何らの支障も与えることはないのである。
このように、ＬＥＤ素子列のうち、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子とを順に、時分割に駆動することで１ライン分のＬＥＤの駆動を行うことができる。

図１９は、実施例２の全体動作のタイミングチャートである。
この図はプリンタの電源投入時に、本実施例による構成のＬＥＤヘッドに対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを示すタイムチャートである。

補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すためラッチ信号ＨＤ−ＬＯＡＤをＨｉｇｈとする（Ｉ部）。

次いで、奇数番目に属するドットについて１ドットあたり４ビットからなる補正データのうち、ｂｉｔ３のものを印刷データ信号ＨＤ−ＤＡＴＡ３〜０からクロック信号ＨＤ−ＣＬＫＰに同期して入力して、図１１のフリップフロップ回路（ＦＦＡ（１）〜ＦＦＤ（２４））で構成されるシフトレジスタ回路中へシフト入力する。

シフト入力が完了すると、Ａ部に示すようにストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され、図１６に示した回路の動作が行われる。図のＱ１、Ｑ２は図１６のフリップフロップ回路３６１、３６２のＱ出力であり、以下同様に、Ｑ３はフリップフロップ回路３６３の、Ｑ４はフリップフロップ回路３６５の、Ｑ５はフリップフロップ回路３６４のＱ出力信号である。

また、Ｅ１、Ｅ２はＡＮＤ回路３７０、３６９の、Ｗ３〜Ｗ０の各信号はＡＮＤ回路３８３〜３８０の各出力信号である。更に、Ｓ１Ｎ、Ｓ２Ｎの各信号は、図１７のバッファ回路３９２、３９３から出力されるものである。

図のＡ部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されるとＪ部に示すようにＱ１信号が発生し、次いでストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すようにＱ２信号が発生する。また、Ｑ１信号が立ち上がるごとにＱ３信号は状態反転し、Ｌ部のようにＱ３信号はＨｉｇｈレベルに遷移している。

Ｑ３信号の遷移に引き続き、Ｅ１、Ｅ２信号が発生する。Ｅ１信号の立ち上がりエッジに引き続き、Ｍ部のようにＱ４信号が立ち上がり、Ｅ１信号の次の立ち上がりでＱ５信号が立ち上がり、更にＥ１信号の次の立ち上がりでＱ４信号が立ち下がり、Ｅ１信号の次の立ち上がりでＱ５信号が立ち下がる。

Ｗ３〜Ｗ０信号はＱ２信号に引き続いて発生するものであるが、Ｏ部、Ｐ部のようにＷ３信号が２回にわたって信号出力され、次いでＷ２、Ｗ１、Ｗ０の各信号においてもそれぞれ２パルスずつ信号発生する。

上記Ｗ３〜Ｗ０の各パルス信号が発生するごとに、図１１のＭＥＭ２にデータの書き込みが行われ、Ｗ３〜Ｗ０の１パルス目で奇数ドット用のメモリ素子へのデータ書き込みが、２パルス目で偶数ドット用のメモリ素子へのデータ書き込みが行われる。

上記１パルス目のデータ書き込み指令信号は、Ａ部、Ｃ部、Ｅ部、Ｇ部にて入力されたＨＤ−ＳＴＢ−Ｎ信号をもとに発生されるものであり、上記２パルス目のデータ書き込み指令信号は、Ｂ部、Ｄ部、Ｆ部、Ｈ部にて入力されたＨＤ−ＳＴＢ−Ｎ信号をもとに発生されるものである。

上述した過程をへて、補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部のようにＨＤ−ＬＯＡＤ信号をＬｏｗとして、印刷データの転送が可能な状態に遷移する。

１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すためＨＤ−ＨＳＹＮＣ−Ｎ信号が入力される（Ｒ部）。次いで、Ｕ部で奇数ドットの印刷データが転送され、Ｓ部のＨＤ−ＬＯＡＤ信号パルスにより、シフトレジスタ回路（ＦＦＡ（１）〜ＦＦＤ（１），…，ＦＦＡ（２４）〜ＦＦＤ（２４））にシフト入力されたデータをラッチ素子（ＬＴＡ（１）〜ＬＴＤ（１），…，ＬＴＡ（２４）〜ＬＴＤ（２４））へラッチする。

更に、Ｗ部のようにストローブ信号ＨＤ−ＳＴＢ−Ｎ信号がＬｏｗへと遷移して、ＬＥＤ素子の発光駆動が行われる。印刷データがオンであると、Ｗ部やＸ部のストローブ信号ＨＤ−ＳＴＢ−ＮがＬｏｗとなる期間、ＬＥＤ素子は発光駆動されることになる。同様にＶ部では偶数ドットのデータ転送が行われ、そのデータはＴ部のパルスによりラッチされる。

図２０は、実施例２のＬＥＤ駆動用回路の動作説明図である。
この図は図１４で説明した、ＬＥＤドットの光量補正機能を備えるＬＥＤ駆動用回路の動作を説明するための図である。ここでは、ＬＥＤのドット補正のために図中のドット補正データＱ３〜Ｑ０に具体的なデータを設定し、そのときの回路動作について説明する。

図中のドット補正データＱ３〜Ｑ０は負論理に相当する信号が入力される。例えば、補正メモリＭＥＭの出力データ（ＯＤＤ３〜ＯＤＤ０）が‘１１１０’であったとする。この信号がマルチプレクサ回路ＭＵＸ２に入力され、該回路内に設けられたＰＭＯＳスイッチを介して出力され、Ｑ３〜Ｑ０信号として入力される。

前述したように、ＰＭＯＳトランジスタをスイッチ素子として用いるマルチプレクサにおいては、信号レベルのＨｉｇｈとなるデータの伝達には支障がない。例えば略５Ｖのデータ入力に対して略５Ｖの出力電圧を得ることができる。

それに対して、Ｌｏｗレベルの伝達時においてはＭＯＳトランジスタの閾値電圧に対応する電位上昇を生じ、略０Ｖが入力された場合でも、例えば略１Ｖ程度に電位上昇した出力電圧となる。

この結果、電源電圧ＶＤＤを５Ｖとするとき、Ｑ３〜Ｑ０信号の電位は、５Ｖ、５Ｖ、５Ｖ、１Ｖとなり、該電圧がＰＭＯＳトランジスタ３３３〜３３０のゲートに印加される。この結果、ＰＭＯＳトランジスタ３３３、〜３３０のうち、ＰＭＯＳトランジスタ３３３、３３２、３３１はオフとなり、ＰＭＯＳトランジスタ３３０はオンとなる。

このとき、ＰＭＯＳトランジスタ３３０のソース電位は、略１Ｖのゲート電位に、該トランジスタの閾値電圧（略１Ｖ）分高い、略２Ｖとなる。この電位はまたＰＭＯＳトランジスタ３４０のドレーン電位となる。

ＰＭＯＳトランジスタ３４０のドレーン電位は駆動端子［ＤＯ］の端子電位に依存しておらず、例えばＬＥＤの駆動状態によりその順方向電圧が変化するといった状態にあっても、ＰＭＯＳトランジスタ３４０のドレーン電位の変動を解消することができ、飽和領域で動作しているＭＯＳトランジスタのドレーン・ソース間電圧Ｖｄｓが変動することで、ドレーン電流Ｉｄが僅かに変動するという、ドレーン電流のＶｄｓ依存性を低減することが出来て、ＰＭＯＳトランジスタ３４０のドレーン電流の変動は無視できるほど小さくできる。

上記ＰＭＯＳトランジスタ３４０、３３０からなる回路の動作はカスコード定電流回路として知られる回路と同様の機構によるものであり、かかる構成の駆動回路の特性を一段と向上させることができる。

印刷データについて、図１１のＦＦＡ（１）〜ＦＦＡ（２４）等からなるシフトレジスタ回路を介して転送されたデータがオンであり、該データがＬＴＡ（１）〜ＬＴＡ（２４）からなるラッチ回路によりラッチされ、該ラッチ素子のＱＮ出力を介して負論理化され出力されるデータは、図の端子［Ｅ］へ入力される。このため、印刷指令される場合の端子［Ｅ］の信号レベルは略０Ｖである。

図の端子［Ｖ］へ入力される信号は図１１の制御電圧発生回路ＡＤＪから出力されるＶｃｏｎｔ電圧であり、該制御電圧発生回路ＡＤＪ回路は図６の４１、６１〜６８からなるものである。ＬＥＤ駆動のオフ状態からオン状態となって再びオン状態となる過程のＶｃｏｎｔ電圧は図９を用いて説明した通りのものである。

ＰＭＯＳトランジスタ３４０〜３４４がオンするときのゲート・ソース間電圧を仮に２Ｖとするとき、上記のＬＥＤ駆動のオフ状態からオン状態となって再びオン状態となる過程のＶｃｏｎｔ電圧は５Ｖ→３Ｖ→５Ｖと変化する。

この電圧により該電圧がゲート端子に印加されるＰＭＯＳトランジスタ３４０〜３４４の状態はオフ→オン→オフとなる。

ところが、ＰＭＯＳトランジスタ３３３〜３３０のうち、ＰＭＯＳトランジスタ３３３、３３２、３３１はオフであり、ＰＭＯＳトランジスタ３３０はオンとなっており、ＰＭＯＳトランジスタ３２０〜３２４はオン状態を継続したままであるので、図に破線にて記入した様にＰＭＯＳトランジスタ３４４からの電流はｉｍとして、３４０からの電流はｉ０として、発生して端子［ＤＯ］を介してＬＥＤ素子を駆動することになる。前述の説明では、例えば、補正メモリＭＥＭの出力データ（例えばＯＤＤ３〜ＯＤＤ０）が‘１１１０’であった場合について説明したが、上記補正メモリＭＥＭ２からの出力データに応じて、ＰＭＯＳトランジスタ３３０〜３３３のオン、オフ状態が設定されるので、これにより、相異なる１６通りの駆動電流を発生させることができる。

（効果）の説明
ドット補正のための補正駆動段を第１、第２、第３のＰＭＯＳトランジスタの直列接続からなる回路で構成し、第１のＰＭＯＳのゲートには駆動電流値に応じた制御電圧が供給され、第２のＰＭＯＳにはドット補正データが入力され、第３のＰＭＯＳトランジスタのゲートには駆動のオン、オフ指令信号を入力するようにしたので、ドット補正駆動を行うためのＰＭＯＳトランジスタの前段回路として備える必要があった４ビット分ずつのＮＡＮＤ回路（例えば図４における論理回路４２ａ等）を備える必要がなくなるという効果を得る。

それに加えて、上記第１のＰＭＯＳトランジスタのゲートに印加される制御電圧をＬＥＤの駆動オン、オフに応じて切り替えることで、ＬＥＤ駆動オフ時に上記第１のＰＭＯＳトランジスタをオフさせ、そのドレーン端子に電荷が充電され続けないようにしたので、ＬＥＤ素子の駆動開始時に大きなオーバーシュート電流を生じることが無くなり、これによるＬＥＤの劣化を防止できるという効果を得る。

尚、本発明を適用するＬＥＤヘッドの概略構成について追記する。
図２１は、本発明を適用するＬＥＤヘッドの外観斜視図である。
図に於いて、３０１は、図の左右方向に多数の棒状レンズを配列させたロッドレンズアレイである。３０２は、ロッドレンズアレイ３０１等、ＬＥＤヘッド３００を構成する部材を保持するホルダである。３０３は、ＬＥＤヘッド３００の外部から電力、及び該ＬＥＤヘッド３００の内部回路を制御する信号を供給するためのケーブルを接続するためのコネクタである。図中の矢印Ｄは、光出力方向を示している。

図２２は、図２１のＹ−Ｚ断面矢視図である。
図に於いて、３０４は、ＬＥＤヘッド３００内の発光ユニットを搭載する部材である。ここで、発光ユニットとは、配線基板３０５、ドライバＩＣ３０６、ＬＥＤ素子３０７の集合体である。配線基板３０５は、例えばガラスエポキシ基板に配線を施したものであり、電気部品の実装、接続に用いられる基板である。ドライバＩＣ３０６は、本発明の駆動回路を多数集積したものであり、ＬＥＤ素子３０７を駆動するＩＣである。ＬＥＤ素子３０７は、薄膜状に形成された発光素子であり、実施例ではドライバＩＣ３０６の表面に貼付けられている。ＬＥＤ素子３０７は、ドライバＩＣ３０６の各々の駆動回路に対応して設けられており、図２１の左右方向に多数配列されている。

ここで、ＬＥＤ素子３０７と、ドライバＩＣ３０６との接続は、例えば、半導体プロセスを用いてＬＥＤ素子３０７、ドライバＩＣ３０６の各々の表面に密着させた電極配線により接続することが出来る。ボンディングワイヤ３０８は、ドライバＩＣ３０６と、配線基板３０５上に設けられたパッドとを接続するためのものであり、コネクタ３０３を介して入力された電力、信号は、ボンディングワイヤ３０８を通じてドライバＩＣ３０６に供給される。前述の発光ユニットを搭載したベース部材３０４は、図示しないクランパにより図の下から上に付勢されており、ホルダ３０２に保持されると共に、ＬＥＤ素子３０７と、ロッドレンズアレイ３０１との位置決めを行うために用いられている。ＬＥＤ素子３０７は、ドライバＩＣ３０６により駆動されると発光し、発光した光はロッドレンズアレイ３０１を介して図の矢印Ｄ方向に進んで結像する。ＬＥＤヘッド３００を画像形成装置としての電子写真プリンタの露光部として用いる場合は、図の矢印Ｄ方向に感光ドラムを配置させ、感光ドラムの表面にＬＥＤ素子３０７が発光した光が結像するようにＬＥＤヘッド３００と感光ドラムとの距離が調整されて設置される。

第１および第２の実施例では、駆動回路として光源にＬＥＤを用いた電子写真プリンタにおける場合について説明したが、本発明はこの例に限定されるものでは無い。即ち、同様の構成で、光源に有機ＥＬ素子を用いる有機ＥＬヘッドに適用できることはもちろんのこと、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にさえも適用することが可能である。

電子写真プリンタにおけるプリンタ制御系統のブロック図である。 実施例１の制御信号のタイミングチャートである。 実施例１のＬＥＤヘッドの構成を示すブロック図である。 比較例によるＬＥＤ駆動出力回路の周辺回路図である。 比較例によるＬＥＤ駆動出力回路動作のタイムチャートである。 本発明によるＬＥＤ駆動出力回路の周辺回路図である。 実施例１の駆動トランジスタの断面図である。 遅延素子の構成の説明図である。 台形波回路およびその周辺回路の構成図である。 光量ばらつき補正機能を有するドライバＩＣの説明図である。 実施例２のＬＥＤヘッドの構成を示すブロック図である。 メモリ回路ＭＥＭ２の回路構成図である。 マルチプレクサ回路ＭＵＸ２の回路構成図である。 実施例２のＬＥＤ駆動用回路ＤＲＶの回路構成図である。 実施例２の駆動トランジスタの断面図である。 制御回路ＣＴＲＬ１の回路構成図である。 制御回路ＣＴＲＬ２の回路構成図である。 実施例２の制御信号のタイミングチャートである。 実施例２の全体動作のタイミングチャートである。 実施例２のＬＥＤ駆動用回路の動作説明図である。 本発明を適用するＬＥＤヘッドの外観斜視図である。 図２１のＹ−Ｚ断面矢視図である。

符号の説明

４０ ＬＥＤ駆動出力回路
４１ インバータ回路
４２ 論理回路
４３ ラッチ回路
４５ 制御電圧発生回路
５２ ＰＭＯＳトランジスタ
５３ ＰＭＯＳトランジスタ
６１ 演算増幅器
６２ ＰＭＯＳトランジスタ
６３ 抵抗
６４ 台形波回路
６５ ＮＭＯＳトランジスタ
６６ 遅延回路
６７ ＰＭＯＳトランジスタ
６８ ＮＭＯＳトランジスタ
７２ ＬＥＤアレイ

Claims (4)

1. 記録素子を駆動する駆動回路において、
   基準電圧に基づいて前記記録素子を駆動するための基準電流を設定して出力する基準電流設定部と、
   前記記録素子の駆動時間を設定するためのストローブ信号に基づいて前記基準電流設定部の出力を制御する基準電流出力制御部と、
   前記ストローブ信号及び前記基準電流設定部の出力に基づいて前記記録素子を駆動するための制御電圧を発生させる制御電圧発生部と、
   前記制御電圧発生部が発生した前記制御電圧と駆動電流を出力させるための駆動データとに基づいて前記記録素子に対して駆動電流を供給するための第１駆動トランジスタ及び直列接続されたスイッチング用の第２駆動トランジスタを有する駆動出力部とを備え、
   前記基準電流出力制御部は、前記ストローブ信号を遷移時間を付加して台形状に変化させる台形波回路と、該台形波回路の出力に応じて前記基準電流設定部の出力を制御する制御トランジスタとからなることを特徴とする駆動回路。
2. 前記駆動電流の補正値を記憶する記憶回路を更に備え、
   前記駆動出力部は、前記第１駆動トランジスタと第２駆動トランジスタとが直列接続された主駆動部と、該主駆動部と出力を共通に接続された補助駆動部とを含み、
   前記補助駆動部は、第３駆動トランジスタ、第４駆動トランジスタ、及び第５駆動トランジスタが直列に接続されて成り、
   前記第３駆動トランジスタの制御端子には、前記制御電圧が供給され、
   前記第４駆動トランジスタの制御端子には、前記記憶回路の出力が供給され、
   前記第５駆動トランジスタの制御端子には、前記駆動データが供給されることを特徴とする請求項１に記載の駆動回路。
3. 請求項１又は請求項２に記載の駆動回路を備えることを特徴とするＬＥＤヘッド。
4. 請求項３に記載のＬＥＤヘッドを備えることを特徴とする画像形成装置。

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