CN114464242B - 一种ddr测试方法、装置、控制器及存储介质 - Google Patents
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Abstract
本发明涉及一种DDR测试方法、装置、控制器及存储介质，涉及半导体集成电路测试技术领域。所述DDR测试方法通过对DDR内存芯片进行两次数据的校验，其中通过第一次校验即对N个所述测试数据块进行读取校验，以此筛选出初步校验为合格的DDR内存芯片，在经过第一逻辑性数据移动以及第二逻辑性数据移动之后，再进行第二次校验即对所述可测试内存单元的N个测试数据块进行读取校验，通过两次校验筛选出性能合格的DDR内存芯片，解决了现有技术中只经过一次读取数据校验而测试得出的结果容易出现错误的问题。通过本发明提供的DDR测试方法得出的数据校验结果具有可靠性，进而提高对DDR内存芯片的测试结果的准确性。
Description
技术领域
本发明涉及半导体集成电路测试技术领域，尤其涉及一种DDR测试方法、装置、控制器及存储介质。
背景技术
在DDR内存芯片测试领域，存储芯片可能存在的故障类型原来越多，使得测试时间和测试成本都在急剧增长，由于每个存储单元都有可能存在不同的状态，因此会产生不同的故障类型，如固定故障——一个存储单元的值固定在0或固定在1，不会被改变。转换故障F——在存储器阵列中一个储存单元不能进行0—>1或1—>0的转换。耦合故障——存储单元与存储单元之间的短路和耦合，造成对一个存储单元进行改变必然会引起另一个存储单元的状态改变。寻址故障——不能正确的找到对应的地址。现有的测试方法通常是只对DDR内存芯片进行一次的读取数据校验，且测试得出的结果容易出现错误，现有技术存在着对DDR内存芯片的测试结果准确性低的问题。
发明内容
本发明提供了一种DDR测试方法、装置、控制器及存储介质，以解决现有技术中存在着对DDR内存芯片的测试结果准确性低的问题。
第一方面，本发明提供了一种DDR测试方法，所述DDR测试方法包括：
接入DDR内存芯片以获取所述DDR内存芯片的可测试内存单元；所述可测试内存单元包括若干个存储单元；
将若干个所述存储单元划分为N个数据块；
按照预设的规则对N个所述数据块写入测试数据，得出N个测试数据块；
对N个所述测试数据块进行读取校验；
若对N个所述测试数据块的读取校验的结果为校验成功，将所述可测试内存单元划分为四个测试单元；所述可测试内存单元包括N个测试数据块；
分别对N个所述测试数据块进行第一逻辑性数据移动；
对四个所述测试单元进行第二逻辑性数据移动；
对所述可测试内存单元的N个测试数据块进行读取校验；
若对所述可测试内存单元的N个测试数据块的读取校验的结果为检验成功，判定所述DDR内存芯片为合格内存芯片。
其进一步的技术方案为，所述测试数据块包括32个字节，所述按照预设的规则对N个所述数据块写入测试数据，包括：
获取N个所述测试数据块的32个字节的排序信息；
根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据。
其进一步的技术方案为，所述根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据，包括：
根据所述排序信息，对N个所述测试数据块的排序为第一到第八的字节以及排序为第十七到第二十四的字节写入第一测试数据；
根据所述排序信息，对N个所述测试数据块的排序为第九到第十六的字节以及排序为第二十五到第三十二的字节写入第二测试数据；其中所述第二测试数据为所述第一测试数据的十六进制取反数据。
其进一步的技术方案为，所述对N个所述测试数据块进行读取校验，包括：
逐一对N个所述测试数据块进行读取所述测试数据，得到第一读出数据；
判断所述第一读出数据是否与所述测试数据一致；
若所述第一读出数据与所述测试数据一致，判定为校验成功。
其进一步的技术方案为，所述分别对N个所述测试数据块进行第一逻辑性数据移动，包括：
分别将N个所述测试数据块划分为第一测试数据块以及第二测试数据块，其中所述第一测试数据块的字节数量与所述第二测试数据块的字节数量相等；
将所述第一测试数据块以及第二测试数据块的位置互换。
其进一步的技术方案为，所述可测试内存单元包括第一测试单元、第二测试单元、第三测试单元以及第四测试单元，所述对四个所述测试单元进行第二逻辑性数据移动，包括：
获取所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元的初始位置信息；
根据所述初始位置信息，对所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元进行第二逻辑性数据移动。
其进一步的技术方案为，对所述可测试内存单元的N个测试数据块进行读取校验，包括：
逐一读取N个所述测试数据块内的所述测试数据，得到第二读出数据；
判断所述第二读出数据是否与所述测试数据一致；
若所述第二读出数据与所述测试数据一致，判定所述DDR内存芯片为合格内存芯片，其中，N为大于4的整数。
第二方面，本发明提供了一种DDR测试装置，包括用于执行如第一方面所述的方法的单元。
第三方面，本发明提供了控制器，所述控制器包括处理器、通信接口、存储器和通信总线，其中，处理器，通信接口，存储器通过通信总线完成相互间的通信；
存储器，用于存放计算机程序；
处理器，用于执行存储器上所存放的程序时，实现如第一方面所述的方法的步骤。
第四方面，本发明提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面所述的方法的步骤。
有益效果：通过对DDR内存芯片进行两次数据的校验，其中通过第一次校验即对N个所述测试数据块进行读取校验，以此筛选出初步校验为合格的DDR内存芯片，在经过第一逻辑性数据移动以及第二逻辑性数据移动之后，再进行第二次校验即对所述可测试内存单元的N个测试数据块进行读取校验，通过两次校验筛选出性能合格的DDR内存芯片，解决了现有技术中只经过一次读取数据校验而测试得出的结果容易出现错误的问题。通过本发明提供的DDR测试方法得出的数据校验结果具有可靠性，进而提高对DDR内存芯片的测试结果的准确性。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1提供的一种DDR测试方法的流程示意图；
图2为本发明实施例1提供的第一逻辑性数据移动的示意图；
图3为本发明实施例1提供的可测试内存单元的初始位置示意图；
图4为本发明实施例1提供的第二逻辑性数据移动的部分示意图；
图5为本发明实施例1提供的第二逻辑性数据移动的部分示意图；
图6为本发明实施例1提供的经过第二逻辑性数据移动之后的可测试内存单元的位置示意图；
图7为本发明实施例2提供的一种DDR测试装置的结构示意图；
图8为本发明提供的一种控制器的结构图。
具体实施方式
为了更充分理解本发明的技术内容，下面结合具体实施例对本发明的技术方案进一步介绍和说明，但不局限于此。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
实施例1
参见图1，本发明实施例1提供了一种DDR测试方法，实施例1的DDR测试方法包括以下步骤：S101-S109。
S101，接入DDR内存芯片以获取所述DDR内存芯片的可测试内存单元；所述可测试内存单元包括若干个存储单元。
在本发明实施例中，通过接入DDR内存芯片以获取所述DDR内存芯片的可测试内存单元，其中可测试内存单元是由DDR内存芯片的所有的存储单元组成的，因此可以将DDR内存芯片的所有的存储单元命名为可测试内存单元。
S102，将若干个所述存储单元划分为N个数据块。
具体而言，可以对DDR内存芯片的可测试内存单元进行划分，也就是将DDR内存芯片的所有的存储单元划分为N个数据块，其中N个数据块的长度一致，都是32个字节。可以通过对32个字节写入测试数据进行对DDR内存芯片的测试。
S103，按照预设的规则对N个所述数据块写入测试数据，得出N个测试数据块。
具体而言，如上述所说N个数据块的长度一致，都是32个字节。可以通过对32个字节写入测试数据。将N个数据块中的每个字节都写入了测试数据之后，就得出N个测试数据块，所述测试数据块中的每个字节都写入了测试数据。
在一实施例中，所述测试数据块包括32个字节，以上步骤S103包括步骤：S1031-S1032。
S1031，获取N个所述测试数据块的32个字节的排序信息。
具体而言，通过获取N个所述测试数据块的32个字节的排序信息，是为了能够标识写入测试数据时的排序，如排序为第一个的字节写入了某个测试数据，排序为第一个的字节写入了另外的测试数据，依次类推。在本发明实施例中，根据32个字节的排序信息，依次往每个字节中写入测试数据。
S1032，根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据。
具体而言，每个所述测试数据块都需要按照十六进制原则分别对32个字节写入测试数据。在本发明实施例中，以下是第一个测试数据块的测试数据：通过向排序为第一到第八的字节(byte0-7)写入的数据为：0x00000001，那么排序为第九到第十六的字节(byte8-15)按照十六进制原则的取反数据为：0xfffffffe。然后再向排序为第十七到第二十四的字节(byte16-23)写入的数据为：0x00000001，那么排序为第二十五到第三十二的字节(byte24-31)按照十六进制原则的取反数据为：0xfffffffe。通过将一个测试数据块按照排序信息分为4等份，排序第一以及排序第三的部分写入0x00000001，排序第二以及排序第四的部分写入0xfffffffe，通过这种划分的间隔式地写入测试数据，可以使测试的结果更加准确。
在一实施例中，以上步骤S1032包括如下步骤：S10321-S10322。
S10321，根据所述排序信息，对N个所述测试数据块的排序为第一到第八的字节以及排序为第十七到第二十四的字节写入第一测试数据。
具体而言，如上述所说，通过向排序为第一到第八的字节(byte0-7)以及排序为第十七到第二十四的字节(byte16-23)写入的数据为：0x00000001；排序为第九到第十六的字节(byte8-15)以及排序为第二十五到第三十二的字节(byte24-31)按照十六进制原则的取反数据为：0xfffffffe。通过采取间隔式的写反数据，在读取所述测试数据时可以更准确地测试出该DDR内存芯片的性能是否达标，使测试效果更好。
S10322，根据所述排序信息，对N个所述测试数据块的排序为第九到第十六的字节以及排序为第二十五到第三十二的字节写入第二测试数据；其中所述第二测试数据为所述第一测试数据的十六进制取反数据。
具体而言，所述第二测试数据为所述第一测试数据的十六进制取反数据，其中上述只是第一个测试数据块的所写入的测试数据进行了解释，那么第二个测试数据块所写入的测试数据为：排序为第一到第八的字节(byte0-7)以及排序为第十七到第二十四的字节(byte16-23)写入的数据为：0x00000002；排序为第九到第十六的字节(byte8-15)以及排序为第二十五到第三十二的字节(byte24-31)按照十六进制原则的取反数据为：0xfffffffd。明显第二个测试数据块所写入的测试数据与第一个测试数据块所写入的测试数据是不同的，但也有一定的规律，写入的数据由0x00000001变成了0x00000002；由0xfffffffe变成了0xfffffffd。按照这个规律依次类推下去，直至把N个数据块都写入对应的测试数据，得到N个测试数据块。
S104，对N个所述测试数据块进行读取校验。
具体而言，通过上述S103所得出的N个测试数据块，其中N个测试数据块的所有字节都已经写入了对应的测试数据，那么可以通过读取每个字节中的测试数据与写入时的测试数据是否一致，以此来对N个所述测试数据块进行校验，当出现某一个测试数据块的测试数据与写入时的测试数据不一致时，就会被认定是不合格的DDR内存芯片，此时会停止校验。
在一实施例中，以上步骤S104包括步骤：S1041-S1043。
S1041，逐一对N个所述测试数据块进行读取所述测试数据，得到第一读出数据。
具体而言，按照顺序逐一对N个所述测试数据块进行读取所述测试数据，也就是依次对N个所述测试数据块的每个字节进行读取字节中的测试数据，得出第一读出数据。
S1042，判断所述第一读出数据是否与所述测试数据一致。
具体而言，通过判断所述第一读出数据是否与所述测试数据一致可以得出当前的校验结果，如果所述第一读出数据与所述测试数据不一致的话，则无需进行下面的步骤，可直接判定该DDR内存芯片为不合格内存芯片。如对第一个测试数据块的第一个字节读出的数据为0x00000011，与写入该字节的测试数据0x00000001明显不同，那么就可以判定所述第一读出数据与所述测试数据不一致，可判定该DDR内存芯片为不合格内存芯片。需要说明的是，对N个测试数据块的每个字节读出的数据是需要与写入的测试数据完全一致才可以判定所述第一读出数据与所述测试数据一致，这样才可以继续进行下面的步骤，继续对DDR内存芯片进行测试。
S1043，若所述第一读出数据与所述测试数据一致，判定为校验成功。
具体而言，当N个测试数据块的每个字节读出的数据与写入的测试数据完全一致时，也就是所述第一读出数据与所述测试数据一致，那么这次校验结果是成功的，可进行下面的测试步骤。
S105，若对N个所述测试数据块的读取校验的结果为校验成功，将所述可测试内存单元划分为四个测试单元；所述可测试内存单元包括N个测试数据块。
具体而言，当所述第一读出数据与所述测试数据一致时，将可测试内存单元划分为四个测试单元，那么这四个测试单元就包含了N个测试数据块。
S106，分别对N个所述测试数据块进行第一逻辑性数据移动。
具体而言，如图2所示，图2是第一逻辑性数据移动的示意图，可将每个测试数据块分为上半部分10以及下半部分20，将上半部分10的位置与下半部分20的位置互换，进而完成了第一逻辑性数据移动。
在一实施例中，以上步骤S106包括步骤：S1061-S1062。
S1061，分别将N个所述测试数据块划分为第一测试数据块以及第二测试数据块，其中所述第一测试数据块的字节数量与所述第二测试数据块的字节数量相等。
具体而言，如图2所示，通过将N个所述测试数据块划分为第一测试数据块以及第二测试数据块，第一测试数据块为上半部分10，第二测试数据块为下半部分20，其中所述第一测试数据块的字节数量与所述第二测试数据块的字节数量相等。
S1062，将所述第一测试数据块以及第二测试数据块的位置互换。
具体而言，将上半部分10的位置与下半部分20的位置互换，进而完成了第一逻辑性数据移动。
S107，对四个所述测试单元进行第二逻辑性数据移动。
具体而言，在完成了第一逻辑性数据移动之后，在此基础上，N个测试数据块内部的字节顺序已经发生了改变，因此，对四个所述测试单元进行第二逻辑性数据移动，是为了将N个测试数据块内部的字节的排序彻底打断，那么在校验数据时可以对DDR内存芯片的性能进行更好的测试，因为性能良好的DDR内存芯片在经过第一逻辑性数据移动以及第二逻辑性数据移动之后，对N个测试数据块读取得出的数据与写入的测试数据是一致的。但性能较差的DDR内存芯片在经过第一逻辑性数据移动以及第二逻辑性数据移动之后，会出现对N个测试数据块读取得出的数据与写入的测试数据为不一致的情况。
在一实施例中，所述可测试内存单元包括第一测试单元1、第二测试单元2、第三测试单元3以及第四测试单元4，以上步骤S107包括步骤：S1071-S1072。
S1071，获取所述第一测试单元1、所述第二测试单元2、所述第三测试单元3以及所述第四测试单元4的初始位置信息。
具体而言，可以将整个可测试内存单元分为四个部分，也就是第一测试单元1、第二测试单元2、第三测试单元3以及第四测试单元4，初始位置如图3所示。
S1072，根据所述初始位置信息，对所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元进行第二逻辑性数据移动。
具体而言，第二逻辑性数据移动的过程如图4以及图5所示，首先进行如图4所示的移动，在此基础上再进行如图5所示的移动，得到如图6所示的四个测试单元的位置信息。通过第二逻辑性数据移动改变了原有的测试数据块的排序，此时可对图6所示的四个测试单元的位置信息即可测试内存单元进行再次校验。
S108，对所述可测试内存单元的N个测试数据块进行读取校验。
具体而言，对可测试内存单元的四个测试单元进行第一逻辑性数据移动以及第二逻辑性数据移动之后，N个测试数据块原有的排序信息也发生了改变，进而N个测试数据块的每个字节的排序也当然发生了改变，此时对可测试内存单元的N个测试数据块进行读取校验，通过这次校验可以测试得出性能较好的DDR内存芯片，因为在步骤S104中所检测的只是进行初步的检测，只是筛选出可能为合格的DDR内存芯片，但通过本步骤S108的校验，即进行了第一逻辑性数据移动以及第二逻辑性数据移动之后的校验，可以检测出合格的DDR内存芯片，这种检测得出的DDR内存芯片性能较好。通过对第一个测试数据块执行完上述读写操作后，对下一个测试数据依次分别执行上述操作，直到把所有的测试数据块都执行过上述的两次校验的操作，这样不仅可以检测到不同存储单元之间的耦合故障、相邻矢量敏化故障、漏电故障等，还可以检测到同一个单元内不同位之间的耦合故障等，故障覆盖率进一步提高。通过对一个存储单元相邻单元的间隔式读写操作，既覆盖了对连续内存存储单元的耦合故障检测，又增加了对存储单元与附近的单元相互影响如短路等的影响的检测。
在一实施例中，步骤S108包括步骤：S1081-S1083。
S1081，逐一读取N个所述测试数据块内的所述测试数据，得到第二读出数据。
具体而言，通过逐一对所述可测试内存单元的N个测试数据块进行读取所述测试数据，得到第二读出数据。通过读取所述可测试内存单元的N个测试数据块的每个字节的数据与写入的测试数据比较是否一致。
S1082，判断所述第二读出数据是否与所述测试数据一致。
具体而言，如上述所述，通过读取所述可测试内存单元的N个测试数据块的每个字节的数据与写入的测试数据比较是否一致，即本步骤S1082所述的判断所述第二读出数据是否与所述测试数据一致，来得出判断结果，进而判断DDR内存芯片是否给合格的内存芯片。
S1083，若所述第二读出数据与所述测试数据一致，判定所述DDR内存芯片为合格内存芯片。
具体而言，当所述可测试内存单元的N个测试数据块的每个字节的数据与写入的测试数据比较全部一致时，那么整个测试过程就完成了，可以判定所述DDR内存芯片为合格内存芯片。
S109，若对所述可测试内存单元的N个测试数据块的读取校验的结果为检验成功，判定所述DDR内存芯片为合格内存芯片，其中，N为大于4的整数。
具体而言，若对所述可测试内存单元的N个测试数据块的读取校验的结果为检验成功，也就是可测试内存单元的N个测试数据块的每个字节的数据与写入的测试数据比较全部一致时，可判定所述DDR内存芯片为合格内存芯片。
实施例2
参见图7，本发明实施例2提供了一种DDR测试装置400，实施例2的DDR测试装置400包括：接入单元401、第一划分单元402、写入单元403、第一校验单元404、第二划分单元405、第一移动单元406、第二移动单元407、第二校验单元408、判定单元409。
接入单元401，用于接入DDR内存芯片以获取所述DDR内存芯片的可测试内存单元；所述可测试内存单元包括若干个存储单元。
第一划分单元402，用于将若干个所述存储单元划分为N个数据块。
写入单元403，用于按照预设的规则对N个所述数据块写入测试数据，得出N个测试数据块。
第一校验单元404，用于对N个所述测试数据块进行读取校验。
第二划分单元405，用于若对N个所述测试数据块的读取校验的结果为校验成功，将所述可测试内存单元划分为四个测试单元；所述可测试内存单元包括N个测试数据块。
第一移动单元406，用于分别对N个所述测试数据块进行第一逻辑性数据移动。
第二移动单元407，用于对四个所述测试单元进行第二逻辑性数据移动。
第二校验单元408，用于对所述可测试内存单元的N个测试数据块进行读取校验。
判定单元409，用于若对所述可测试内存单元的N个测试数据块的读取校验的结果为检验成功，判定所述DDR内存芯片为合格内存芯片，其中，N为大于4的整数。
在一实施例中，所述测试数据块包括32个字节，所述按照预设的规则对N个所述数据块写入测试数据，包括：
获取N个所述测试数据块的32个字节的排序信息；
根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据。
在一实施例中，所述根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据，包括：
根据所述排序信息，对N个所述测试数据块的排序为第一到第八的字节以及排序为第十七到第二十四的字节写入第一测试数据；
根据所述排序信息，对N个所述测试数据块的排序为第九到第十六的字节以及排序为第二十五到第三十二的字节写入第二测试数据；其中所述第二测试数据为所述第一测试数据的十六进制取反数据。
在一实施例中，所述对N个所述测试数据块进行读取校验，包括：
逐一对N个所述测试数据块进行读取所述测试数据，得到第一读出数据；
判断所述第一读出数据是否与所述测试数据一致；
若所述第一读出数据与所述测试数据一致，判定为校验成功。
在一实施例中，所述分别对N个所述测试数据块进行第一逻辑性数据移动，包括：
分别将N个所述测试数据块划分为第一测试数据块以及第二测试数据块，其中所述第一测试数据块的字节数量与所述第二测试数据块的字节数量相等；
将所述第一测试数据块以及第二测试数据块的位置互换。
在一实施例中，所述可测试内存单元包括第一测试单元、第二测试单元、第三测试单元以及第四测试单元，所述对四个所述测试单元进行第二逻辑性数据移动，包括：
获取所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元的初始位置信息；
根据所述初始位置信息，对所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元进行第二逻辑性数据移动。
在一实施例中，对所述可测试内存单元的N个测试数据块进行读取校验，包括：
逐一对所述可测试内存单元的N个测试数据块进行读取所述测试数据，得到第二读出数据；
判断所述第二读出数据是否与所述测试数据一致；
若所述第二读出数据与所述测试数据一致，判定所述DDR内存芯片为合格内存芯片。
实施例3
参见图8，本发明实施例提供的一种控制器，所述控制器包括处理器111、通信接口112、存储器113和通信总线114，其中，处理器111，通信接口112，存储器113通过通信总线114完成相互间的通信。
存储器113，用于存放计算机程序；
处理器111，用于执行存储器113上所存放的程序，实现实施例1提供的DDR测试方法。
本发明实施例3还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器111执行时实现如实施例1提供的DDR测试方法的步骤。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所发明的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种DDR测试方法，其特征在于，包括：
接入DDR内存芯片以获取所述DDR内存芯片的可测试内存单元；所述可测试内存单元包括若干个存储单元；
将若干个所述存储单元划分为N个数据块；
按照预设的规则对N个所述数据块写入测试数据，得出N个测试数据块；
对N个所述测试数据块进行读取校验；
若对N个所述测试数据块的读取校验的结果为校验成功，将所述可测试内存单元划分为四个测试单元；所述可测试内存单元包括N个测试数据块；
分别对N个所述测试数据块进行第一逻辑性数据移动；
对四个所述测试单元进行第二逻辑性数据移动；
对所述可测试内存单元的N个测试数据块进行读取校验；
若对所述可测试内存单元的N个测试数据块的读取校验的结果为检验成功，判定所述DDR内存芯片为合格内存芯片，其中，N为大于4的整数；
其中，所述分别对N个所述测试数据块进行第一逻辑性数据移动，包括：
分别将N个所述测试数据块划分为第一测试数据块以及第二测试数据块，其中所述第一测试数据块的字节数量与所述第二测试数据块的字节数量相等；
将所述第一测试数据块以及第二测试数据块的位置互换；
所述可测试内存单元包括第一测试单元、第二测试单元、第三测试单元以及第四测试单元，所述对四个所述测试单元进行第二逻辑性数据移动，包括：
获取所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元的初始位置信息；
根据所述初始位置信息，对所述第一测试单元、所述第二测试单元、所述第三测试单元以及所述第四测试单元进行第二逻辑性数据移动；其中，先将所述第二测试单元的位置与所述第三测试单元的位置互换，以及将所述第一测试单元的位置与所述第四测试单元的位置互换；再将所述第二测试单元的位置与所述第四测试单元的位置互换，以及将所述第一测试单元的位置与所述第三测试单元的位置互换，完成所述第二逻辑性数据移动。
2.根据权利要求1所述的DDR测试方法，其特征在于，所述测试数据块包括32个字节，所述按照预设的规则对N个所述数据块写入测试数据，包括：
获取N个所述测试数据块的32个字节的排序信息；
根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据。
3.根据权利要求2所述的DDR测试方法，其特征在于，所述根据所述排序信息，按照十六进制原则分别对N个所述测试数据块的32个字节写入测试数据，包括：
根据所述排序信息，对N个所述测试数据块的排序为第一到第八的字节以及排序为第十七到第二十四的字节写入第一测试数据；
根据所述排序信息，对N个所述测试数据块的排序为第九到第十六的字节以及排序为第二十五到第三十二的字节写入第二测试数据；其中所述第二测试数据为所述第一测试数据的十六进制取反数据。
4.根据权利要求3所述的DDR测试方法，其特征在于，所述对N个所述测试数据块进行读取校验，包括：
逐一对N个所述测试数据块进行读取所述测试数据，得到第一读出数据；
判断所述第一读出数据是否与所述测试数据一致；
若所述第一读出数据与所述测试数据一致，判定为校验成功。
5.根据权利要求1所述的DDR测试方法，其特征在于，对所述可测试内存单元的N个测试数据块进行读取校验，包括：
逐一读取N个所述测试数据块内的所述测试数据，得到第二读出数据；
判断所述第二读出数据是否与所述测试数据一致；
若所述第二读出数据与所述测试数据一致，判定所述DDR内存芯片为合格内存芯片。
6.一种DDR测试装置，其特征在于，包括用于执行如权利要求1-5任一项所述的方法的单元。
7.一种控制器，其特征在于，包括处理器、通信接口、存储器和通信总线，其中，处理器，通信接口，存储器通过通信总线完成相互间的通信；
存储器，用于存放计算机程序；
处理器，用于执行存储器上所存放的程序时，实现如权利要求1-5任一项所述的方法的步骤。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-5任一项所述的方法的步骤。
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