JP4962277B2 - 半導体メモリ試験装置 - Google Patents
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Description
複数のサブ領域に分割された領域を複数個具備する半導体メモリにデータを書き込み
、このデータと前記半導体メモリから読み出したデータを比較してフェイル情報を作成し
て、このフェイル情報に基づいて前記半導体メモリを試験する半導体メモリ試験装置にお
いて、
前記フェイル情報を、前記サブ領域毎に1箇所にまとめて保存するフェイルメモリと、
前記フェイル情報を読み出してフェイル数をカウントするフェイルカウンタと、
前記フェイルカウンタがカウントしたフェイル数を保存するフェイル数保存部と、
を具備したものである。サブ領域毎のフェイル数を高速でカウントすることができる。
前記フェイルカウンタは、前記領域毎に、フェイル数の積算値を保存するようにしたものである。フェイルカウンタをリセットする回数が少なくなるので、高速でフェイル数をカウントすることができる。
前記フェイルメモリとして、複数のバンクで構成されたメモリを用いたものである。バンク切り替えが少なくなるので、従来に比べてより高速にフェイル数をカウントできる。
前記フェイルカウンタが前記フェイル情報を読み出すと同時にこの読み出したフェイル情報が格納されるバッファメモリを具備したものである。フェイル数カウントとバッファメモリコピーを同時に行うことができる。
請求項1,2、3および4の発明によれば、複数のサブ領域に分割された複数の領域を有する半導体メモリの試験を行う半導体メモリ試験装置において、フェイルメモリにフェイル情報をサブ領域毎にまとめて保存するようにした。
11 半導体メモリ
12 データ比較部
20−1〜20−N 領域
25 バンク境界
30 フェイルメモリ
30a、30b、30bx、30by、30bxy 記憶領域
31 フェイルカウンタ
32 フェイル数保存部
40、40a〜40d 格納領域
50 バッファメモリ
メイン−1〜メイン−N、Xスペア−1〜Xスペア−N 記憶領域
Yスペア−1〜Yスペア−N、XYスペア−1〜XYスペア−N 記憶領域
Claims (4)
- 複数のサブ領域に分割された領域を複数個具備する半導体メモリにデータを書き込み、このデータと前記半導体メモリから読み出したデータを比較してフェイル情報を作成して、このフェイル情報に基づいて前記半導体メモリを試験する半導体メモリ試験装置において、
前記フェイル情報を、前記サブ領域毎に1箇所にまとめて保存するフェイルメモリと、
前記フェイル情報を読み出してフェイル数をカウントするフェイルカウンタと、
前記フェイルカウンタがカウントしたフェイル数を保存するフェイル数保存部と、
を具備したことを特徴とする半導体メモリ試験装置。 - 前記フェイルカウンタは、前記領域毎に、フェイル数の積算値を保存するようにしたことを特徴とする請求項1記載の半導体メモリ試験装置。
- 前記フェイルメモリは、複数のバンクで構成されたメモリであることを特徴とする請求項1若しくは請求項2記載の半導体メモリ試験装置。
- 前記フェイルカウンタが前記フェイル情報を読み出すと同時にこの読み出したフェイル情報が格納されるバッファメモリを具備したことを特徴とする請求項1乃至請求項3いずれかに記載の半導体メモリ試験装置。
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