JP2022049543A - 半導体記憶装置 - Google Patents

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賢史 永嶋
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貴之 石川
Takayuki Ishikawa
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Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】第１方向に延伸する第１導電層と、第１方向と交差する第２方向において第１導電層から離間して配置され、第１方向に延伸する第２導電層と、第１導電層と第２導電層との間に設けられ、第１方向に並び、第１導電層と対向する第１部分、及び、第２導電層と対向する第２部分を備える複数の半導体層と、第１導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、第２導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルとを備える。第１方向において隣り合う２つの半導体層の間に、空隙が設けられている半導体記憶装置。【選択図】図４

Description

以下に記載された実施形態は、半導体記憶装置に関する。
導電層と、導電層と対向する半導体層と、導電層と半導体層との間にそれぞれ設けられた複数のメモリセルと、を備える半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
好適に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１導電層と、第１方向と交差する第２方向において第１導電層から離間して配置され、第１方向に延伸する第２導電層と、第１導電層と第２導電層との間に設けられ、第１方向に並び、第１導電層と対向する第１部分、及び、第２導電層と対向する第２部分を備える複数の半導体層と、第１導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、第２導電層と、複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルとを備える。第１方向において隣り合う２つの半導体層の間に、空隙が設けられている。
第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。 同半導体記憶装置の模式的な斜視図である。 （ａ）は図２のＡ－Ａ´線で示した部分の断面に対応する模式的な平面図であり、（ｂ）は（ａ）のＢ－Ｂ´線で示した部分の断面に対応する模式的な断面図である。 図３（ａ）のメモリユニット構造ＭＵＳ及びその近傍に対応する部分の模式的な拡大図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 第１実施形態に係る読出動作及び書込動作について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 第２の実施形態に係る半導体記憶装置の模式的な平面図及び断面図である。 図３９（ａ）のメモリユニット構造ＭＵＳ及びその近傍に対応する部分の模式的な拡大図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 同製造方法を示す模式的な平面図及び断面図である。 第３の実施形態に係る半導体記憶装置の模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 同半導体記憶装置の製造方法を示す模式的な平面図及び断面図である。 第４の実施形態に係る半導体記憶装置の模式的な平面図及び断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、各図面は模式的なものであり、一部の構成等が省略される場合がある。また、各実施形態において共通の部分には共通の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン側選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、共通のソース側選択トランジスタＳＴＳに接続され、これを介して共通のソース線ＳＬに接続される。
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能な電荷蓄積層を備える。メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬの一部である。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤの一部である。ソース側選択トランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳの一部である。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、ロウデコーダ、センスアンプモジュール、電圧生成回路、シーケンサ、及び各種レジスタ等の回路を含む。周辺回路ＰＣは、例えば、半導体基板上に設けられた複数のトランジスタ及び配線から構成される。
次に、図２及び図３を参照して、本実施形態に係る半導体記憶装置の模式的な構成例を説明する。図２は、同半導体記憶装置の模式的な斜視図である。図３（ａ）は、図２のＡ－Ａ´線で示した部分の断面に対応する模式的な平面図である。図３（ｂ）は図３（ａ）のＢ－Ｂ´線で示した部分の断面に対応する模式的な断面図である。図２及び図３では一部の構成を省略する。
例えば図２に示す様に、本実施形態に係る半導体記憶装置は、基板１１０と、基板１１０の上方に設けられたメモリセルアレイＭＣＡと、を備える。
基板１１０は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。基板１１０は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、基板１１０の表面には、例えば、周辺回路ＰＣを構成するトランジスタや配線等が設けられても良い。
メモリセルアレイＭＣＡは、Ｙ方向に配設された複数の積層体構造ＬＳを備える。積層体構造ＬＳは、Ｚ方向に積層された複数の導電層１２０を備える。これら積層体構造ＬＳの間にはメモリトレンチ構造ＭＴが設けられる。積層体構造ＬＳ及びメモリトレンチ構造ＭＴは、Ｙ方向に交互に配設される。メモリトレンチ構造ＭＴは、例えば図３（ａ）に示す様に、Ｘ方向に配設された複数のメモリユニット構造ＭＵＳ及びメモリユニット間構造ＩＭＵＳを備える。メモリユニット構造ＭＵＳは、半導体層１３０、ゲート絶縁層１４０の一部、及び、絶縁層１５０を備える。メモリユニット間構造ＩＭＵＳは、ゲート絶縁層１４０の一部及び空隙１６０を備える。また、例えば図２に示す様に、半導体層１３０の下方向の側壁部分は、半導体層１７０に接続される。
導電層１２０は、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜や、不純物が注入された多結晶シリコン（ｐ－Ｓｉ）等の導電層である。これら複数の導電層１２０のうちの一部は、それぞれ、ワード線ＷＬ及びメモリセルＭＣ（図１）のゲート電極として機能する。また、これら導電層１２０のうち、ワード線ＷＬ等として機能するものよりも上方に位置する一又は複数の導電層１２０は、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。また、これら導電層１２０のうち、ワード線ＷＬ等として機能するものよりも下方に位置する一又は複数の導電層１２０は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
複数の導電層１２０の間、最下層の導電層１２０及び半導体層１７２の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２２が設けられる。複数の導電層１２０のうち、最上層の導電層１２０の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３が設けられる。絶縁層１２３の上面には、酸化シリコン（ＳｉＯ２）等の絶縁層１２４が設けられる。
尚、以下の説明では、Ｙ方向に並ぶ２つの積層体構造ＬＳのうちの一方を積層体構造ＬＳａと呼び、他方を積層体構造ＬＳｂと呼ぶ場合がある。また、積層体構造ＬＳａに含まれる導電層１２０を第１導電層１２０ａと呼び、積層体構造ＬＳｂに含まれる導電層１２０を第２導電層１２０ｂと呼ぶ場合がある。
半導体層１３０は、例えば図３（ａ）に示す様に、Ｘ方向に並ぶ複数のメモリユニット構造ＭＵＳに対応してＸ方向に並ぶ。半導体層１３０は、積層体構造ＬＳａ及び絶縁層１５０の間に設けられた第１半導体層１３０ａと、積層体構造ＬＳｂ及び絶縁層１５０の間に設けられた第２半導体層１３０ｂと、を備える。
第１半導体層１３０ａは、Ｘ方向に複数並んで設けられ、それぞれＺ方向に延伸して複数の第１導電層１２０ａと対向する。第１半導体層１３０ａは、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。第１半導体層１３０ａは、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣのチャネル領域として機能する。
第２半導体層１３０ｂは、Ｘ方向に複数並んで設けられ、それぞれＺ方向に延伸して複数の第２導電層１２０ｂと対向する。第２半導体層１３０ｂは、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。第２半導体層１３０ｂは、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣのチャネル領域として機能する。
また、例えば図２に示す様に、第１半導体層１３０ａ及び第２半導体層１３０ｂの上端面には、半導体層１３１が接続される。半導体層１３１は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１３１は、タングステン（Ｗ）等のビット線コンタクトＢＬＣ、銅（Ｃｕ）等のビット線ＢＬに接続される。
ゲート絶縁層１４０は、第１ゲート絶縁層１４０ａと、第２ゲート絶縁層１４０ｂと、を備える。
第１ゲート絶縁層１４０ａは、Ｘ方向に並ぶ複数の第１半導体層１３０ａと、Ｚ方向に並ぶ複数の第１導電層１２０ａとの間において、積層体構造ＬＳのＹ方向の一方側の側面に設けられ、Ｘ方向及びＺ方向に延伸する。第１ゲート絶縁層１４０ａは、例えば図３（ａ）に示す様に、第１絶縁層１４１ａ、第１電荷蓄積層１４２ａ、及び、第１ブロック絶縁層１４３ａを備える。
第２ゲート絶縁層１４０ｂは、Ｘ方向に並ぶ複数の第２半導体層１３０ｂと、Ｚ方向に並ぶ複数の第２導電層１２０ｂとの間において、積層体構造ＬＳのＹ方向の他方側の側面に設けられ、Ｘ方向及びＺ方向に延伸する。第２ゲート絶縁層１４０ｂは、例えば図３（ａ）に示す様に、第２絶縁層１４１ｂ、第２電荷蓄積層１４２ｂ、及び、第２ブロック絶縁層１４３ｂを備える。
第１絶縁層１４１ａ及び第２絶縁層１４１ｂは、それぞれ、Ｘ方向に並ぶ複数のメモリユニット構造ＭＵＳに対応して設けられている。第１絶縁層１４１ａ及び第２絶縁層１４１ｂは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
第１電荷蓄積層１４２ａは、第１導電層１２０ａと複数の第１半導体層１３０ａとが対向する複数の領域にわたってＸ方向に延伸し、第１導電層１２０ａと複数の第１半導体層１３０ａとの間に設けられている。第２電荷蓄積層１４２ｂは、第２導電層１２０ｂと複数の第２半導体層１３０ｂとが対向する複数の領域にわたってＸ方向に延伸し、第２導電層１２０ｂと複数の第２半導体層１３０ｂとの間に設けられている。第１電荷蓄積層１４２ａ及び第２電荷蓄積層１４２ｂは、例えば、窒化シリコン（ＳｉＮ）等の絶縁層を含む。
第１ブロック絶縁層１４３ａは、第１導電層１２０ａと複数の第１半導体層１３０ａとが対向する複数の領域にわたってＸ方向に延伸し、第１導電層１２０ａと第１電荷蓄積層１４２ａとの間に設けられている。第２ブロック絶縁層１４３ｂは、第２導電層１２０ｂと複数の第２半導体層１３０ｂとが対向する複数の領域にわたってＸ方向に延伸し、第２導電層１２０ｂと第２電荷蓄積層１４２ｂとの間に設けられている。第１ブロック絶縁層１４３ａ及び第２ブロック絶縁層１４３ｂは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
絶縁層１５０は、メモリユニット構造ＭＵＳにおける中央部において、第１半導体層１３０ａ及び第２半導体層１３０ｂの間に設けられ、Ｚ方向に延伸する。絶縁層１５０は、メモリユニット間構造ＩＭＵＳには設けられない。絶縁層１５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
空隙１６０は、メモリユニット間構造ＩＭＵＳにおける中央部に設けられ、Ｚ方向に延伸する。空隙１６０は、空隙１６０の在る部分の周囲に配置された固体材料に囲まれた、いわゆる空間を指し、空隙１６０の在る部分はいずれの固体材料も含まない。空隙１６０は、例えば、窒素、酸素及び希ガス等の複数の気体の混合物からなる空気等を含む空間である。尚、空隙１６０はいずれの気体も含まぬ様に脱気されていても良い。
空隙１６０の側面及び下面を覆う位置には、絶縁層１６１が設けられている。絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
また、空隙１６０の上面を一部覆う位置には、例えば図３（ｂ）に示す様に、絶縁層１６２が設けられている。絶縁層１６２は、メモリトレンチ構造ＭＴのＹ方向の両側面部から、Ｙ方向の中央部に向かって厚みが減少し、Ｙ方向中央部において、それぞれ離間して隙間を有するように設けられる。絶縁層１６２は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
また、絶縁層１６２間の隙間であり空隙１６０の上面を一部覆う位置と、絶縁層１６２の上面部を覆う位置に、絶縁層１２４が設けられている。絶縁層１２４は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
半導体層１７０（図２）は、Ｘ向及びＹ方向に延伸する板状の半導体層である。半導体層１７０は、例えば不純物が注入された多結晶シリコン（Ｓｉ）等の導電層であり、ソース線ＳＬ（図１）の一部として機能する。
また、半導体層１７０の下面及び上面に接する位置に、Ｘ向及びＹ方向に延伸する半導体層１７１及び半導体層１７２が設けられている。半導体層１７１及び半導体層１７２は、例えば不純物が注入された多結晶シリコン（Ｓｉ）等の導電層であり、ソース線ＳＬ（図１）の一部として機能する。尚、ソース線ＳＬの構造は適宜変更可能である。例えば、ソース線ＳＬの一部は、基板１１０の表面の一部を含んでいても良い。また、ソース線ＳＬは、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属層を含んでも良い。
次に、空隙１６０とその近傍の構造について、図４を用いて詳細に説明する。図４は、図３（ａ）のメモリユニット構造ＭＵＳ、メモリユニット間構造ＩＭＵＳ及びその近傍に対応する部分の模式的な拡大図である。
空隙１６０は、Ｘ方向において互いに隣り合う２つのメモリユニット構造ＭＵＳのうち、一方のメモリユニット構造ＭＵＳが備える半導体層１３０（第１半導体層１３０ａ及び第２半導体層１３０ｂ）と、他方のメモリユニット構造ＭＵＳが備える半導体層１３０（第１半導体層１３０ａ及び第２半導体層１３０ｂ）と、の間に設けられている。
また、図４には、Ｘ方向において隣り合う２つの第１半導体層１３０ａを通る様にＸ方向に延伸する第１仮想線Ｌａ１と、Ｘ方向において隣り合う２つの第２半導体層１３０ｂを通る様にＸ方向に延伸する第２仮想線Ｌｂ１と、を図示している。図４に例示する様に、空隙１６０は、第１仮想線Ｌａ１及び第２仮想線Ｌｂ１が空隙１６０の一部を通るように設けられていても良い。
また、図４に示す様に、第１導電層１２０ａと空隙１６０との間のＹ方向における距離Ｙａ２は、第１導電層１２０ａと第１半導体層１３０ａとの間のＹ方向における距離Ｙａ１よりも小さい。また、第２導電層１２０ｂと空隙１６０との間のＹ方向における距離Ｙｂ２は、第２導電層１２０ｂと第２半導体層１３０ｂとの間のＹ方向における距離Ｙｂ１よりも大きい。
また、空隙１６０と第１電荷蓄積層１４２ａとの間に設けられた絶縁層１６１ａのＹ方向における幅Ｙａ３は、第１半導体層１３０ａと第１電荷蓄積層１４２ａとの間に設けられた第１絶縁層１４１ａのＹ方向における幅Ｙａ４よりも小さい。同様に、空隙１６０と第２電荷蓄積層１４２ｂとの間に設けられた絶縁層１６１ｂのＹ方向における幅Ｙｂ３は、第２半導体層１３０ｂと第２電荷蓄積層１４２ｂとの間に設けられた第２絶縁層１４１ｂのＹ方向における幅Ｙｂ４よりも小さい。尚、絶縁層１６１ａの幅Ｙａ３及び絶縁層１６１ｂの幅Ｙｂ３は、ゼロであっても良い。
尚、図４に示す例では、上記幅Ｙａ３が上記幅Ｙａ４よりも小さい。ただし、上記幅Ｙａ３は、上記幅Ｙａ４より大きくても良い。この場合、上記幅Ｙａ３は、上記幅Ｙａ４及び第１半導体層１３０ａのＹ方向における幅の和より小さくても良いし、この様な幅の和より大きくても良い。同様に、図４に示す例では、上記幅Ｙｂ３が上記幅Ｙｂ４よりも小さい。ただし、上記幅Ｙｂ３は、上記幅Ｙｂ４より大きくても良い。この場合、上記幅Ｙｂ３は、上記幅Ｙｂ４及び第２半導体層１３０ｂのＹ方向における幅の和より小さくても良いし、この様な幅の和より大きくても良い。
また、図４には、第１仮想線Ｌａ１及び第２仮想線Ｌｂ１が空隙１６０の一部を通る例を示したが、空隙１６０は、第１仮想線Ｌａ１及び第２仮想線Ｌｂ１が空隙１６０の一部を通らないように、第１仮想線Ｌａ１及び第２仮想線Ｌｂ１の間に設けられていても良い。
［製造方法］
次に、図５～図３６を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図５中の（ａ）は、同製造方法について説明するための模式的な平面図である。図５中の（ｂ）は、同製造方法について説明するための模式的な断面図であり、図５中の（ａ）におけるＣ－Ｃ´線に対応する断面を示している。図６は、同製造方法について説明するための模式的な平面図である。
図７、図９～図２３、図３１、図３３、図３５、及び図３６中の（ａ）は、同製造方法について説明するための模式的な平面図であり、図６に示す領域Ｒ１に対応する拡大図である。
図７、図９～図２３、図３１、図３３、図３５、及び図３６中の（ｂ）は、同製造方法について説明するための模式的な断面図であり、図７、図９～図２３、図３１、図３３、図３５、及び図３６中の（ａ）におけるＤ－Ｄ´線に対応する断面を示している。
図８、図２４～図３０、図３２、図３４中の（ａ）は、同製造方法について説明するための模式的な平面図であり、図６に示す領域Ｒ２に対応する拡大図である。
図８、図２４～図２６中の（ｂ）は、同製造方法について説明するための模式的な断面図であり、図８中の（ａ）におけるＤ２－Ｄ２´線、及び、図２４～図２６中の（ａ）におけるＥ－Ｅ´線に対応する断面を示している。
図２７～図３０、図３２、図３４中の（ｂ）及び（ｃ）は、同製造方法について説明するための模式的な断面図であり、図２７～図３０、図３２、図３４中の（ａ）におけるＦ－Ｆ´線及びＧ－Ｇ´線に対応する断面を示している。
尚、以下の説明では、第１半導体層１３０ａ及び第２半導体層１３０ｂを、半導体層１３０と呼ぶ場合がある。また、第１絶縁層１４１ａ及び第２絶縁層１４１ｂを、絶縁層１４１と呼ぶ場合がある。また、第１電荷蓄積層１４２ａ及び第２電荷蓄積層１４２ｂを、電荷蓄積層１４２と呼ぶ場合がある。また、第１ブロック絶縁層１４３ａ及び第２ブロック絶縁層１４３ｂを、ブロック絶縁層１４３と呼ぶ場合がある。
図５に示す様に、同製造方法においては、図示しない基板１１０の上方に、半導体層１７１を形成する。また、半導体層１７１の上面に、絶縁層１７０Ａ、絶縁層１７０Ｂ、絶縁層１７０Ｃ、及び半導体層１７２を形成する。絶縁層１７０Ａ及び絶縁層１７０Ｃは、例えば、酸化シリコン（ＳｉＯ２）等からなる。絶縁層１７０Ｂは、例えば、窒化シリコン（ＳｉＮ）等からなる。また、半導体層１７２の上面に、複数の絶縁層１２２及び犠牲層１２０Ａを交互に積層する。また、最上層の犠牲層１２０Ａの上面に、絶縁層１２３及び半導体層１８０を形成する。犠牲層１２０Ａは、例えば、窒化シリコン（ＳｉＮ）等からなる。絶縁層１２３は、例えば、酸化シリコン（ＳｉＯ２）等からなる。半導体層１８０は、例えば、アモルファスシリコン（Ｓｉ）等からなる。半導体層１７１、絶縁層１７０Ａ、絶縁層１７０Ｂ、絶縁層１７０Ｃ、半導体層１７２、絶縁層１２２、犠牲層１２０Ａ、絶縁層１２３及び半導体層１８０の成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
次に、図６に示す様に、図５に示す構造の上面から、Ｙ方向に一定の幅を有し、Ｘ方向に延びる複数の開口ＭＴａ´を形成する。複数の開口ＭＴａ´は、Ｘ方向及びＹ方向に、所定の周期で配列するよう設けられる。
開口ＭＴａ´は、図７及び図８に示す様に、Ｚ方向に延伸し、半導体層１８０、絶縁層１２３、犠牲層１２０Ａ及び絶縁層１２２、半導体層１７２、絶縁層１７０Ｃ、絶縁層１７０Ｂ、及び絶縁層１７０Ａ、を部分的にＹ方向に分断し、半導体層１７１の上面を露出させる。この工程においては、図８に示す様に、Ｚ方向に積層された複数の犠牲層１２０Ａ等のうち、Ｘ方向において隣り合う２つの開口ＭＴａ´の間に設けられた部分は、Ｙ方向に分断されない。開口ＭＴａ´は、例えば、開口ＭＴａ´に対応する部分に開口を有する絶縁層を図５（ｂ）に示す構造の上面に形成し、これをマスクとしてＲＩＥ（Reactive Ion Etching: RIE）等を行うことによって形成する。
次に、図９に示す様に、半導体層１８０の上面、並びに、開口ＭＴａ´の底面及び側面に、ブロック絶縁層１４３、電荷蓄積層１４２、絶縁層１４１、及び、半導体層１３０を成膜する。また、半導体層１３０の上面に、開口ＭＴａ´を埋め込む絶縁層１５０´を成膜し、構造ＭＴａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。なお、半導体層１３０の形成に際しては、アモルファスシリコン層を成膜し、この工程以後いずれかの工程において熱処理等を行い、アモルファスシリコン層の結晶構造を改質して、多結晶シリコン（Ｓｉ）等の半導体層１３０を形成しても良い。
次に、図１０に示す様に、図９（ｂ）に示す構造の上面から、絶縁層１５０´、半導体層１３０、絶縁層１４１、電荷蓄積層１４２及びブロック絶縁層１４３の一部を除去する。この工程においては、半導体層１８０がエッチングストッパとなり、構造ＭＴａ部分は半導体層１８０の上面より低い位置まで除去され、構造ＭＴａ内に絶縁層１５０が形成される。この工程は、例えば、ウェットエッチング等によって行う。
次に、図１１に示す様に、図１０（ｂ）に示す構造の上面に酸化膜等のハードマスクＨＭを形成し、ハードマスクＨＭに開口ＡＨ´を形成する。ハードマスクＨＭの形成は、例えば、ＣＶＤ等によって行う。開口ＡＨ´の形成は、例えば、フォトリソグラフィー及びウェットエッチング等の方法によって行う。
次に、図１２に示す様に、絶縁層１５０のうち、開口ＡＨ´に対応する位置に設けられた部分を除去し、その後ハードマスクＨＭを除去する。この工程は、例えば、ＲＩＥ等によって行う。尚、この工程では、半導体層１３０の一部、絶縁層１４１の一部、電荷蓄積層１４２の一部、及び、ブロック絶縁層１４３の一部も、最上層の犠牲層１２０Ａよりも上の位置まで、同時に除去される。尚、この工程は、半導体層１８０をマスクとしているため、半導体層１８０と同材料の半導体層１３０のエッチングレートは遅く、半導体層１３０の上面位置は、絶縁層１４１、電荷蓄積層１４２及びブロック絶縁層１４３の上面位置よりも高く形成される。尚、以下工程において、開口ＡＨ´のあった領域を、領域ＡＨと呼ぶ。
次に、図１３に示す様に、構造ＭＴａの半導体層１３０及び絶縁層１４１のうち、領域ＡＨに対応する位置において露出している部分を除去する。この工程は、例えば、ＲＩＥによる等方性エッチング等によって行う。この工程により、半導体層１３０の構造ＭＴａ内に設けられた部分がＸ方向に分断され、Ｘ方向に並ぶ第１半導体層１３０ａ及び第２半導体層１３０ｂが形成される。
次に、図１４に示す様に、図１３に示す構造の上面、及び構造ＭＴａの領域ＡＨに対応する位置の側壁面及び底面に絶縁層１６１を形成する。絶縁層１６１の厚さは、絶縁層１４１よりも薄くなるよう形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、図１５に示す様に、図１４に示す構造の上面、及び構造ＭＴａの領域ＡＨに対応する位置にカーボン膜２００を形成する。カーボン膜２００の形成は、例えば、塗布型カーボン膜材料のスピンコーティング等によって行う。
次に、図１６に示す様に、図１５に示す構造の上面からカーボン膜２００の一部を除去し、構造ＭＴａの領域ＡＨに対応する位置に埋め込まれたカーボン膜２００の上面が、半導体層１８０の上面の位置より低くなるように形成する。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１７に示す様に、図１６に示す構造の上面から絶縁層１６１の一部及び半導体層１８０を除去する。この工程により、構造ＭＴａの上面の位置は、絶縁層１２３の上面より高くなる。この工程は、例えば、ウェットエッチング等によって行う。
次に、図１８に示す様に、構造ＭＴａの領域ＡＨに対応する位置において、カーボン膜２００の一部を除去する。この工程により、構造ＭＴａの領域ＡＨに対応する位置におけるカーボン膜２００の上面の位置は、絶縁層１２３の上面より低くなる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１９に示す様に、図１８に示す構造の上面に絶縁層１６２´を形成する。絶縁層１６２´の形成は、例えば、ＣＶＤ等によって行う。
次に、図２０に示す様に、図１９に示す構造の上面から絶縁層１６２´の一部を除去する。この工程により、構造ＭＴａの領域ＡＨに対応する位置において、領域ＡＨの外周部から中央部へ向かって高さが低くなるような、中央に隙間を有する絶縁層１６２（図２０（ｂ）の断面図における絶縁層１６２ａ及び絶縁層１６２ｂ）が形成される。絶縁層１６２ａ及び絶縁層１６２ｂは、構造ＭＴａのＹ方向中央部で離間し、構造ＭＴａのＹ方向中央部ではカーボン膜２００が露出する。この工程は、例えば、ＲＩＥ等によって行う。
次に、図２１に示す様に、構造ＭＴａの領域ＡＨに対応する位置に埋め込まれたカーボン膜２００を除去する。カーボン膜２００の除去は、絶縁層１６２ａ及び絶縁層１６２ｂの間に形成された隙間を介して行う。この工程は、例えば、アッシング等によって行う。
次に、図２２に示す様に、図２１に示す構造の上面に、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層１２４を成膜し、構造ＭＴａの領域ＡＨに対応する位置に空隙１６０を形成する。この工程において、絶縁層１２４の成膜は、例えば、成長速度が速い等、カバレッジ特性の低い成膜条件で行う。そのため、絶縁層１２４は、絶縁層１６２ａ及び絶縁層１６２ｂよりも上方のみに形成され、絶縁層１６２ａ及び絶縁層１６２ｂの間の隙間を介して空隙１６０には入り込まない（絶縁層１６２ａ及び絶縁層１６２ｂよりも下方には形成されない）。この工程は、例えば、ＣＶＤ等によって行う。
次に、図２３に示す様に、Ｘ方向に隣り合う領域ＡＨの間の部分において、絶縁層１２４を、半導体層１３０のＺ方向上端面まで除去し、その被除去部分に半導体層１３１を形成する。絶縁層１２４の除去は、例えば、フォトリソグラフィー及びＲＩＥを用いたパターニングにより行う。半導体層１３１の形成は、例えば、ＣＶＤによる成膜及びエッチバック等によって行う。
以上の工程を経たときの、領域Ｒ２（図６）における構造を図２４に示す。領域Ｒ２において、構造ＭＴａは基本的に領域Ｒ１と同様に形成されているが、Ｘ方向において隣り合う２つの構造ＭＴａの間には、いずれの開口も形成されていない。従って、Ｚ方向に積層された複数の犠牲層１２０Ａ等のうち、Ｘ方向において隣り合う２つの開口ＭＴａ´の間に設けられた部分は、Ｙ方向に分断されていない。
次に、図２５に示す様に、構造ＭＴａのＸ方向両端を含む領域に、それぞれ開口ＳＴＢ´を形成する。開口ＳＴＢ´は、構造ＭＴａのＸ方向両端に位置する領域ＡＨと、Ｚ方向から見て重なるように形成する。
開口ＳＴＢ´は、図２５（ｂ）に示す様に、Ｚ方向に延伸し、絶縁層１２４の一部及び絶縁層１２６を部分的にＹ方向に分断し、空隙１６０を露出させる。また、開口ＳＴＢ´の形成に際しては、空隙１６０の側壁部分を囲む、絶縁層１６１、絶縁層１２３、絶縁層１４１、電荷蓄積層１４２及びブロック絶縁層１４３の一部を同時に除去し、更に、空隙１６０の底面部分に接する絶縁層１４１、電荷蓄積層１４２及びブロック絶縁層１４３の一部を同時に除去し、半導体層１７１を露出させる。開口ＳＴＢ´は、例えば、開口ＳＴＢ´に対応する部分に開口を有する絶縁層を図２４に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行うことによって形成する。
次に、図２６に示す様に、開口ＳＴＢ´の内部に酸化シリコン（ＳｉＯ２）等の絶縁層１９０を成膜する。この工程により、開口ＳＴＢ´に対応する領域の空隙１６０が除去され、構造ＳＴＢ´´が形成される。この工程は、例えば、ＣＶＤ等によって行う。
次に、図２７に示す様に、Ｘ方向に隣り合う２つの構造ＭＴａの間の部分と、Ｘ方向に隣り合う２つの構造ＳＴＢ´´の一部の部分と、を含む領域に、開口ＳＴＨ´を形成する。
図２７（ｂ）に示す様に、開口ＳＴＨ´のうち構造ＳＴＢ´´とＺ方向に見て重なるＦ－Ｆ´断面における部分は、Ｚ方向に延伸し、絶縁層１２４、絶縁層１２３、犠牲層１２０Ａ及び絶縁層１２２、半導体層１７２、絶縁層１７０Ｃ、絶縁層１７０Ｂ、及び絶縁層１７０Ａ、を部分的にＹ方向に分断し、半導体層１７１を露出させる。
図２７（ｃ）に示す様に、開口ＳＴＨ´のうち構造ＳＴＢ´´とＺ方向に見て重ならないＧ－Ｇ´断面における部分は、Ｚ方向に延伸し、絶縁層１２４、絶縁層１２３、犠牲層１２０Ａ及び絶縁層１２２、を部分的にＹ方向に分断し、半導体層１７２を露出させる。
尚、図２７に示す様に、構造ＳＴＢ´´のうち、開口ＳＴＨ´とＺ方向に見て重ならない部分は、絶縁層１９０が埋め込まれた構造ＳＴＢとなる。即ち、開口ＳＴＨ´は、Ｘ方向に隣り合う２つの構造ＳＴＢの間に設けられる。開口ＳＴＨ´は、例えば、開口ＳＴＨ´に対応する部分に開口を有する絶縁層を図２６に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行うことによって形成する。また、ＲＩＥは、例えば、酸化シリコン（ＳｉＯ２）がシリコン（Ｓｉ）よりも除去されやすい条件で実行される。
次に、図２８に示す様に、絶縁層１２４の上面、並びに、開口ＳＴＨ´底面及び側面に、アモルファスシリコン（Ｓｉ）等の保護層２１０を形成する。保護層２１０の形成は、例えば、ＣＶＤ等によって行う。
次に、図２９に示す様に、保護層２１０のうち、開口ＳＴＨ´内の底面部に設けられた部分を除去して、半導体層１７１を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図３０及び図３１に示す様に、開口ＳＴＨ´を介して、絶縁層１７０Ａ、絶縁層１７０Ｂ、及び絶縁層１７０Ｃ、を除去する。この工程により、図３１に示す様に、構造ＭＴａの半導体層１３０側壁の一部を露出させる。この工程において、絶縁層１７０Ｂと同種の材料からなる犠牲層１２０Ａは、保護層２１０によって保護されているため、同時にエッチングされない。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、図３２及び図３３に示す様に、開口ＳＴＨ´を介して、半導体層１３０の側面、半導体層１７１の上面、及び半導体層１７２、の下面に、ポリシリコン（Ｓｉ）等の半導体層１７０を形成する。この工程は、例えば、エピタキシャル成長等によって行う。
次に、図３２に示す様に、開口ＳＴＨ´内壁部の保護層２１０を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、図３４及び図３５に示す様に、開口ＳＴＨ´を介して複数の犠牲層１２０Ａを除去して、複数の空洞ＣＡを形成する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、図３６に示す通り、犠牲層１２０Ａを除去して形成された空洞ＣＡに、複数の導電層１２０を形成する。導電層１２０の形成は、例えば、ＣＶＤ等の方法によって行う。
次に、開口ＳＴＨ´に酸化膜等の絶縁層を形成して構造ＳＴＨを形成し、半導体層１３１の上部にビット線コンタクトＢＬＣを、ビット線コンタクトＢＬＣの上部にビット線ＢＬをそれぞれ設けることにより、図３を参照して説明した構成が形成される。
［読出動作］
次に、図３７（ａ）を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図３７（ａ）は、同読出動作について説明するための模式的な断面図である。尚、図３７（ａ）では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣに対して読出動作を実行する例について説明する。
図３７（ａ）に示す様に、読出動作においては、選択ワード線ＷＬとして機能する第１導電層１２０ａに読出電圧ＶＣＧＸＲを供給し、非選択ワード線ＷＬとして機能する第１導電層１２０ａに読出パス電圧ＶＲＥＡＤを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する第１導電層１２０ａに電圧ＶＳＧを供給し、ワード線ＷＬとして機能する複数の第２導電層１２０ｂに読出遮断電圧ＶＯＦＦを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する第２導電層１２０ｂに接地電圧ＶＳＳを供給し、ソース側選択ゲート線ＳＧＳとして機能する導電層１２０に電圧ＶＳＧを供給し、半導体層１７０にソース電圧ＶＳＲＣを供給する。
読出電圧ＶＣＧＸＲは、メモリセルＭＣに記録されたデータに応じてメモリセルＭＣがＯＮ状態又はＯＦＦ状態となる程度の電圧である。例えば、メモリセルＭＣのしきい値電圧がｎ（ｎは２以上の整数）通りのステートに制御される場合、読出電圧ＶＣＧＸＲは、少なくともｎ－１通りの大きさに制御される。読出パス電圧ＶＲＥＡＤは、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の電圧であり、読出電圧ＶＣＧＸＲの最大値よりも大きい。読出遮断電圧ＶＯＦＦは、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＦＦ状態となる程度の電圧であり、読出電圧ＶＣＧＸＲの最小値よりも小さい。読出遮断電圧ＶＯＦＦは、例えば、接地電圧ＶＳＳより小さくても良い。即ち、読出遮断電圧ＶＯＦＦは、負の極性を有していても良い。電圧ＶＳＧは、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳがＯＮ状態となる程度の電圧であり、接地電圧ＶＳＳよりも大きい。ソース電圧ＶＳＲＣは、接地電圧ＶＳＳと同程度の大きさの電圧であり、接地電圧ＶＳＳよりも大きい。
これにより、半導体層１３０に、ビット線ＢＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネル、及び、ソース線ＳＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣの電荷蓄積層１４２に蓄積された電荷量に応じて、選択メモリセルＭＣがＯＮ状態又はＯＦＦ状態となる。周辺回路ＰＣ（図１）は、例えば、ビット線ＢＬの電圧の高低、又は、ビット線ＢＬに流れる電流の大小を検出することにより、メモリセルＭＣに記録されたデータを判定する。
尚、図３７（ａ）では、ワード線ＷＬとして機能する全ての第２導電層１２０ｂに読出遮断電圧ＶＯＦＦを供給している。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜調整可能である。例えば、選択ワード線ＷＬとして機能する第１導電層１２０ａとＹ方向において隣り合う第２導電層１２０ｂのみに読出遮断電圧ＶＯＦＦを供給し、ワード線ＷＬとして機能するそれ以外の第２導電層１２０ｂに接地電圧ＶＳＳ、読出パス電圧ＶＲＥＡＤ又はその他の電圧を供給しても良い。
［書込動作］
次に、図３７（ｂ）を参照して、本実施形態に係る半導体記憶装置の書込動作について説明する。図３７（ｂ）は、同書込動作について説明するための模式的な断面図である。尚、図３７（ｂ）では、メモリストリングＭＳａに含まれる所定のメモリセルＭＣに対して書込動作を実行する例について説明する。
書込動作においては、選択ワード線ＷＬとして機能する第１導電層１２０ａにプログラム電圧ＶＰＧＭを供給し、非選択ワード線ＷＬとして機能する第１導電層１２０ａ，第２導電層１２０ｂに書込パス電圧ＶＰＡＳＳを供給し、ドレイン側選択ゲート線ＳＧＤとして機能する第１導電層１２０ａ，第２導電層１２０ｂに電圧ＶＳＧＤを供給し、ソース側選択ゲート線ＳＧＳとして機能する第１導電層１２０ａ，第２導電層１２０ｂに接地電圧ＶＳＳを供給する。
プログラム電圧ＶＰＧＭは、選択メモリセルＭＣの電荷蓄積層１４２に電子を蓄積させる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤよりも大きい。書込パス電圧ＶＰＡＳＳは、メモリセルＭＣに記録されたデータに拘わらずメモリセルＭＣがＯＮ状態となる程度の電圧であり、上述の読出パス電圧ＶＲＥＡＤと同じかそれよりも大きく、プログラム電圧ＶＰＧＭよりも小さい。電圧ＶＳＧＤは、ビット線ＢＬにソース電圧ＶＳＲＣが供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＮ状態となり、ビット線ＢＬに所定の駆動電圧が供給されている場合にはドレイン側選択トランジスタＳＴＤがＯＦＦ状態となる程度の電圧である。電圧ＶＳＧＤは、接地電圧ＶＳＳよりも大きく、上述の電圧ＶＳＧよりも小さい。
これにより、第１半導体層１３０ａに、ビット線ＢＬと選択メモリセルＭＣのチャネル領域とを導通させる電子のチャネルが形成される。また、選択メモリセルＭＣのチャネル領域の電子が第１絶縁層１４１ａをトンネルして第１電荷蓄積層１４２ａに蓄積される。
図２及び図３を参照して説明した様な半導体記憶装置に対して上述の書込動作を複数回実行すると、電荷蓄積層１４２に徐々に電荷が蓄積されて、メモリセルＭＣのしきい値電圧が徐々に増大する。本実施形態では、この様な方法によってメモリセルＭＣのしきい値電圧を２通り以上のステートに制御し、これによってデータを記憶している。
［効果］
比較例に係る半導体記憶装置の構成を図３８に示す。比較例に係る半導体記憶装置は、第１絶縁層１４１ａ及び第２絶縁層１４１ｂのかわりに、第１絶縁層１４１ａ´及び第２絶縁層１４１ｂ´を備えている。
第１絶縁層１４１ａ´は、Ｘ方向に交互に並ぶ複数のメモリユニット構造ＭＵＳ及び複数のメモリユニット間構造ＩＭＵＳの両方に対応して、Ｘ方向に延伸し、第１導電層１２０ａと複数の第１半導体層１３０ａとの間に設けられている。
第２絶縁層１４１ｂ´は、Ｘ方向に交互に並ぶ複数のメモリユニット構造ＭＵＳ及び複数のメモリユニット間構造ＩＭＵＳの両方に対応して、Ｘ方向に延伸し、第２導電層１２０ｂと複数の第２半導体層１３０ｂとの間に設けられている。
また、比較例に係る半導体記憶装置において、メモリユニット間構造ＩＭＵＳは、空隙１６０のかわりに、絶縁層１５１を備えている。絶縁層１５１は、メモリユニット間構造ＩＭＵＳにおける中央部に設けられ、Ｚ方向に延伸する。絶縁層１５１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
ここで、例えば、本実施形態の様に空隙１６０を配置せず、絶縁層１５１を設けた比較例においては、上述の様な書込動作に対して、メモリセルＭＣのしきい値電圧が好適に増大しない場合があった。これは、次の様な現象に起因するものであると考えられる。即ち、書込動作の実行後には上述の読出動作が実行され、ビット線ＢＬに電流が流れた場合には、メモリセルＭＣのしきい値電圧が目標値に到達していない、と判定される。また、ビット線ＢＬに電流が流れなかった場合には、メモリセルＭＣのしきい値電圧が目標値に到達した、と判定される。ここで、比較例に係る半導体記憶装置において書込動作を実行すると、半導体層１３０のＸ方向の両端付近に対向する電荷蓄積層１４２の部分Ｐ１１に、十分な電荷量の電子が蓄積されない場合がある。これは、半導体層１３０のＸ方向の両端部に対向する部分Ｐ１１より、更に外側に位置する電荷蓄積層１４２の部分Ｐ１２に、強い電界がかかってしまうためである。このため、書込動作の実行後に読出動作を実行すると、半導体層１３０のＸ方向両端付近の部分Ｐ１３に電子のチャネルが形成されてしまい、これがリークパスとなって電流が流れてしまう場合がある。この様な場合、もし仮に書込動作において選択メモリセルＭＣの電荷蓄積層１４２に十分な電荷量の電子が蓄積されていた場合でも、メモリセルＭＣのしきい値電圧が目標値に到達しない場合がある。
そこで、本実施形態においては、例えば図３及び図４に示す様に、Ｘ方向に隣り合う半導体層１３０の間に、比誘電率の低い領域である空隙１６０を配置する。これにより、導電層１２０と半導体層１３０との間にプログラム電圧を印加した際、半導体層１３０のＸ方向の両端部より、更に外側に対向する電荷蓄積層１４２の部分に、強い電界がかかるのを抑止し、半導体層１３０に対向する電荷蓄積層１４２の部分に対して、Ｘ方向全域にわたって比較的均一な電界を生じさせることができる。これにより、半導体層１３０に対向する電荷蓄積層１４２の部分に、Ｘ方向において均一に電荷を蓄積させることができる。これにより、読出動作において半導体層１３０のＸ方向両端付近にリークパスが形成されてしまうことを抑制して、メモリセルＭＣのしきい値電圧を好適に制御し、好適に動作する半導体記憶装置を提供可能である。
［第２の実施形態］
次に、図３９及び図４０を参照して、第２の実施形態に係る半導体記憶装置の構成について説明する。図３９（ａ）は、第２の実施形態に係る半導体記憶装置の模式的な平面図である。図３９（ｂ）は図３９（ａ）のＨ－Ｈ´線で示した部分の断面に対応する模式的な断面図である。図４０は、図３９（ａ）のメモリユニット構造ＭＵＳ及びその近傍に対応する部分の模式的な拡大図である。図３９及び図４０では一部の構成を省略する。
第２の実施形態に係るメモリユニット構造ＭＵＳ及びメモリユニット間構造ＩＭＵＳは、基本的には第１の実施形態と同様に構成されている。ただし、本実施形態に係る半導体記憶装置は、第１絶縁層１４１ａ及び第２絶縁層１４１ｂのかわりに第１絶縁層１４１＿２ａ及び第２絶縁層１４１＿２ｂを備え、第１電荷蓄積層１４２ａ及び第２電荷蓄積層１４２ｂのかわりに第１電荷蓄積層１４２＿２ａ及び第２電荷蓄積層１４２＿２ｂを備え、第１ブロック絶縁層１４３ａ及び第２ブロック絶縁層１４３ｂのかわりに第１ブロック絶縁層１４３＿２ａ及び第２ブロック絶縁層１４３＿２ｂを備え、空隙１６０のかわりに空隙１６０＿２を備え、絶縁層１６１のかわりに絶縁層１６１＿２を備える。
第１絶縁層１４１ａと第１絶縁層１４１＿２ａとは、基本的に同様に構成されている。第２絶縁層１４１ｂと第２絶縁層１４１＿２ｂとは、基本的に同様に構成されている。第１電荷蓄積層１４２ａと第１電荷蓄積層１４２＿２ａとは、基本的に同様に構成されている。第２電荷蓄積層１４２ｂと第２電荷蓄積層１４２＿２ｂとは、基本的に同様に構成されている。第１ブロック絶縁層１４３ａと第１ブロック絶縁層１４３＿２ａとは、基本的に同様に構成されている。第２ブロック絶縁層１４３ｂと第２ブロック絶縁層１４３＿２ｂとは、基本的に同様に構成されている。
ただし、図３９及び図４０に示す様に、本実施形態においては、第１絶縁層１４１＿２ａ及び第２絶縁層１４１＿２ｂだけでなく、第１電荷蓄積層１４２＿２ａ及び第２電荷蓄積層１４２＿２ｂ、並びに第１ブロック絶縁層１４３＿２ａ及び第２ブロック絶縁層１４３＿２ｂも、Ｘ方向に並ぶ複数のメモリユニット構造ＭＵＳに対応して設けられ、Ｘ方向に分断されている。
空隙１６０＿２は、Ｘ方向において互いに隣り合う２つのメモリユニット構造ＭＵＳのうち、一方のメモリユニット構造ＭＵＳが備える半導体層１３０（第１半導体層１３０ａ及び第２半導体層１３０ｂ）と、他方のメモリユニット構造ＭＵＳが備える半導体層１３０（第１半導体層１３０ａ及び第２半導体層１３０ｂ）と、の間に設けられ、空隙１６０と同様の構成を備える空間である。ただし、空隙１６０＿２の側面及び下面を覆う位置には、酸化シリコン（ＳｉＯ２）等の絶縁層１６１＿２が設けられている。
また、図４０には、Ｘ方向において隣り合う２つの第１半導体層１３０ａを通る様にＸ方向に延伸する第１仮想線Ｌａ１１と、Ｘ方向において隣り合う２つの第２半導体層１３０ｂを通る様にＸ方向に延伸する第２仮想線Ｌｂ１１と、を図示している。図４０に例示する様に、空隙１６０＿２は、第１仮想線Ｌａ１及び第２仮想線Ｌｂ１が空隙１６０＿２の一部を通るように設けられる。
また、図４０に例示する様に、第１導電層１２０ａと空隙１６０＿２との間のＹ方向における距離Ｙａ１２は、第１導電層１２０ａと第１半導体層１３０ａとの間のＹ方向における距離Ｙａ１１よりも小さい。また、第２導電層１２０ｂと空隙１６０＿２との間のＹ方向における距離Ｙｂ１２は、第２導電層１２０ｂと第２半導体層１３０ｂとの間のＹ方向における距離Ｙｂ１１よりも小さい。
［製造方法］
次に、図４１～図４４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図４１～図４４中の（ａ）は、同製造方法について説明するための模式的な平面図である。図４１～図４４中の（ｂ）は、同製造方法について説明するための模式的な断面図であり、図４１～図４４中の（ａ）におけるＩ－Ｉ´線に対応する断面を示している。
尚、以下の説明では、第１絶縁層１４１＿２ａ及び第２絶縁層１４１＿２ｂを、絶縁層１４１＿２と呼ぶ場合がある。また、第１電荷蓄積層１４２＿２ａ及び第２電荷蓄積層１４２＿２ｂを、電荷蓄積層１４２＿２と呼ぶ場合がある。また、第１ブロック絶縁層１４３＿２ａ及び第２ブロック絶縁層１４３＿２ｂを、ブロック絶縁層１４３＿２と呼ぶ場合がある。
まず、図５～図１１を参照して説明した工程と同様に、図１１に示す構造を形成する。
次に、図４１に示す様に、絶縁層１５０のうち、領域ＡＨに対応する位置に設けられた部分を除去し、その後ハードマスクＨＭを除去する。この工程は、例えば、ＲＩＥ等によって行う。尚、この工程では、半導体層１３０の一部、絶縁層１４１＿２の一部、電荷蓄積層１４２＿２の一部、及び、ブロック絶縁層１４３＿２の一部も、最下層の絶縁層１２２よりも下方の位置まで、同時に除去する。
次に、図４２に示す様に、構造ＭＴａの領域ＡＨに対応する位置において露出している半導体層１３０を除去し、構造の上面、及び構造ＭＴａの領域ＡＨに対応する位置の側壁面及び底面に絶縁層１６１＿２を形成する。絶縁層１６１＿２の厚さは、ブロック絶縁層１４３＿２よりも厚くなっても良い。半導体層１３０を除去する工程は、例えば、ＲＩＥによる等方性エッチングによって行う。絶縁層１６１＿２を形成する工程は、例えば、ＣＶＤ等によって行う。
次に、図４３に示す様に、構造ＭＴａの領域ＡＨに対応する位置において、カーボン膜２００の上面の位置が絶縁層１２３の上面より低くなるよう形成し、同時に、絶縁層１６１＿２の一部、半導体層１８０を除去する。また、構造の上面に絶縁層１６２´´を形成する。この工程は、図１５～図１９に示した工程と同様に行う。
次に、図４４に示す様に、絶縁層１６２（絶縁層１６２ａ及び絶縁層１６２ｂ）を形成し、埋め込まれたカーボン膜２００を除去し、絶縁層１２４を成膜して、空隙１６０＿２を形成する。また、Ｘ方向に隣り合う領域ＡＨの間の部分に、半導体層１３１を形成する。この工程は、図２０～図２３に示した工程と同様に行う。
次に、半導体層１７０並びに導電層１２０を形成し、図３９及び図４０を参照して説明した構造が形成される。この工程は、図２４～図３６を参照して説明した工程と同様に行う。
［第３の実施形態］
次に、図４５を参照して、第３の実施形態に係る半導体記憶装置の構成について説明する。図４５（ａ）は、第３の実施形態に係る半導体記憶装置の模式的な平面図である。図４５（ｂ）は図４５（ａ）のＪ－Ｊ´線で示した部分の断面に対応する模式的な断面図である。図４５では一部の構成を省略する。
第３の実施形態に係るメモリユニット構造ＭＵＳ及びメモリユニット間構造ＩＭＵＳは、基本的には第１の実施形態と同様に構成されている。ただし、本実施形態に係る半導体記憶装置は、空隙１６０の代わりに空隙１６０＿３を備え、絶縁層１６１のかわりに絶縁層１６１＿３を備える。また、本実施形態に係る半導体記憶装置は、メモリユニット構造ＭＵＳのＹ方向中央部に、空隙１６３を備える。
空隙１６０＿３は、空隙１６０と同様の構成を備える空間である。ただし、図４５に示す様に、空隙１６０＿３のＹ方向側面及び下面を覆う位置には、酸化シリコン（ＳｉＯ２）等の絶縁層１６１＿３が設けられている。
空隙１６３は、第１半導体層１３０ａ及び第２半導体層１３０ｂのＹ方向における間の位置に、絶縁層１６１＿３を介して設けられ、Ｚ方向に延伸する。空隙１６３は、空隙１６０と同様の特性を備える空間である。また、図４５（ｂ）に示す様に、空隙１６３のＹ方向側面及び下面を覆う位置には、絶縁層１６１＿３が設けられている。
尚、図４５においては、Ｘ方向に隣接する空隙１６３と空隙１６０＿３とがＸ方向においてつながって設けられる例を示している。一方、空隙１６３と空隙１６０＿３とはＸ方向においてつながっていなくても良い。例えば、空隙１６３と、空隙１６０＿３との間に絶縁層等が設けられ、空隙１６３と空隙１６０＿３とは空間として離間して設けられていても良い。
［製造方法］
次に、図４６～図５２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図４６～図５２中の（ａ）は、同製造方法について説明するための模式的な平面図である。図４６～図５２中の（ｂ）は、同製造方法について説明するための模式的な断面図であり、図４６～図５２中の（ａ）におけるＫ－Ｋ´線に対応する断面を示している。
まず、図５～図１１を参照して説明した工程と同様に、図１１に示す構造を形成する。ただし、構造ＭＴａ内には、絶縁層１５０のかわりに絶縁層１５２を形成する。絶縁層１５２は、例えば、希フッ酸等に対してエッチングレートが速い、塗布型の酸化シリコン（ＳｉＯ２）等である。
次に、図４６に示す様に、絶縁層１５２のうち、領域ＡＨに対応する位置に設けられた部分を除去し、その後ハードマスクＨＭを除去する。この工程は、例えば、ＲＩＥ等によって行う。尚、この工程では、半導体層１３０の一部、絶縁層１４１の一部、電荷蓄積層１４２の一部、及び、ブロック絶縁層１４３の一部も、最上層の犠牲層１２０Ａよりも上の位置まで、同時に除去される。
次に、図４７に示す様に、構造ＭＴａの半導体層１３０及び絶縁層１４１のうち、領域ＡＨに対応する位置において露出している部分を除去する。また、構造ＭＴａの領域ＡＨに対応しない位置における絶縁層１５２を除去する。半導体層１３０を除去する工程は、例えば、ＲＩＥによる等方性エッチングによって行う。絶縁層１４１及び絶縁層１５２を除去する工程は、例えば、希フッ酸等を用いたウェットエッチングによって行う。尚、絶縁層１５２の希フッ酸等に対するエッチングレートは、絶縁層１４１に対するレートよりも速いため、絶縁層１５２が全て除去され、絶縁層１４１は一部が残存していても良い。
次に、図４８に示す様に、構造の上面、及び構造ＭＴａの側壁面及び底面に絶縁層１６１＿３を形成する。絶縁層１６１＿３を形成する工程は、例えば、ＣＶＤ等によって行う。
次に、図４９に示す様に、構造ＭＴａに対応する位置に、カーボン膜２００＿３を形成する。また、構造ＭＴａの領域ＡＨに対応する位置においてカーボン膜２００＿３の上面の位置が絶縁層１２３の上面より低い位置となり、構造ＭＴａの領域ＡＨに対応しない位置においてカーボン膜２００＿３の上面の位置が半導体層１３０の上面と同程度の位置となる様に、カーボン膜２００＿３の一部を除去する。この工程は、図１５～図１８に示した工程と同様に行う。
次に、図５０に示す様に、構造の上面に絶縁層１６２´´´を形成する。この工程は、図１９に示した工程と同様に行う。
次に、図５１に示す様に、図５０に示す構造の上面から絶縁層１６２´´´の一部を除去する。この工程により、構造ＭＴａの領域ＡＨに対応する位置において、絶縁層１６２（図５０（ｂ）の断面図における絶縁層１６２ａ及び絶縁層１６２ｂ）が形成される。絶縁層１６２ａ及び絶縁層１６２ｂは、構造ＭＴａのＹ方向中央部で離間し、構造ＭＴａのＹ方向中央部ではカーボン膜２００＿３が露出する。この工程は、例えば、ＲＩＥ等によって行う。
次に、図５２に示す様に、構造ＭＴａに埋め込まれたカーボン膜２００＿３を除去し、絶縁層１２４を成膜して、空隙１６０＿３及び空隙１６３を形成する。この工程は、図２１～図２２に示した工程と同様に行う。
次に、半導体層１７０、及び導電層１２０を形成し、図４５を参照して説明した構造が形成される。この工程は、図２５～図３６を参照して説明した工程と同様に行う。
［第４の実施形態］
次に、図５３を参照して、第４の実施形態に係る半導体記憶装置の構成について説明する。図５３（ａ）は、第４の実施形態に係る半導体記憶装置の模式的な平面図である。図５３（ｂ）は図５３（ａ）のＬ－Ｌ´線で示した部分の断面に対応する模式的な断面図である。図５３では一部の構成を省略する。
第４の実施形態に係るメモリユニット構造ＭＵＳ及びメモリユニット間構造ＩＭＵＳは、基本的には第２の実施形態と同様に構成されている。ただし、本実施形態に係る半導体記憶装置は、空隙１６０＿２の代わりに空隙１６０＿４を備え、絶縁層１６１＿２のかわりに絶縁層１６１＿４を備える。また、本実施形態に係る半導体記憶装置は、メモリユニット構造ＭＵＳのＹ方向中央部に、空隙１６３＿４を備える。
空隙１６０＿４は、空隙１６０＿２と同様の構成を備える空間である。ただし、図５３に示す様に、空隙１６０＿４のＹ方向側面及び下面を覆う位置には、酸化シリコン（ＳｉＯ２）等の絶縁層１６１＿４が設けられている。
空隙１６３＿４は、第１半導体層１３０ａ及び第２半導体層１３０ｂのＹ方向における間の位置に、絶縁層１６１＿４を介して設けられ、Ｚ方向に延伸する。空隙１６３＿４は、空隙１６０と同様の特性を備える空間である。また、空隙１６０＿４のＹ方向側面及び下面を覆う位置には、絶縁層１６１＿４が設けられている。
尚、図５３においては、隣接する空隙１６３＿４と空隙１６０＿４とがＸ方向においてつながっている例を示している。一方、空隙１６３＿４と空隙１６０＿４とはＸ方向においてつながっていなくても良い。例えば、空隙１６３＿４と空隙１６０＿４との間に絶縁層等が設けられ、空隙１６３＿４と空隙１６０＿４とは空間として離間して設けられていても良い。
［その他の実施形態］
以上、第１～第４の実施形態に係る半導体記憶装置について例示した。しかしながら、以上の構成はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…基板、１２０…導電層、１２０ａ…第１導電層、１２０ｂ…第２導電層、１３０…半導体層、１３０ａ…第１半導体層、１３０ｂ…第２半導体層、１４１…絶縁層、１４１ａ…第１絶縁層、１４１ｂ…第２絶縁層、１４２…電荷蓄積層、１４２ａ…第１電荷蓄積層、１４２ｂ…第２電荷蓄積層、１４３…ブロック絶縁層、１５０…絶縁層、１６０…空隙。

Claims (10)

  1. 第１方向に延伸する第１導電層と、
    前記第１方向と交差する第２方向において前記第１導電層から離間して配置され、前記第１方向に延伸する第２導電層と、
    前記第１導電層と前記第２導電層との間に設けられ、前記第１方向に並び、前記第１導電層と対向する第１部分、及び、前記第２導電層と対向する第２部分を備える複数の半導体層と、
    前記第１導電層と、前記複数の半導体層と、の間にそれぞれ設けられた複数の第１メモリセルと、
    前記第２導電層と、前記複数の半導体層と、の間にそれぞれ設けられた複数の第２メモリセルと
    を備え、
    前記第１方向において隣り合う２つの前記半導体層の間に、空隙が設けられている
    半導体記憶装置。
  2. 前記第１導電層及び前記第２導電層は、前記第１方向及び前記第２方向と交差する第３方向に複数並んで設けられる
    請求項１記載の半導体記憶装置。
  3. 前記第１部分は前記第３方向に延び、複数の前記第１導電層と前記第２方向に対向し、
    前記第２部分は前記第３方向に延び、複数の前記第２導電層と前記第２方向に対向する
    請求項２記載の半導体記憶装置。
  4. 前記第１部分と前記第２部分との間に、空隙が設けられている
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第１部分と前記第２部分との間に、第１絶縁層が設けられている
    請求項１～３のいずれか１項記載の半導体記憶装置。
  6. 前記第１導電層と前記複数の半導体層とが対向する複数の領域にわたって前記第１方向に延伸し、前記第１導電層と前記複数の半導体層との間に設けられた第１電荷蓄積層と、
    前記第２導電層と前記複数の半導体層とが対向する複数の領域にわたって前記第１方向に延伸し、前記第２導電層と前記複数の半導体層との間に設けられた第２電荷蓄積層と
    を備える
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. 前記第１導電層と前記複数の半導体層との間にそれぞれ設けられた、複数の第１電荷蓄積層と、
    前記第２導電層と前記複数の半導体層との間にそれぞれ設けられた、複数の第２電荷蓄積層と
    を備え、
    前記第１方向において隣り合う２つの前記第１電荷蓄積層は、前記第１方向に離間し、
    前記第１方向において隣り合う２つの前記第２電荷蓄積層は、前記第１方向に離間する
    請求項１～５のいずれか１項記載の半導体記憶装置。
  8. 前記第１導電層と前記空隙との間の距離は、前記第１導電層と前記第１部分との間の距離よりも小さく、
    前記第２導電層と前記空隙との間の距離は、前記第２導電層と前記第２部分との間の距離 よりも小さい
    請求項１～７のいずれか１項記載の半導体記憶装置。
  9. 前記第１部分と前記第１電荷蓄積層との間に設けられた第２絶縁層と、
    前記第２部分と前記第２電荷蓄積層との間に設けられた第３絶縁層と、
    前記空隙と前記第１電荷蓄積層との間に設けられた第４絶縁層と、
    前記空隙と前記第２電荷蓄積層との間に設けられた第５絶縁層と
    を備え、
    前記第４絶縁層の前記第２方向の幅は、前記第２絶縁層の前記第２方向の幅よりも小さく、
    前記第４絶縁層の前記第２方向の幅は、前記第３絶縁層の前記第２方向の幅よりも小さい
    請求項６記載の半導体記憶装置。
  10. 前記第１方向及び前記第２方向に延伸し、前記第１導電層及び前記第２導電層を含む断面を第１の断面とし、
    前記第１の断面に、
    前記第１方向において隣り合う２つの前記第１部分の少なくとも一部を通り、前記第１方向に延伸する第１仮想線と、
    前記第１方向において隣り合う２つの前記第２部分の少なくとも一部を通り、前記第１方向に延伸する第２仮想線と
    を設定した場合に、
    前記第１仮想線及び前記第２仮想線は、前記空隙の一部を通る
    請求項１～９のいずれか１項記載の半導体記憶装置。
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