JP6427589B2 - ２つの補助エミッタ導体経路を有する半導体モジュール - Google Patents

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Description

発明の分野
本発明は大電力半導体の分野に関する。特に、本発明は半導体モジュールおよび半導体アセンブリに関する。
発明の背景
半導体モジュールは１つ以上の半導体チップを含み、その各々が、ダイオード、トランジスタ、サイリスタなどの１つ以上の半導体を含む。このようなモジュールにおいて、１０Ａを超える電流および／または１０００Ｖを超える電流をスイッチングするために、ＩＧＢＴなどの大電力半導体スイッチが使用される。
概して、スイッチング損失は最小限に保つべきであり、これは高速スイッチングによって達成され得る。一方、高速スイッチングは電磁干渉問題も引起し得る。したがって、スイッチング速度は、ゲート抵抗を介して、または（たとえばＩＣもしくはｄＩＣ／ｄｔフィードバックを用いることによって）ゲート電流ＩＣを制御するインテリジェントゲートドライブを介して制御されることがよくある。しかしながら、ゲート抵抗は短絡した場合に通常役に立たず、インテリジェントゲートドライバは実装して制御するには高価かつ複雑になる可能性がある。
大抵のＩＧＢＴモジュールにおいて、共通エミッタインピーダンスは、（並列ＩＧＢＴの場合）すべてのＩＧＢＴについて同一となるように、かつ、大きくまたは小さくなり過ぎないように注意深く設計されている。通常、実際の値はモジュールの製造業者によって選択されており、モジュールのユーザによって変更できない。
あるＩＧＢＴモジュールは、ゲートドライブのための電圧を提供するために用いられ得る補助エミッタ端子を備える。特に、大電流ＩＧＢＴモジュールは通常、補助エミッタを必要とする。さもなければスイッチングが遅過ぎるだろう。ＰＣＢ設計によって結合を相殺することはできない。
他の種類のモジュールは補助エミッタ端子を全く備えず、責任をＰＣＢおよびゲートドライブ設計者に負わせる。概して、ｄＩ／ｄｔ減衰が小さいモジュールのための短絡保護には外部回路を適用しなければならず、これらの外部回路によって典型的には余分な損失および余分な部品が追加される。
本技術分野において、一般的な半導体モジュールはＵＳ２０１３／１５３９５８Ａ１およびＤＥ１０００５７５４Ａ１から公知である。
発明の説明
高速スイッチングＩＧＢＴは大きいｄＩ／ｄｔおよびｄＵ／ｄｔを生じさせるが、これらは半導体モジュールの内部および外部のさまざまな電磁干渉問題の源となり得る。この電磁干渉作用は、Ｕｉｎｄ＝Ｌ＊ｄＩ／ｄｔおよびＩｉｎｄ＝Ｃ＊ｄＩ／ｄｔという関係に起因する。
ＩＧＢＴモジュール内部の１つの重要な設計パラメータは、ゲート−エミッタ電圧を接続して装置をオンおよびオフするために用いられる、主エミッタ端子と補助エミッタ端子との間のいわゆる共通エミッタ漂遊インダクタンスＬσ＿ＣＥである。典型的に大きいターンオン／オフコレクタ電流（ｄＩＣ／ｄｔ）を考慮すると、その共通エミッタ漂遊インダクタンスＬσ＿ＣＥの両端の電圧降下が著しいものになり得る。誘導電圧により、ＩＧＢＴチップでは、モジュール端子ＵＧＥに印加されたゲート電圧とは異なる実効ゲート電圧ＵＧ’Ｅ’となる。
以下の式は、共通エミッタ漂遊インダクタンスＬσ＿ＣＥの両端の誘導ＵＧＥ電圧と実効ゲート電圧ＵＧ’Ｅ’との間の関係を示す。
Figure 0006427589
並列ＩＧＢＴの場合、非対称のモジュール配置に起因して各々のＩＧＢＴが異なるＵＧＥとなり、不平衡動的電流共有を引起す可能性がある。一方、上記式から分かるように、有利な点は、ｄＩ／ｄｔが増加しているときに実効ゲート電圧ＵＧ’Ｅ’が減少し、それによってｄＩ／ｄｔが大きい場合の自己減衰としての役割を果たし、効果的な内蔵短絡保護を提供するということである。
本発明の目的は、内蔵短絡保護を含む、制御し易くかつ構成し易い半導体モジュールを提供することである。
本目的は、独立請求項の主題によって達成される。さらなる例示的実施形態は従属請求項および以下の説明から明白である。
本発明の一局面は半導体モジュールに関し、特に大電力半導体モジュールに関する。大電力は１０Ａを超える電流および／または１０００Ｖを超える電流に関し得ることが理解されるべきである。モジュールは、全体として交換可能な半導体装置の部品であってもよく、たとえばその部材は、たとえば共通基板または共通ハウジングを介して互いに機械的に接続されてもよい。
本発明の一実施形態によれば、半導体モジュールは、コレクタ、エミッタ、およびゲートを有する少なくとも１つの半導体スイッチを含む少なくとも１つの半導体チップと、コレクタに接続されたコレクタ端子と、ゲートに接続されたゲート端子と、エミッタインダクタンスを有するエミッタ導体経路を介してエミッタに接続されたエミッタ端子と、エミッタに接続された補助エミッタ端子とを含む。
言い換えると、半導体モジュールは、半導体スイッチを有するチップを含み、スイッチのコレクタ、エミッタ、およびゲートのための端子を備える。さらに、半導体モジュールは、ゲートを介してスイッチをスイッチングするために用いられる電圧を提供するために用いられ得る補助エミッタ端子を備える。通常、ゲートドライブはゲート端子と補助エミッタ端子との間に接続されている。
さらに、半導体モジュールは、エミッタに接続された第１の導体経路と、エミッタに接続されるとともに、第１の導体経路とは異なる、エミッタ導体経路との相互誘導結合を有する第２の導体経路とを含む。導体経路は、回路基板上の金属片、ワイヤ、またはストリップラインなど如何なる種類の導体であってもよいことが理解されるべきである。２つの導体経路は、ゲート端子をエミッタに接続する異なるやり方を提供するために用いられる。特に、これらの異なる経路は、エミッタ導体経路との異なる結合を有し、したがって、導体経路のうち１つまたは両方を選択してゲートに接続することによって、上述した効果を利用してそのスイッチング特性を制御することが可能になる。
本発明の一実施形態によれば、第１の導体経路および第２の導体経路は補助エミッタ端子に接続可能である。たとえば、半導体モジュールは補助エミッタ端子を１つ有するだけであるが、第１、第２の導体経路、または両方の導体経路を介して補助エミッタ端子をエミッタに接続する可能性を提供する。このように、半導体モジュールは、１つの補助エミッタ端子で、主エミッタ導体経路との所望の結合を提供するように構成され得る。
半導体モジュールは、各々が異なるＵＧＥ結合を有する２つ以上の共通エミッタ導体経路を備えてもよく、これらは、ボンドワイヤをそれぞれの位置に配置することによって選択され得る。この方法では、通常は製造後に結合を変更することができないが、モジュールのユーザは値を特定の範囲から選択することができ、ユーザは選択された値で与えられるモジュールを得る。
本発明の一実施形態によれば、第１の導体経路は補助エミッタ端子に接続されるとともに第２の導体経路は第２の補助エミッタ端子に接続されている。半導体モジュールは、各々が別の導体経路を介してエミッタに接続された２つの補助エミッタ端子を備えてもよい。ゲートドライブは、エミッタをゲートに接続するための所望の結合を選択するために、第１、第２の補助エミッタ端子または両方の補助エミッタ端子に接続されてもよい。
本発明の一実施形態によれば、少なくとも１つの半導体スイッチはＩＧＢＴなどのトランジスタである。しかしながら、一般に半導体モジュールは、たとえばＩＧＣＴのようなサイリスタなど、他の種類の半導体スイッチを含み得る。
本発明の一実施形態によれば、第１の導体経路および／または第２の導体経路とエミッタインダクタンスとが共通部分を有するように、第１の導体経路および／または第２の導体経路はエミッタ導体経路に接続されている。言い換えると、それぞれの導体経路とエミッタ導体経路とが共通導体を有し得る。第１の導体経路は、一端で、エミッタ導体経路との第１の接続点に接続されてもよい。同様に、第２の導体経路は、一端で、エミッタ導体経路との第２の接続点に接続されてもよい。第２の接続点は第１の接続点と異なっていてもよい。
本発明の一実施形態によれば、第２の導体経路は、第１の導体経路とエミッタ導体経路との相互誘導結合より少なくとも２倍強い、エミッタ導体経路との相互誘導結合を有する。半導体モジュールは２つの補助エミッタ端子を備えてもよく、１つは（非常に）弱い結合を有し、１つは強い結合を有する。モジュールのユーザは所望の減衰を設定するために２つのうちから選択してもよく、または両方を用いてもよく、分圧抵抗も組合わせて用いてもよい。一般に、モジュールの供給業者および／またはモジュールのユーザは、自己減衰をその使用要件に適合させるようにＵＧＥ結合の量を設定することが可能である。
本発明の一実施形態によれば、第１の導体経路および第２の導体経路の各々は、当該導体経路を補助エミッタ端子に接続するためのブリッジング点（bridging points）を含む。たとえば、両方の導体経路は遮断（端部にブリッジング点を備える）を含んで設計されてもよく、当該遮断は、ボンドワイヤまたは他の導体で迂回し得る。したがって、ブリッジング点は導体を接続するためのランドであってもよい。所望の導体経路を補助エミッタ端子に接続するボンドワイヤまたは他の導体は、モジュールの製造によって既に配置されていてもよい。しかしながら、ブリッジング点は（たとえば半導体モジュールのハウジング上に設けられた）モジュールの製造後にアクセス可能であってもよく、および／または、所望の導体経路を補助エミッタ端子に接続するボンドワイヤもしくは他の導体がモジュールのユーザによって配置されることが可能であってもよい。
半導体モジュールは第３の導体経路をさらに含んでもよく、この第３の導体経路はエミッタに接続されるとともにエミッタ導体経路との相互誘導結合を有し、当該相互誘導結合は第１の導体経路および第２の導体経路とエミッタ導体経路との相互誘導結合とは異なるものであってもよい。また、第３の導体経路は、第１および第２の導体経路について述べたように、ブリッジング点を介して補助エミッタ端子に接続されてもよい。
第３の導体経路とエミッタ導体経路とは共通部分を有する。たとえば、第３の導体経路の結合は第１の導体経路の結合よりも強くてもよく、および／または第２の導体経路の結合よりも弱くてもよい。
第３の導体経路は、エミッタ導体経路との第１の導体経路の第１の接続点と、エミッタ導体経路との第２の導体経路の第２の接続点との間の第３の接続点で、エミッタ導体経路に接続されている。言い換えると、第３の導体経路は、他の２つの経路の分岐点（すなわち接続点）間でエミッタ導体経路から分岐し得る。
本発明の一実施形態によれば、第１の導体経路および／または第２の導体経路は、エミッタインダクタンスとは異なる補助インダクタンスを含む。たとえば、それぞれの導体経路において接続された追加のインダクタが、半導体モジュールに設けられてもよい。
本発明の一実施形態によれば、第１の導体経路および／または第２の導体は、補助インダクタンスを介してエミッタインダクタンスと誘導結合されている。たとえば、２つの導体経路が、互いに平行に走るセクションを有し、これによって誘導結合を提供してもよい。
本発明の一実施形態によれば、半導体モジュールは少なくとも２つの半導体スイッチを含み、当該少なくとも２つの半導体スイッチは、エミッタ端子に接続されたそれぞれのエミッタを介して並列接続され、かつ、ゲート端子に接続されたそれぞれのゲートを介して並列接続されている。このように、半導体モジュールはより大きな電流を処理し得て、ただ１つのゲートユニットによって制御され得る。
本発明の一実施形態によれば、第１の半導体スイッチは、第１のエミッタインダクタンスを有する第１のエミッタ導体経路を介してエミッタ端子に接続され、第２の半導体スイッチは、第２のエミッタインダクタンスを有する第２のエミッタ導体経路を介してエミッタ端子に接続されている。
本発明の一実施形態によれば、第１の導体経路および第２の導体経路のうち少なくとも１つは、第１のエミッタ導体経路と第２のエミッタ導体経路とを相互接続するためのブリッジング点を含む。このように、各エミッタ導体経路がそれぞれの半導体スイッチのそれぞれのエミッタに同じインダクタンスを与えるように、補助エミッタ端子がすべてのエミッタインダクタンス経路に接続されてもよい。
本発明の一実施形態によれば、少なくとも２つの半導体スイッチは、それぞれのエミッタで、共通エミッタインダクタンスを有する共通エミッタ導体経路を介して、エミッタ端子に接続されている。エミッタインダクタンスの大部分が共通導体経路によって提供され、この共通導体経路が一端で半導体スイッチのエミッタを相互接続するとともに他端でエミッタ端子に接続されることもあり得る。
本発明の一実施形態によれば、少なくとも１つの半導体チップと、エミッタ導体経路と、第１の導体経路と、第２の導体経路とが共通ハウジング内で組付けられている。コレクタ端子と、ゲート端子と、エミッタ端子と、補助エミッタ端子とが共通ハウジング上に設けられている。また、第３の導体経路、共通エミッタコンダクタンス経路など上述した他の部品もハウジング内に組付けられてもよい。さらに、第２の補助エミッタ端子も共通ハウジング上に設けられてもよい。
本発明のさらなる局面は、第１の補助エミッタ端子と第２の補助エミッタ端子とを含む上述および下述の半導体モジュール、ならびに、第１の補助エミッタ端子と、第１の補助エミッタ端子および第１の補助抵抗と、第２の補助エミッタ端子と、第２の補助エミッタ端子および第２の補助抵抗とのうち少なくとも１つを介してゲート端子とエミッタとを相互接続するゲートドライブを含む、半導体アセンブリに関する。
ゲートドライブは、２つの補助エミッタ端子によってさまざまな方法で半導体モジュールに接続されてもよい。たとえば、ゲートドライブは、第１または第２の補助エミッタ端子のうち１つのみに接続されてもよい。代替的に、ゲートドライブは、補助エミッタ端子とゲートドライブとの間に接続された１つ以上の補助抵抗を任意に介して、第１および第２の補助エミッタ端子の両方に接続されてもよい。
本発明のこれらおよび他の局面は、以下に説明される実施形態から明らかとなり、これらの実施形態を参照して解明されるだろう。
図面の簡単な説明
以下の本文において、添付図面に示された例示的実施形態を参照して、本発明の主題をより詳細に説明する。
本発明の一実施形態に係る半導体モジュールを概略的に示す図である。 本発明のさらなる一実施形態に係る半導体モジュールを概略的に示す図である。 本発明のさらなる一実施形態に係る半導体モジュールを概略的に示す図である。 本発明のさらなる一実施形態に係る半導体モジュールを概略的に示す図である。 本発明のさらなる一実施形態に係る半導体モジュールを概略的に示す図である。 本発明の一実施形態に係る半導体モジュールのハウジングを上から見た図である。 本発明の実施形態に係る半導体アセンブリを概略的に示す図である。 本発明の実施形態に係る半導体アセンブリを概略的に示す図である。 本発明の実施形態に係る半導体アセンブリを概略的に示す図である。 本発明の実施形態に係る半導体アセンブリを概略的に示す図である。 本発明の実施形態に係る半導体アセンブリを概略的に示す図である。
図面において使用される参照符号およびそれらの意味は、参照符号のリストにおいて概要の形でリスト化されている。原則として、図において同一の部分には同じ参照符号が与えられる。
例示的実施形態の詳細な説明
図１は、半導体スイッチ１４と、半導体スイッチ１４に逆並列に接続された還流ダイオード１６とを有する１つの半導体チップ１２を含む半導体モジュール１０を示す。
半導体スイッチ１４は、図に示すようにＩＧＢＴであってもよく、コレクタ１８と、ゲート２０と、エミッタ２２とを含む。コレクタ１８はコレクタ端子２４に接続され、ゲート２０はゲート端子２６に接続され、エミッタ２２は（主）エミッタ端子２８に接続されている。端子２４、２６、２８を用いて、半導体モジュール１０を半導体装置のさらなる部品に接続してもよい。
エミッタ端子２８は、エミッタインダクタンス３２を有する導体経路３０を介して、エミッタ２２に接続される。たとえば、エミッタインダクタンス３２は１ｎＨ〜１００ｎＨの値を有し得る。
半導体モジュール１０は、エミッタに接続された２つのさらなる導体経路３４、３６をさらに含む。第２の導体経路３６はエミッタインダクタンス３２をエミッタコンダクタンス経路３０と共有する。
半導体モジュール１０は、導体経路３４、３６のうち１つまたは両方に接続され得る補助エミッタ端子３８を含む。導体経路３４、３６は、ボンドワイヤ４２によって短絡し得るブリッジング点４０を含む。図１において、補助エミッタ端子がインダクタンス３２を介さずにエミッタ２２に接続されるように、ボンドワイヤ４２が第１の導体経路３４のブリッジング点４０を相互接続する。
ボンドワイヤ４２によって、半導体モジュール１０は高速または低速スイッチングモジュールとなるように構成されてもよい。この設定は製造時に既に行なわれてもよい。
図２は第１の補助エミッタ端子３８と第２の補助エミッタ端子４４とを含む半導体モジュール１０を示す。第１の導体経路３４は第１の補助エミッタ端子３８に接続され、第２の導体経路３６は第１の補助エミッタ端子４４に接続されている。このように、導体経路３４、３６はともに別々の補助エミッタ端子３８、４４で利用可能である。モジュールのユーザは、スイッチング速度を自分自身で設定するなどのために、いずれの端子３８、４４を使用するかを選択し得る。
図３は、並列のチップ１２を有する半導体モジュール１０を示す。各々のチップは、半導体スイッチ１４と、逆並列に接続された還流ダイオード１６とを含む。すべての半導体スイッチ１４のコレクタ１８はコレクタ端子２４に接続されている。すべての半導体スイッチ１４のゲート２０はゲート端子２４に接続されている。各々の半導体スイッチ１４に対して、別々のエミッタ導体経路３０ａ、３０ｂ、３０ｃが設けられており、エミッタ導体経路３０ａ、３０ｂ、３０ｃはそれぞれのエミッタ２２をエミッタ端子２８に接続している。
エミッタ導体経路３０ａ、３０ｂ、３０ｃは、同じ値を有し得るエミッタインダクタンス３２ａ、３２ｂ、３２ｃを含む。
３つの異なる導体経路３４、３６、４６が半導体モジュール１０において設けられている。第１の導体経路３４は、接続点４８でエミッタ２２に直接接続され、すべてのエミッタ２２を補助エミッタ端子３８と直接相互接続するためのブリッジング点４０を有する。第２の導体経路３６は、エミッタ端子２８とエミッタインダクタンス３２ａ、３２ｂ、３２ｃとの間の接続点５０に接続され、これらの点を補助エミッタ端子３８と直接相互接続するためのブリッジング点４０も有する。第３の導体経路４６は、エミッタインダクタンス３２ａ、３２ｂ、３２ｃにおける接続点５２に接続され、これらの点を補助エミッタ端子３８と直接相互接続するためのブリッジング点４０も有する。たとえば、第３の導体経路４６のインダクタンスが第２の導体経路３６のインダクタンスの値の２分の１となるように接続点５２が選択されてもよい。
図３に示す例では、第３の導体経路４６のブリッジング点４０はボンドワイヤ４２によってつながれる／短絡する。ボンドワイヤ２２を適用することによって、製造時に半導体モジュール１０のスイッチング速度が設定されてもよい。
図４は図３に類似して、並列のチップ１２を有する半導体モジュール１０を示す。半導体スイッチのエミッタ２２は互いに直接接続され、共通エミッタコンダクタンス経路３０を介してエミッタ端子２８に接続されている。図２と類似して、半導体モジュール１０は２つの補助エミッタ端子３８、４４を有する。第１の補助エミッタ端子３８は第１の導体経路３４を介してエミッタ２２に直接接続され、第２の補助エミッタ端子４４は共通エミッタ導体経路３０を介してエミッタ端子２８に直接接続されている。
図５は図４に類似して、共通エミッタ導体経路３０を有する並列のチップ１２を含む半導体モジュール１０を示す。しかしながら、図４では、第２の導体経路３６が補助インダクタンス５４を介して接続され、エミッタインダクタンス３２と誘導結合されている。この場合、強いＵＧＥ結合が共通エミッタ導体経路３０によって達成されるのではなく、代わりに２つの結合インダクタンス５４、３２によって達成される。
図６は、たとえば図１から図５のモジュール１０のための、半導体モジュール１０のハウジング５６を示す。チップ１２と、導体経路３０、３４、３６、４６と、インダクタンス３２、５４とはハウジング５６の内部にあってもよい。端子２４、２６、２８、３８、４４はハウジング５６上に設けられてもよい。図６において、端子２４、２８はそれぞれ、並列接続された３つの接点を含む。
図７Ａから図７Ｅは、２つの補助端子３８、４４がゲートドライブ６０に異なる方法で接続された、半導体アセンブリ５８の５つの異なる変形例を示す。これらの変形例によって、結合の量ひいては半導体モジュール１０のスイッチング速度が調整されてもよい。第１の補助エミッタ端子３６は第２の補助エミッタ端子４４よりも小さいインダクタンスを提供する。
図７Ａは最も高速のスイッチングの変形例を示す。ゲートドライバ６０は第１の補助端子３６のみに接続されている。
図７Ｂでは、ゲートドライバ６０は第１の補助エミッタ端子３６に直接接続され、第２の補助エミッタ端子４４に補助抵抗６２を介して接続されている。
図７Ｃでは、ゲートドライバ６０は第１の補助エミッタ端子３６に直接接続され、第２の補助エミッタ端子４４に直接接続されている。
図７Ｄでは、ゲートドライバ６０は第１の補助エミッタ端子３６に補助抵抗６２を介して接続され、第２の補助エミッタ端子４４に直接接続されている。
図７Ｅは最も低速のスイッチングの変形例を示す。ゲートドライバ６０は第２の補助端子４４のみに接続されている。
図面および上記の説明において本発明を詳細に図示し説明してきたが、このような図示および説明は、例証的または例示的なものであると考えるべきであり、限定的なものであると考えるべきではない。本発明は開示された実施形態に限定されない。開示された実施形態の他の変形例は、図面、開示内容、および添付の特許請求の範囲を検討することによって、請求項に係る発明を実施する当業者により理解され成し遂げられ得る。特許請求の範囲において、「含む」という語は、他の要素またはステップを除外するものではなく、不定冠詞「ａ」または「ａｎ」は、複数形を除外するものではない。単一のプロセッサ、コントローラ、または他のユニットが、特許請求の範囲において記載されるいくつかの項目の機能を果たし得る。単に、ある方策が互いに異なる従属請求項に記載されているからといって、そのことが、これらの方策の組合せを有利に使用できないことを示すわけではない。請求項におけるいずれの参照符号も、範囲を限定するものとして解釈されるべきでない。
参照符号のリスト
１０ 半導体モジュール、１２ 半導体チップ、１４ 半導体スイッチ、１６ 還流ダイオード、１８ コレクタ、２０ ゲート、２２ エミッタ、２４ コレクタ端子、２６ ゲート端子、２８ エミッタ端子、３０、３０ａ、３０ｂ、３０ｃ エミッタ導体経路、３２、３２ａ、３２ｂ、３２ｃ エミッタインダクタンス、３４ 第１の導体経路、３６ 第２の導体経路、３８ 補助エミッタ端子、４０ ブリッジング点、４２ ボンドワイヤ、４４ 第２の補助エミッタ端子、４６ 第３の導体経路、４８、５０、５２ 接続点、５４ 補助インダクタンス、５６ ハウジング、５８ 半導体アセンブリ、６０ ゲートドライブ、６２ 補助抵抗。

Claims (9)

  1. 半導体モジュール（１０）であって、
    コレクタ（１８）、エミッタ（２２）、およびゲート（２０）を有する少なくとも１つの半導体スイッチ（１４）を含む少なくとも１つの半導体チップ（１２）と、
    前記コレクタ（１８）に接続されたコレクタ端子（２４）と、
    前記ゲート（２０）に接続されたゲート端子（２６）と、
    エミッタインダクタンス（３２）を有するエミッタ導体経路（３０）を介して前記エミッタ（２２）に接続されたエミッタ端子（２８）と、
    前記エミッタ（２２）に接続された補助エミッタ端子（３８）と、
    前記エミッタ（２２）に接続された第１の導体経路（３４）と、
    前記エミッタ（２２）に接続されるとともに、前記第１の導体経路（３４）とは異なる、前記エミッタ導体経路（３０）との相互誘導結合を有する第２の導体経路（３６）とを含み、
    前記第１の導体経路（３４）および前記第２の導体経路（３６）は前記補助エミッタ端子（３８）に接続可能であり、
    前記半導体スイッチ（１４）はＩＧＢＴであり、
    前記第１の導体経路（３４）および前記第２の導体経路（３６）の各々は、当該導体経路を前記補助エミッタ端子（３８）に接続するための、ボンドワイヤによって短絡し得るブリッジング点（４０）を含む、半導体モジュール（１０）。
  2. 前記第１の導体経路（３４）および／または前記第２の導体経路（３６）と前記エミッタインダクタンス（３２）とが共通部分を有するように、前記第１の導体経路（３４）および／または前記第２の導体経路（３６）は前記エミッタ導体経路（３０）に接続されている、請求項１に記載の半導体モジュール（１０）。
  3. 前記第２の導体経路（３６）は、前記第１の導体経路（３４）と前記エミッタ導体経路（３０）との相互誘導結合より少なくとも２倍強い、前記エミッタ導体経路（３０）との相互誘導結合を有する、先行する請求項のうち１項に記載の半導体モジュール（１０）。
  4. 前記第１の導体経路（３４）および／または前記第２の導体経路（３６）は、前記エミッタインダクタンス（３２）とは異なる補助インダクタンス（５４）を含み、および／または、前記第１の導体経路（３４）および／または前記第２の導体（３６）は補助インダクタンス（５４）を介して前記エミッタインダクタンス（３２）と誘導結合されている、先行する請求項のうち１項に記載の半導体モジュール（１０）。
  5. 前記半導体モジュールは少なくとも２つの半導体スイッチ（１４）を含み、前記少なくとも２つの半導体スイッチ（１４）は、前記エミッタ端子（２８）に接続されたそれぞれのエミッタ（２２）を介して並列接続され、かつ、前記ゲート端子（２６）に接続されたそれぞれのゲート（２０）を介して並列接続されている、先行する請求項のうち１項に記載の半導体モジュール（１０）。
  6. 第１の半導体スイッチ（１４）は、第１のエミッタインダクタンス（３２ａ）を有する第１のエミッタ導体経路（３０ａ）を介して前記エミッタ端子（２８）に接続され、第２の半導体スイッチ（１４）は、第２のエミッタインダクタンス（３２ｂ）を有する第２のエミッタ導体経路（３０ｂ）を介して前記エミッタ端子（２８）に接続され、
    前記第１の導体経路（３０ａ）および前記第２の導体経路（３０ｂ）のうち少なくとも１つは、前記第１のエミッタ導体経路（３０ａ）と前記第２のエミッタ導体経路（３０ｂ）とを相互接続するための、ボンドワイヤによって短絡し得るブリッジング点（４０）を含む、請求項５に記載の半導体モジュール（１０）。
  7. 前記少なくとも２つの半導体スイッチ（１４）は、それぞれのエミッタ（２２）で、共通エミッタインダクタンス（３２）を有する共通エミッタ導体経路（３０）を介して、前記エミッタ端子（２８）に接続されている、請求項５に記載の半導体モジュール（１０）。
  8. 前記少なくとも１つの半導体チップ（１２）と、前記エミッタ導体経路（３０）と、前記第１の導体経路（３４）と、前記第２の導体経路（３６）とが共通ハウジング（５６）内で組付けられ、
    前記コレクタ端子（２４）と、前記ゲート端子（２６）と、前記エミッタ端子（２８）と、前記補助エミッタ端子とが前記共通ハウジング（５６）上に設けられている、先行する請求項のうち１項に記載の半導体モジュール（１０）。
  9. 半導体アセンブリ（５８）であって、
    第１の補助エミッタ端子（３８）と第２の補助エミッタ端子（４４）とを含む、先行する請求項のうち１項に記載の半導体モジュール（１０）を含み、前記半導体アセンブリ（５８）は、
    前記第１の補助エミッタ端子（３８）と、
    前記第１の補助エミッタ端子（３８）および第１の補助抵抗（６２）と、
    前記第２の補助エミッタ端子（４４）と、
    前記第２の補助エミッタ端子（４４）および第２の補助抵抗（６２）とのうち少なくとも１つを介して、前記ゲート端子（２６）と前記エミッタ（２２）とを相互接続するゲートドライブ（６０）をさらに含む、半導体アセンブリ（５８）。
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