JP6425753B2 - 金属接着およびバリア構造体を備える半導体デバイスならびに半導体デバイスを形成する方法 - Google Patents

金属接着およびバリア構造体を備える半導体デバイスならびに半導体デバイスを形成する方法 Download PDF

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Description

金属配線は、半導体技術における重要な要素である。金属配線は、半導体チップ内および半導体チップ外への電流輸送、ならびに半導体チップの動作中に発生する熱の除去を担う。金属接着およびバリア構造体は、金属配線と、半導体本体などの支持構造体との間の接着を提供すること、および金属原子が金属構造体から半導体基板内へ拡散するのを阻止することを目的とする。欠陥および粒子によるバリア特性の損失を低減するために、かつバリア欠陥を遮蔽する能力を改善するために、所望の期間にわたるバリア特性および接着特性の信頼性を改善することが望まれる。
目的は、独立請求項の主題によって達成される。従属請求項は、さらなる実施形態に言及する。
本開示は半導体デバイスに関する。半導体デバイスは、半導体本体に電気接続された金属構造体を備える。半導体デバイスは、金属構造体と半導体本体との間の金属接着およびバリア構造体をさらに備える。金属接着およびバリア構造体は、チタンおよびタングステンを含む層と、チタンおよびタングステンを含む層上のチタン、タングステン、および窒素を含む層とを備える。
本開示は、半導体本体に電気接続された金属構造体を備える半導体デバイスにさらに関する。半導体デバイスは、金属構造体と半導体本体との間の金属接着およびバリア構造体をさらに備え、金属接着およびバリア構造体は、アルミニウムを含む層と、アルミニウムを含む層上のＴｉ／ＴｉＮとを備える。
本開示はまた、半導体デバイスを製造する方法に関する。本方法は、半導体本体上に金属接着およびバリア構造体を形成することを含む。本方法は、金属接着およびバリア構造体上に金属構造体を形成することをさらに含む。金属接着およびバリア層の形成は、チタンおよびタングステンを含む層を形成することと、チタンおよびタングステンを含む層上にチタン、タングステン、および窒素を含む層を形成することとを含む。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は本発明の実施形態を例示し、本明細書と共に、本発明の原理を説明する役割を果たす。本発明の他の実施形態および意図される利点は、以下の詳細な説明を参照することによって、よりよく理解されるようになるため、容易に認識されるであろう。
半導体本体に電気接続された金属構造体と、金属構造体と半導体本体との間の金属接着およびバリア構造体とを備える半導体デバイスの一部分の一実施形態の概略断面図である。 半導体本体に電気接続された金属構造体と、金属構造体と半導体本体との間の金属接着およびバリア構造体とを備える半導体デバイスの一部分の別の実施形態の概略断面図である。 半導体本体の低ｐドープ半導体領域に電気接続された金属構造体を備える半導体デバイスの一部分の別の実施形態の概略断面図である。 半導体デバイスを製造する方法を示すための概略フロー図である。 欠陥遮蔽に基づく信頼性の改善を示すための半導体本体上の金属接着およびバリア構造体の概略断面図である。
以下の詳細な説明では、本明細書の一部をなし、本開示が実施されてもよい特定の実施形態が例として示される添付の図面を参照する。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更形態または論理的変更形態がなされ得ることを理解されたい。例えば、一実施形態のために図示または説明されている特徴は、なおさらなる実施形態をもたらすために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本開示はこのような変更形態および変形形態を含むことが意図されている。例は特定の言葉を用いて説明されるが、その言葉は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素は、別途説明のない限り、異なる図面において対応する参照記号によって指定されている。
用語「有する」、「包含する」、「含む」、「備える」および同様のものはオープンなものであり、用語は、述べられている構造、要素または特徴の存在を指示するが、追加の要素または特徴の存在を除外しない。冠詞「１つの（ａ）」、「１つの（ａｎ）」および「その」は、文脈が別途明確に指示しない限り、複数形も単数形も含むことが意図される。
用語「電気接続される」は、電気接続された要素間の永久的な低オーミック接続、例えば、関連する要素間の直接的接触または金属および／もしくは高濃度にドープされた半導体を介した低オーミック接続を記述する。用語「電気結合される」は、信号伝送のために適合された１つ以上の介在要素、例えば、第１の状態における低オーミック接続および第２の状態における高オーミック電気減結合を一時的に提供する要素が、電気結合された要素間に存在してもよいことを含む。
図は、ドーピング型「ｎ」または「ｐ」の隣に「−」または「＋」を指示することによって相対的ドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、その一方で「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりも高いドーピング濃度を有する。同じ相対ドーピング濃度のドーピング領域は必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じまたは異なる絶対ドーピング濃度を有してもよい。
以下の説明において用いられる用語「ウェハ」、「基板」、「半導体本体」または「半導体基板」は、半導体表面を有する任意の半導体ベースの構造体を含み得る。ウェハおよび構造体は、シリコン（Ｓｉ）、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体および非ドープ半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、およびその他の半導体構造体を含むと理解されるべきである。種々のこのような半導体デバイスを製造するための典型的なベース材料として、チョクラルスキー（ＣＺ）法、例えば、標準ＣＺ法、または磁気ＣＺ（ＭＣＺ）法、または連続ＣＺ（ＣＣＺ）法によって成長させたシリコンウェハが用いられてもよい。また、ＦＺ（フロートゾーン）シリコンウェハが用いられてもよい。半導体はシリコンベースである必要はない。半導体はまた、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）またはヒ化ガリウム（ＧａＡｓ）であることもできるであろう。他の実施形態によれば、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）が半導体基板材料を形成してもよい。
用語「水平」は、本明細書において使用されるとき、半導体基板または本体の第１の表面または主表面と実質的に平行な向きを記述することを意図する。これは、例えば、ウェハまたは半導体ダイの表面であり得る。
用語「鉛直」は、本明細書において使用されるとき、第１の表面と垂直に、すなわち、半導体基板または本体の第１の表面の法線方向と平行に実質的に配置される向きを記述することを意図する。
本明細書では、半導体基板または半導体本体の第２の表面は、下面または裏側面または後面によって形成されると見なされ、それに対して第１の表面は、半導体基板の上面、前面または主表面によって形成されると見なされる。したがって、用語「上方」および「下方」は、本明細書において使用されるとき、他方に対する構造特徴の相対ロケーションを記述する。
本明細書では、ｐドープ半導体領域およびｎドープ半導体領域を含む実施形態が例示される。代替的に、半導体デバイスは、例示されているｐドープ領域がｎ型にドープされ、例示されているｎドープ領域がｐ型にドープされているように、反対のドーピング関係で形成され得る。
半導体デバイスは、半導体本体内に含まれる集積回路またはディスクリート半導体デバイスと電気接触させることを可能にする接触パッド（または電極）などの端子接点を有してもよい。電極は、半導体チップの半導体材料に適用される１つ以上の電極金属層を含んでもよい。電極金属層は、任意の所望の幾何形状および任意の所望の材料組成を用いて製造され得る。電極金属層は、例えば、区域を被覆する層の形態のものであってもよい。任意の所望の金属、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｕ、Ａｇ、Ｐｔ、Ｐｄ、Ａｌ、Ｔｉ、およびこれらの金属のうちの１つ以上の合金が材料として用いられ得る。電極金属層は、同質であるか、または唯一の材料から製造される必要はない。すなわち、電極金属層内に包含される材料のさまざまな組成および濃度が可能である。一例として、電極層は、ワイヤを用いて接合されるために十分な大きさの寸法を有してもよい。
本明細書に開示されている実施形態では、１つ以上の伝導層、特に、電気伝導層が適用される。「形成される」または「適用される」のような任意のこうした用語は、層を適用する事実上全ての種類および技法を包含することが意図されることを理解されたい。具体的には、それらは、例えば、積層技法のような、層が１度に全体として適用される技法、および例えばスパッタリング、めっき、成形、ＣＶＤ（化学気相成長）、物理気相成長（ＰＶＤ）、蒸着、ハイブリッド物理化学気相成長（ＨＰＣＶＤ）などのような、層が順次堆積される技法を包含することが意図される。
適用される伝導層は、とりわけ、Ａｌ、ＣｕもしくはＳｎ、またはこれらの合金などの金属の層と、導体ペーストの層と、接合材料の層とのうちの１つ以上を備えてもよい。金属の層は均質な層であってもよい。導体ペーストは、気化可能または硬化可能ポリマー材料内に分布させた金属粒子を含んでもよく、ペーストは流体、粘稠性または蝋様であってもよい。接合材料は、半導体チップを、例えば支持体に、または例えば接触クリップに電気的および機械的に接続するために適用されてもよい。軟質はんだ材料、または特に拡散はんだ接合を形成する能力を有するはんだ材料、例えばＳｎ、ＳｎＡｇ、ＳｎＡｕ、ＳｎＣｕ、Ｉｎ、ＩｎＡｇ、ＩｎＣｕおよびＩｎＡｕのうちの１つ以上を含むはんだ材料が用いられてもよい。
図１に示される半導体デバイス１００の一部分の概略断面図では、半導体デバイス１００は、半導体本体１０６に電気接続された金属構造体１０５を備える。金属構造体１０５と半導体本体１０６との間に金属接着およびバリア構造体１０７がある。
金属構造体は、１つ以上の部分層１０５１、．．．、１０５１＋ｎを含む。ここで、ｎは０以上、すなわちｎ≧０である。金属構造体１０５の厚さは、３μｍ〜１００μｍまたは５μｍ〜５０μｍの範囲内にあってもよい。ｎ＝０の場合、金属構造体１０５は単一の金属層、例えば銅層からなる。ｎ＞０、例えばｎ＝１、２、３または４以上の場合、金属構造体は複数の金属層を含み、すなわち金属層スタックからなる。
金属接着およびバリア構造体１０７は、２つ以上の部分層１０７１、．．．、１０７１＋ｍを含む。ここで、ｍは１以上、すなわちｍ≧１である。ｍ＝１の場合、金属接着およびバリア構造体１０７は２重金属接着およびバリア層スタックである。いくつかの実施形態では、金属接着およびバリア構造体１０７は、例えば、層１０７１を実装する、チタンおよびタングステンを含む層と、チタンおよびタングステンを含む層上のチタン、タングステン、および窒素を含む層とを備える。チタン、タングステン、および窒素を含む層は、金属接着およびバリア構造体１０７全体の安定化を可能にする。チタン、タングステン、および窒素を含む層、またはチタンおよびタングステンを含む層上の別のバリア層は、下方の層、すなわちチタンおよびタングステンを含む層内の欠陥の被覆を提供する。チタン、タングステン、および窒素を含む層内、またはチタンおよびタングステンを含む層上の一方の側の別のバリア層内の欠陥と、下方の層、すなわち他方の側のチタンおよびタングステンを含む層内の欠陥とが互いに一致する可能性は低いため、金属構造体から、上部バリア、例えば、チタン、タングステン、および窒素を含む層の弱点部を通した半導体本体内への金属、例えば、銅の侵入は、下部バリア層、例えばチタンおよびタングステンを含む層によって妨げられ得る。
層である金属接着およびバリア構造体１０７の任意の隣り合う部分層、例えば部分層１０７１と部分層１０７２との間に、任意選択的な中間層が挟み込まれてもよい。中間層は、下部バリア層上の上部バリアの結晶成長を妨げることを目的とする。任意選択的な中間層の例示的な材料としては、金属、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、銀（Ａｇ）、および半導体材料、例えば、アモルファスまたは多結晶シリコンまたは炭素が挙げられる。
いくつかの実施形態では、チタンおよびタングステンを含む層は、３０ｎｍ〜６００ｎｍ、または５０ｎｍ〜５００ｎｍ、または１００ｎｍ〜３００ｎｍの範囲内の厚さを有するＴｉＷ層である。いくつかの実施形態では、チタン、タングステン、および窒素を含む層の厚さは、３０ｎｍ〜６００ｎｍ、または５０ｎｍ〜５００ｎｍ、または１００ｎｍ〜３００ｎｍの範囲内にある。
いくつかの実施形態では、金属接着およびバリア構造体１０７は、チタン、タングステン、および窒素を含む層上のタングステン層をさらに備える。タングステン層の形成は、下方の層内の欠陥を内包することに関して有益である。粒子の埋め込みは、例えば、化学気相成長（ＣＶＤ）技法またはその他の層堆積技法によるタングステンの堆積によって改善され得る。いくつかの実施形態では、金属接着およびバリア構造体１０７は、チタン、タングステン、および窒素を含む層上のチタンおよびタングステンを含む層をさらに備える。いくつかの実施形態では、金属接着およびバリア構造体１０７は、チタン、タングステン、および窒素を含む層上のタングステン層と、タングステン層上のチタンおよびタングステンを含む層とをさらに備える。
いくつかの実施形態では、金属接着およびバリア構造体１０７は、半導体本体１０６と、チタンおよびタングステンを含む層との間の金属接着およびバリア部分構造体をさらに備え、金属接着およびバリア部分構造体は半導体本体１０６と接触している。金属接着およびバリア部分構造体は、部分層１０７１、．．．、１０７１＋ｉ、ｉ≧０によって実装されてもよく、これに対してチタンおよびタングステンを含む層は、部分層１０７１＋ｉ＋１に対応してもよい。いくつかの実施形態では、金属接着およびバリア部分構造体は、ＴｉＷ、ＴｉＮ、Ｔｉ／ＴｉＮ、ＴｉＮ／Ｔａの１つまたは組み合わせで作製されている。金属接着およびバリア部分構造体の厚さは、３０ｎｍ〜６００ｎｍ、または５０ｎｍ〜５００ｎｍ、または１００ｎｍ〜３００ｎｍの範囲内にあってもよい。
上述の考察と同様に、部分層１０７１＋ｉ＋１は、下方の層である金属接着およびバリア構造体１０７、例えば、部分層１０７１＋ｉ内の欠陥の被覆を提供する。部分層１０７１＋ｉ＋１内の欠陥と、下方の層、すなわち、部分層１０７１＋ｉ内の欠陥とが互いに一致する可能性は低いため、金属構造体１０５から上部バリア、例えば部分層１０７１＋ｉ＋１の弱点部を通した金属、例えば、銅の侵入は、下部バリア層、例えば部分層１０７１＋ｉまたは金属接着およびバリア構造体１０７の任意の他の下部層によって妨げられ得る。
図２に示される半導体デバイス２００の一部分の概略断面図では、半導体デバイス２００は、半導体本体２０６に電気接続された金属構造体２０５を備える。金属構造体２０５と半導体本体２０６との間に金属接着およびバリア構造体２０７が配置されている。
金属構造体２０５は、１つ以上の部分層２０５１、．．．、２０５１＋ｐを含む。ここで、ｐは０以上、すなわちｐ≧０である。金属構造体２０５の厚さは、３μｍ〜１００μｍまたは５μｍ〜５０μｍの範囲内にあってもよい。ｐ＝０の場合、金属構造体２０５は単一の金属層、例えば銅層からなる。ｐ＞０、例えばｐ＝１、２、３または４以上の場合、金属構造体は複数の金属層を含み、すなわち金属層スタックからなる。
金属接着およびバリア構造体２０７は、３つ以上の部分層２０７１、．．．、２０７１＋ｑを含む。ここで、ｑは２以上、すなわちｑ≧２である。ｑ＝２の場合、金属接着およびバリア構造体２０７は３重金属接着およびバリア層スタックである。いくつかの実施形態では、金属接着およびバリア構造体２０７は、例えば部分層２０７１として実装される、アルミニウムを含む層、および例えばアルミニウムを含む層上の部分層２０７２、２０７３として実装される、Ｔｉ／ＴｉＮ層を備える。
いくつかの実施形態では、金属接着およびバリア構造体２０７、または図１に関して説明された金属接着バリア部分構造体は、ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮで作製され、ＡｌＳｉＣｕが半導体本体２０６と接触している。
いくつかの他の実施形態では、金属接着およびバリア構造体２０７、または図１に関して説明された金属接着バリア部分構造体は、ＡｌＣｕ／Ｔｉ／ＴｉＮで作製され、ＡｌＣｕが半導体本体２０６と接触している。
いくつかの実施形態では、金属接着およびバリア構造体２０７、または図２に関して説明された金属接着バリア部分構造体内のＴｉＮの厚さは、５ｎｍ〜１５０ｎｍまたは１０ｎｍ〜１００ｎｍの範囲内にある。
いくつかの実施形態では、金属接着およびバリア構造体２０７、または図２に関して説明された金属接着バリア部分構造体内のＴｉの厚さは、１ｎｍ〜１５０ｎｍの範囲内、または２ｎｍ〜１００ｎｍの範囲内、または３ｎｍ〜５０ｎｍの範囲内にある。
いくつかの実施形態では、金属構造体１０５、２０５は、金属接着およびバリア構造体１０７、２０７と直接接触した銅層を備え、銅層の厚さは、４μｍ超、または９μｍ超、またはさらに１９μｍ超である。いくつかの実施形態では、銅層上に少なくとも１つ以上の金属層が形成される。
いくつかの実施形態では、チタン、タングステン、および窒素を含む層内の窒素の原子百分率（ａｔ．％）は１％〜５０％の範囲内にある。
アルミニウムを含む層は、半導体本体の低ドープ半導体領域、例えば低ｐドープ領域への接触特性を改善することを可能にする。シリコン半導体本体内のスパイクは、アルミニウムを含む層にシリコンを追加することによって抑制されるか、または少なくとも低減され得る。加えて、アルミニウムを含む層の上またはその下方のＴｉＮ層が、アルミニウムを含む層内からのシリコンの拡散に対するバリアの役割を果たしてもよく、したがって、スパイクが抑制され得る。アルミニウムを含む層内のアルミニウムは、適切なサーマルバジェットに基づいて適切なオーミック接触を提供するため、任意の低ドープ半導体本体を、アルミニウムを含む層に対する境界面において局部的にドープし得る。アルミニウムを含む層のための一例としてのＡｌＳｉＣｕの代わりに、適切なオーミック接触を可能にするＡｌＣｕ内へのシリコンの局部的溶解を保証するために、厚さが最小限、例えば１００ｎｍ未満、または５０ｎｍ未満、または３０ｎｍ未満、または１０ｎｍ未満、またはさらに５ｎｍ未満に維持されるという条件で、ＡｌＣｕまたはＡｌが用いられてもよい。厚さが最小限に維持される場合、スパイクは、例えば、デバイス性能にとって有害にならないであろう。
図３に示される半導体デバイス３００の一部分の概略断面図には、低ｐドープシリコン領域、例えば、エミッタ領域上における信頼性のある接触を達成する目的のための、低ｐドープ半導体領域３１０上の金属接着およびバリア構造体３０５の一実施形態が示されている。半導体デバイス３００の具体例としては、ダイオード、例えば、フリーホイーリングダイオード、ならびにトランジスタ、例えば、絶縁ゲート電界効果トランジスタ（すなわち、ＩＧＦＥＴ）および（逆導通）絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴもしくはＩＧＢＴ）が挙げられる。低ｐドープ半導体領域３１０は、例えば、ｎドープ半導体基板３１１内またはその上に形成されてもよい。低ｐドープ半導体領域３１０は、例えば、２×１０１２ｃｍ−２〜５×１０１４ｃｍ−２の範囲内、例えば６×１０１２ｃｍ−２のドーズ量におけるホウ素イオン打ち込み、および１００分〜２０００分、例えば２００分の期間にわたり、９００℃〜１２５０℃の範囲内、例えば１１５０℃のアニール温度によって調整される、１０１７〜１０１８ｃｍ−３の範囲内のドーピング濃度を含んでもよい。金属接着およびバリア構造体３０７の一部は低ｐドープ半導体領域３１０と接触し、低ｐドープ半導体領域３１０と金属接着およびバリア構造体３０７の別の部分との間に、絶縁層３１３、例えば、フィールド酸化膜構造体またはシリコン局部酸化（ＬＯＣＯＳ）構造体などのフィールド誘電体が挟み込まれる。
低ｐドープ半導体領域３１０へのオーミック接触は、図２に関して説明されたように実装され、低ｐドープ半導体領域３１０と接触している、アルミニウムを含む層、例えばＡｌＳｉＣｕまたはＡｌＣｕを含み得る、第１の金属バリアおよび接着部分構造体３０７０を介して提供される。金属接着およびバリア構造体３０７の信頼性改善は、図１を参照して説明されたとおりの第２の金属バリアおよび接着部分構造体３０７１を実装することにより、例えば、チタンおよびタングステンを含む層と、チタンおよびタングステンを含む層上のチタン、タングステン、および窒素を含む層とによってさらに改善され得る。
金属構造体３０５が金属接着およびバリア構造体３０７上に形成され、金属接着およびバリア構造体３０７を介して低ｐドープ半導体領域３１０に電気接続されている。金属構造体３０５は、例えば、図１、図２に示される金属構造体１０５、２０５を参照して説明されたように実装されてもよい。
いくつかの実施形態では、半導体デバイス１００、２００、３００は、１０ｍＡより大きい、例えば１００ｍＡ、または１Ａ、または１０Ａ、または１００Ａより大きい負荷電流をスイッチングまたは整流するためのパワー半導体デバイスである。半導体デバイス１００、２００、３００はパワー半導体ダイオードであってもよく、および／またはトランジスタセルを含んでもよい。例えば、半導体デバイス１００、２００、３００は、ＩＧＦＥＴ（絶縁ゲート電界効果トランジスタ）、例えば、金属ゲートを有するＦＥＴおよび非金属ゲートを有するＦＥＴを含む通常の意味におけるＭＯＳＦＥＴ（金属酸化物半導体ＦＥＴ）、トレンチフィールドプレートＦＥＴ、超接合ＦＥＴ、またはパワーＭＯＳＦＥＴのトランジスタセルと、例えば、ＣＭＯＳ（相補型金属酸化膜半導体）技術、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、またはＭＣＤ（ＭＯＳ制御ダイオード）内の論理回路および／またはドライバ回路の低電圧トランジスタセルとを統合したスマートＦＥＴであってもよいか、またはそれを含んでもよい。
図４は、半導体デバイスを製造する方法４００を示すための概略フロー図である。
方法４００は、以下において、一連の行為またはイベントとして例示され、説明されているが、このような行為またはイベントの例示されている順序付けは限定的な意味で解釈されるべきではないことが理解されるであろう。例えば、いくつかの行為は、本明細書において例示および／または説明されているものの他に、異なる順序で、および／または他の行為もしくはイベントと同時に行われてもよい。加えて、例示されている全ての行為が、本明細書における本開示の実施形態の１つ以上の態様を実装するために必要とされなくてもよい。また、本明細書において図示されている行為のうちの１つ以上は、１つ以上の別個の行為および／または段階において実行されてもよい。
プロセスの特徴Ｓ４００は、半導体本体上に金属接着およびバリア構造体を形成することを含む。
プロセスの特徴Ｓ４１０は、金属接着およびバリア構造体上に金属構造体を形成することを含み、金属接着およびバリア層の形成は、チタンおよびタングステンを含む層を形成することと、チタンおよびタングステンを含む層上にチタン、タングステン、および窒素を含む層を形成することとを含む。
図１を参照して上述された技術的な説明、例えば、材料または技術的利点の詳細または例が同様に適用される。
いくつかの実施形態では、チタン、タングステン、および窒素を含む層の形成は、チタンおよびタングステンを含む層を形成することと、チタンおよびタングステンを含む層を窒化することとを含む。窒化中、窒素を金属の表面内に拡散させ、焼き入れされた表面を作り出す熱処理または熱プロセスが実行される。例として、窒化はガス窒化によって実行されてもよい。ガス窒化では、窒素富化ガス、例えば、アンモニア（ＮＨ３）が、加熱された金属接着およびバリア構造体と接触させられ、窒素と水素とに解離する。その後、窒素は金属接着およびバリア構造体の表面上に拡散し、窒化物層を作り出す。別の例として、窒化は、イオン窒化、プラズマイオン窒化またはグロー放電窒化としても知られるプラズマ窒化によって実行されてもよい。プラズマ窒化では、窒化媒体の反応性は、温度ではなく、ガスイオン化状態に起因する。この技法では、窒化されるべき表面の周りのガスのイオン化分子を発生させるために強度の電界が用いられる。窒化のさらなる例はＴｉＷＮの反応性スパッタリングである。この場合、例えば、Ｎ２およびＡｒまたはＫｒまたはＸｅを含んでもよい反応性ガス内において、ＴｉＷターゲットからの物理気相成長（ＰＶＤ）プロセスが実行される。スパッタ雰囲気内のＮ２は、通例、１％〜５０％の範囲に及ぶ。
いくつかの実施形態では、チタンおよびタングステンを含む層と、チタン、タングステン、および窒素を含む層との一方または両方の形成前に表面洗浄プロセスが実行される。表面洗浄プロセスは、半導体本体の表面から汚染物質、例えば、粒子ならびに金属性および有機性のものを除去するプロセスを含んでもよく、薬液（湿式洗浄）または気体（乾式洗浄）を用いて実施され得る。乾式洗浄中、気相において半導体本体の表面から汚染物質が除去される。これは、化学反応、運動量移動を介した表面からの除去、または汚染された表面の若干のエッチング中の剥離を通じた汚染物質の揮発性化合物への転換によってもたらされ得る。湿式洗浄中、液相においてウェハ表面から汚染物質が除去される。湿式洗浄化学反応は、表面汚染物質の可溶性化合物を形成するように選択され、しばしばメガソニック攪拌によって強化される。通例、洗浄化学反応の適用後、脱イオン水リンスおよび乾燥サイクルが続く。
いくつかの実施形態では、チタンおよびタングステンを含む層と、チタン、タングステン、および窒素を含む層との一方または両方は化学気相成長によって形成される。さらなる実施形態では、チタンおよびタングステンを含む層と、チタン、タングステン、および窒素を含む層との間に、さらなるタングステン層が配置される。化学気相成長は、より小さい粒子の汚染物質の形態固定封入を可能にする。より大きい粒子が存在する場合、化学気相成長プロセスにおいてタングステン金属を堆積させるために用いられた六フッ化タングステンの、水素含有環境内におけるＷおよびＨＦへの分解は、ＨＦに起因して半導体本体内への欠陥の拡大を可能にする。金属層堆積、例えば銅堆積などのその後のプロセスは、受け入れ検査において不良として検出され得る明確なケイ化銅粒を生じさせる。したがって、より大きい粒子は電気的検査方法によって拒絶され得る。六フッ化タングステンのＨＦへの分解などの積極的化学反応に基づく化学気相成長は、バリア特性および接着特性の信頼性の改善を可能にする。
いくつかの実施形態では、金属接着およびバリア構造体の最上部、例えば図１に示される部分層１０７１＋ｍまたは図２に示される部分層２０７１＋ｑと、金属構造体の最下部、例えば図１に示される部分層１０５１または図２に示される部分層２０５１とは、真空状態の中断なく同じ処理チャンバ内で形成される。同じ処理チャンバ内におけるこれらの層の形成は、さもなければ、金属接着およびバリア構造体の最上部と金属構造体の最下部との間の接着強度の望ましくない損失を生じさせ得る、酸素含有環境への金属接着およびバリア構造体の最上部の曝露の抑制を可能にする。
いくつかの実施形態では、金属構造体は銅層を含む。銅層は薄い銅種層上に形成されてもよい。薄い銅種層および接着層は、例えば、原位置で形成されてもよい。銅層および薄い銅種層は、同じ処理チャンバ内、例えばスパッタシステム、例えばマグネトロンスパッタシステム内で形成されてもよい。銅層はまた、大きい厚さ、例えば５μｍ超、または１０μｍ超、またはさらに１５μｍ超の厚さを有する銅層を提供するための異なる処理装置内、例えば、銅めっきプロセス装置内で形成されてもよい。
図５に示される半導体デバイス５００の一部分の概略断面図では、金属接着およびバリア構造体５０７内における異なる欠陥シナリオが示されている。金属接着およびバリア構造体５０７は、第１〜第３の部分層５０７１、５０７２、５０７３の３層スタックとして例示されている。しかし、別の数のスタック層、例えば２つ、４つ、５つ、６つ、またはさらにより多くの層が用いられてもよい。図１、図２の金属接着およびバリア構造体１０７、２０７に関して説明された詳細が同様に適用される。
第２の部分層５０７２のレベル上の第１の欠陥５２０、例えば汚染物質および／または粒子は、例えば、ＣＶＤプロセスによって形成されてもよい第３の部分層５０７３によって被覆される。第１の部分層５０７１のレベル上の第２の欠陥５２１、例えば汚染物質および／または粒子は、例えば、同じくＣＶＤプロセスによって形成されてもよい第２の部分層５０７２によって被覆される。より大きい第３の欠陥５２２、例えばワームホールは、第１〜第３の部分層５０７１、５０７２、５０７３のうちのいくつかを貫き、半導体本体５０６内へ延び得る。より大きい第３の欠陥５２２の成長は、受け入れ検査時の不良を引き起こすため、金属接着およびバリア構造体５０７の形成中における積極的化学反応により、例えば、タングステンＣＶＤ堆積において六フッ化タングステンを用いることによりさらに促進されてもよい。したがって、いずれの方策もバリア特性および接着特性の信頼性の改善を可能にする。いくつかの実施形態では、第３の部分層５０７３はＴｉＷ層を含むか、またはそれからなる。いくつかの実施形態では、第２の部分層５０７２は、タングステン層、例えば、ＣＶＤによって形成されたタングステン層を含むか、またはそれからなる。いくつかの実施形態では、第１の部分層５０７１はＴｉＷ／ＴｉＷＮスタックを含むか、またはそれからなる。
本明細書において、特定の実施形態が図示および説明されているが、種々の代替のおよび／または均等な実装形態が、本発明の範囲から逸脱することなく、図示および説明されている特定の実施形態と置き換えられ得ることが当業者によって理解されるであろう。本出願は、本明細書で説明されている特定の実施形態の任意の適応例または変形形態を包括することを意図されている。したがって、本発明は請求項およびその均等物によってのみ限定されることが意図されている。
１００、２００、３００、５００ 半導体デバイス
１０５、２０５、３０５ 金属構造体
１０６、２０６、３０６、５０６ 半導体本体
１０７、２０７、３０７、５０７ 金属接着およびバリア構造体
３１０ 低ｐドープ半導体領域
３１１ ｎｐドープ半導体領域
３１３ 絶縁層
５２０ 第１の欠陥
５２１ 第２の欠陥
５２２ 第３の欠陥
１０５１、１０７１、１０７２、２０５１、２０７１〜２０７３ 部分層
３０７０、３０７１ 接着部分構造体
５０７１ 第１の部分層
５０７２ 第２の部分層
５０７３ 第３の部分層

Claims (20)

  1. 半導体本体（１０６、２０６、３０６）に電気接続された金属構造体（１０５、２０５、３０５）と、
    前記金属構造体（１０５、２０５、３０５）と前記半導体本体（１０６、２０６、３０６）との間の金属接着およびバリア構造体（１０７、２０７、３０７）であって、チタンおよびタングステンを含む層と、チタンおよびタングステンを含む前記層上のチタン、タングステン、および窒素を含む層と、チタン、タングステン、および窒素を含む前記層上のタングステン層とを備える、金属接着およびバリア構造体（１０７、２０７、３０７）と
    を備える半導体デバイス（１００、２００、３００）。
  2. チタンおよびタングステンを含む前記層が、３０ｎｍ〜６００ｎｍの範囲内の厚さを有するＴｉＷ層である、請求項１に記載の半導体デバイス（１００、２００、３００）。
  3. チタン、タングステン、および窒素を含む前記層の厚さが３０ｎｍ〜６００ｎｍの範囲内にある、請求項１または２に記載の半導体デバイス（１００、２００、３００）。
  4. 前記金属接着およびバリア構造体（１０７、２０７、３０７）が、前記タングステン層上のチタンおよびタングステンを含む層をさらに備える、請求項１から３のいずれか一項に記載の半導体デバイス（１００、２００、３００）。
  5. 前記半導体本体と、チタンおよびタングステンを含む前記層との間の金属接着およびバリア部分構造体をさらに備え、前記金属接着およびバリア部分構造体が前記半導体本体と接触している、請求項１から４のいずれか一項に記載の半導体デバイス（１００、２００、３００）。
  6. 前記金属接着およびバリア部分構造体が、ＴｉＷ、ＴｉＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ｔａの１つまたは組み合わせで作製されている、請求項５に記載の半導体デバイス（１００、２００、３００）。
  7. 前記金属接着およびバリア部分構造体の厚さが３０ｎｍ〜６００ｎｍの範囲内にある、請求項６に記載の半導体デバイス（１００、２００、３００）。
  8. 半導体本体に電気接続された金属構造体と、
    前記金属構造体と前記半導体本体との間の金属接着およびバリア構造体であって、ＡｌおよびＣｕを含む層と、ＡｌおよびＣｕを含む前記層上のＴｉを含む層と、Ｔｉを含む前記層上のＴｉＮを含む層とを備え、ＡｌおよびＣｕを含む前記層が前記半導体本体（１０６、２０６、３０６）と接触している、金属接着およびバリア構造体と
    を備える半導体デバイス（１００、２００、３００）。
  9. ＡｌおよびＣｕを含む前記層がＳｉをさらに含む、請求項８に記載の半導体デバイス（１００、２００、３００）。
  10. ＴｉＮを含む前記層の厚さが５ｎｍ〜１５０ｎｍの範囲内にある、請求項８に記載の半導体デバイス（１００、２００、３００）。
  11. Ｔｉを含む前記層の厚さが１ｎｍ〜１５０ｎｍの範囲内にある、請求項８に記載の半導体デバイス（１００、２００、３００）。
  12. 前記金属構造体（１０５、２０５、３０５）が、前記金属接着およびバリア構造体（１０７、２０７、３０７）と直接接触している銅層を備え、前記銅層の厚さが４μｍよりも大きい、請求項１から１１のいずれか一項に記載の半導体デバイス（１００、２００、３００）。
  13. 前記銅層上の少なくとももう１つの金属層をさらに備える、請求項１２に記載の半導体デバイス（１００、２００、３００）。
  14. チタン、タングステン、および窒素を含む前記層内の窒素の原子百分率（ａｔ．％）が１％〜５０％の範囲内にある、請求項１から７のいずれか一項に記載の半導体デバイス（１００、２００、３００）。
  15. 半導体デバイスを製造する方法（４００）であって、
    半導体本体上に金属接着およびバリア構造体を形成すること（Ｓ４００）と、
    前記金属接着およびバリア構造体上に金属構造体を形成することと
    を含み、前記金属接着およびバリア層の形成が、
    チタンおよびタングステンを含む層を形成することと、チタンおよびタングステンを含む前記層上にチタン、タングステン、および窒素を含む層を形成すること（Ｓ４１０）と、チタン、タングステン、および窒素を含む前記層上にタングステン層をさらに形成することと
    を含む、方法。
  16. チタン、タングステン、および窒素を含む前記層の形成が、
    チタンおよびタングステンを含む層を形成することと、
    チタンおよびタングステンを含む前記層を窒化することと
    を含む、請求項１５に記載の方法（４００）。
  17. チタン、タングステン、および窒素を含む前記層がスパッタプロセスによって形成される、請求項１５に記載の方法（４００）。
  18. チタンおよびタングステンを含む前記層と、チタン、タングステン、および窒素を含む前記層との一方または両方の形成前の表面洗浄プロセスをさらに含む、請求項１５から１７のいずれか一項に記載の方法（４００）。
  19. チタンおよびタングステンを含む前記層と、チタン、タングステン、および窒素を含む前記層との一方または両方が化学気相成長によって形成される、請求項１５に記載の方法（４００）。
  20. 前記金属接着およびバリア構造体の最上部および前記金属構造体の最下部が、真空状態の中断なく同じ処理チャンバ内で形成される、請求項１５から１９のいずれか一項に記載の方法（４００）。
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