JP6421675B2 - 半導体装置 - Google Patents
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Description
本発明の半導体装置は、第1の導電型をもつ第1の半導体層を具備する半導体基板において、当該半導体基板における前記第1の半導体層よりも表面側に形成され前記第1の導電型と逆の第2の導電型をもつ第2の半導体層と、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第1の主電極と、前記第1の半導体層に接続された第2の主電極との間に流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記外周領域において、各前記外周領域溝の底部を囲み前記第2の導電型をもつ埋め込み半導体層が前記第1の半導体層中において各前記外周領域溝毎に設けられ、各前記埋め込み半導体層の、対応する各前記外周領域溝の底部からの最大深さが、前記セル領域から離間するに従って浅くされたことを特徴とする。
本発明の半導体装置は、前記外周領域溝の延伸方向と垂直な断面視において、前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする。
本発明の半導体装置は、前記断面視における各前記埋め込み半導体層の径が、前記セル領域から離間するに従って小さくされたことを特徴とする。
本発明の半導体装置において、前記外周領域溝の中には、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする。
本発明の半導体装置において、前記埋め込み半導体層は、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする。
本発明の半導体装置において、複数の前記外周領域溝の深さは同等とされたことを特徴とする。
本発明の半導体装置は、前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする。
本発明の半導体装置は、前記第1の主電極がソース電極、前記第2の主電極がドレイン電極とされたパワーMOSFETであることを特徴とする。
20、80 半導体基板
21、25、81、85 n+層
22、82 n−層(第1の半導体層)
23、83 p−層(第2の半導体層)
24、84 溝(セル領域溝)
26、36、86、96 酸化膜
27、87 ゲート電極
28、88 層間絶縁層
29、89 ソース電極(第1の主電極)
30、90 ドレイン電極(第2の主電極)
34、94 溝(外周領域溝)
37、97 フローティング電極(溝内電極)
38、98、381、382、383 フローティングp型層(埋め込み半導体層)
41 トレンチソース電極(シールド電極)
X セル領域
Y 外周領域
Claims (8)
- 第1の導電型をもつ第1の半導体層を具備する半導体基板において、
当該半導体基板における前記第1の半導体層よりも表面側に形成され前記第1の導電型と逆の第2の導電型をもつ第2の半導体層と、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第1の主電極と、前記第1の半導体層に接続された第2の主電極との間に流れる電流が制御されるセル領域と、
平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第1の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、
が設けられた半導体装置であって、
前記外周領域において、
各前記外周領域溝の底部を囲み前記第2の導電型をもつ埋め込み半導体層が前記第1の半導体層中において各前記外周領域溝毎に設けられ、
各前記埋め込み半導体層の、対応する各前記外周領域溝の底部からの最大深さが、前記セル領域から離間するに従って浅くされたことを特徴とする半導体装置。 - 前記外周領域溝の延伸方向と垂直な断面視において、
前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする請求項1に記載の半導体装置。 - 前記断面視における各前記埋め込み半導体層の径が、前記セル領域から離間するに従って小さくされたことを特徴とする請求項2に記載の半導体装置。
- 前記外周領域溝の中には、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
- 前記埋め込み半導体層は、前記第1の主電極、前記第2の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
- 複数の前記外周領域溝の深さは同等とされたことを特徴とする請求項1から請求項5までのいずれか1項に記載の半導体装置。
- 前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする請求項6に記載の半導体装置。
- 前記第1の主電極がソース電極、前記第2の主電極がドレイン電極とされたパワーMOSFETであることを特徴とする請求項1から請求項7までのいずれか1項に記載の半導体装置。
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