JP6418686B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6418686B2 JP6418686B2 JP2014261831A JP2014261831A JP6418686B2 JP 6418686 B2 JP6418686 B2 JP 6418686B2 JP 2014261831 A JP2014261831 A JP 2014261831A JP 2014261831 A JP2014261831 A JP 2014261831A JP 6418686 B2 JP6418686 B2 JP 6418686B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- forming
- semiconductor element
- wiring layer
- thermal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置およびその製造方法に係わる。
半導体装置の基板や配線に電流が流れると発熱する。近年、半導体装置の小型・高密度化に伴い発熱密度が高くなっている。また、近年ではパワー素子だけでなく、動作電圧の低いシステムＬＳＩ、イメージセンサなどにおいても近年の高集積化により１チップ当たりに流れる電流量が多くなってきており、素子の熱抵抗低減の要望が高まっている。
温度が上昇すると半導体装置の特性が大きく変動し、信頼性が著しく低下する。この温度上昇を防ぐため、半導体装置にサーマルビアやサーマルボールを設けて放熱させることが行われている（特許文献１、２参照）。
温度が上昇すると半導体装置の特性が大きく変動し、信頼性が著しく低下する。この温度上昇を防ぐため、半導体装置にサーマルビアやサーマルボールを設けて放熱させることが行われている（特許文献１、２参照）。
特許文献１の半導体装置の断面図を図５に示す。
図５において、半導体素子２の動作時に発生した熱は、半導体チップ２の裏面から電極２１およびサーマルビア６を通じて基板１裏面の電極２３に伝わり放散されるようになっている。
図５において、半導体素子２の動作時に発生した熱は、半導体チップ２の裏面から電極２１およびサーマルビア６を通じて基板１裏面の電極２３に伝わり放散されるようになっている。
特許文献２の半導体装置の断面図を図６に示す。
図６において、半導体装置は支持板１、半導体素子２、複数のサーマルビア６、配線層５、複数のサーマルバンプパッド１７、１７’、及び複数のバンプ電極２２及び搭載用電極２３を有している。
サーマルビア６は、支持板１を貫通している。サーマルバンプパッド１７、１７’はサーマルビア６に熱的に接続されている。サーマルバンプパッド１７には、熱伝達部材としてのサーマルバンプ１８が熱的に接続されている。
図６において、半導体装置は支持板１、半導体素子２、複数のサーマルビア６、配線層５、複数のサーマルバンプパッド１７、１７’、及び複数のバンプ電極２２及び搭載用電極２３を有している。
サーマルビア６は、支持板１を貫通している。サーマルバンプパッド１７、１７’はサーマルビア６に熱的に接続されている。サーマルバンプパッド１７には、熱伝達部材としてのサーマルバンプ１８が熱的に接続されている。
図７にサーマルビアを半導体素子表面に設けた従来の半導体パッケージの構造の詳細を示す。
図７Ａは半導体パッケージの断面図であり、図７Ｂ及び図７Ｃは図７Ａの要部断面図である。
図７Ｂは半導体素子の保護膜が窒化膜１１のみからなる場合を示し、図７Ｃは保護膜が窒化膜１１とポリイミド１２とからなる場合を示す。
図７Ｂ及び図７Ｃに示すように従来は半導体表面からサーマルビア６を設けるにはサーマルビア６を受ける為の受けランド１５が必要であり、受けランド１５を形成するための工程が必要であった。
図７Ａは半導体パッケージの断面図であり、図７Ｂ及び図７Ｃは図７Ａの要部断面図である。
図７Ｂは半導体素子の保護膜が窒化膜１１のみからなる場合を示し、図７Ｃは保護膜が窒化膜１１とポリイミド１２とからなる場合を示す。
図７Ｂ及び図７Ｃに示すように従来は半導体表面からサーマルビア６を設けるにはサーマルビア６を受ける為の受けランド１５が必要であり、受けランド１５を形成するための工程が必要であった。
図８にサーマルバンプを半導体素子表面に設けた従来の半導体パッケージの構造の詳細を示す。
図８Ａは半導体パッケージの断面図であり、図８Ｂは図８Ａの要部断面図である。
図８Ｂに示すように、従来はサーマルバンプ１８を窒化膜１１を有する半導体素子２の表面に設けるには実装前に半導体素子２の表面に再配線層１６によりサーマルパッド１７を形成したのち、バンプ１８を形成し、これを基板に実装する必要があった。
図８Ａは半導体パッケージの断面図であり、図８Ｂは図８Ａの要部断面図である。
図８Ｂに示すように、従来はサーマルバンプ１８を窒化膜１１を有する半導体素子２の表面に設けるには実装前に半導体素子２の表面に再配線層１６によりサーマルパッド１７を形成したのち、バンプ１８を形成し、これを基板に実装する必要があった。
本発明は半導体素子の能動部表面にサーマルビアを簡便な方法で設けることにより熱抵抗を低減した低熱抵抗の半導体装置及びその製造方法を提供することを目的とする。
本発明者らは、鋭意検討を進めた結果、サーマルビアの開口にレーザーアブレーション法を用いることによって半導体素子の窒化膜又は酸化ケイ素膜とサーマルビアとが直接接触する構造とすることができることを見いだして、本発明を完成した。
すなわち、本発明は以下に記載する通りのものである。
すなわち、本発明は以下に記載する通りのものである。
（１）支持体と、
前記支持体の一方の主面に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁層と、
前記絶縁層内に設けられた配線層と、
前記絶縁層内に設けられ前記配線層に電気接続している導電ビアと、
前記絶縁層内に設けられ、前記半導体素子及び前記配線層と熱的に接続されているサーマルビアと、を含み、
前記半導体素子の表面は窒化膜又は酸化ケイ素膜を有しており、
前記サーマルビアは前記窒化膜又は酸化ケイ素膜に直接接触しており、
前記配線層と電気的に接続された外部端子が前記支持体の前記半導体素子の素子回路面側に設けられている
ことを特徴とする半導体装置。
（２）支持体と、
前記支持体の一方の主面に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁層と、
前記絶縁層内に設けられた配線層と、
前記絶縁層内に設けられ前記配線層に電気接続している導電ビアと、
前記絶縁層内に設けられ、前記半導体素子及び前記配線層と熱的に接続されているサーマルビアと、を含み、
前記半導体素子の表面は窒化膜又は酸化ケイ素膜とポリイミド膜とをこの順に有しており、
前記サーマルビアは前記ポリイミド膜を貫通して前記窒化膜又は酸化ケイ素膜に直接接触しており、
前記配線層と電気的に接続された外部端子が前記支持体の前記半導体素子の素子回路面側に設けられている
ことを特徴とする半導体装置。
（３）前記絶縁層はエポキシ樹脂とフィラーとの混合物からなることを特徴とする上記（１）又は（２）に記載の半導体装置。
（４）前記絶縁層は感光性樹脂からなることを特徴とする上記（１）又は（２）に記載の半導体装置。
（５）支持板の一方の主面に、表面に窒化膜又は酸化ケイ素膜を有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に絶縁層を形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成して、導電ビア用ビアホール及びサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（６）支持板の一方の主面に、その表面から窒化膜又は酸化ケイ素膜とポリイミド膜とをこの順に有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に熱硬化性樹脂を含む絶縁層を形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層及びポリイミド膜を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成して、導電ビア用ビアホール及びサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（７）支持板の一方の主面に、その表面から窒化膜又は酸化ケイ素膜及びポリイミド膜をこの順に有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に感光性樹脂からなる絶縁層を形成する工程、
前記半導体素子の電極の位置に対応する前記絶縁層をフォトリソグラフィー法によって開口して導電ビア用ビアホールを形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層及びポリイミド膜を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成してサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（８）前記レーザーがエキシマレーザー又はフェムト秒レーザーであることを特徴とする上記（５）〜（７）のいずれかに記載の半導体装置の製造方法。
前記支持体の一方の主面に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁層と、
前記絶縁層内に設けられた配線層と、
前記絶縁層内に設けられ前記配線層に電気接続している導電ビアと、
前記絶縁層内に設けられ、前記半導体素子及び前記配線層と熱的に接続されているサーマルビアと、を含み、
前記半導体素子の表面は窒化膜又は酸化ケイ素膜を有しており、
前記サーマルビアは前記窒化膜又は酸化ケイ素膜に直接接触しており、
前記配線層と電気的に接続された外部端子が前記支持体の前記半導体素子の素子回路面側に設けられている
ことを特徴とする半導体装置。
（２）支持体と、
前記支持体の一方の主面に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁層と、
前記絶縁層内に設けられた配線層と、
前記絶縁層内に設けられ前記配線層に電気接続している導電ビアと、
前記絶縁層内に設けられ、前記半導体素子及び前記配線層と熱的に接続されているサーマルビアと、を含み、
前記半導体素子の表面は窒化膜又は酸化ケイ素膜とポリイミド膜とをこの順に有しており、
前記サーマルビアは前記ポリイミド膜を貫通して前記窒化膜又は酸化ケイ素膜に直接接触しており、
前記配線層と電気的に接続された外部端子が前記支持体の前記半導体素子の素子回路面側に設けられている
ことを特徴とする半導体装置。
（３）前記絶縁層はエポキシ樹脂とフィラーとの混合物からなることを特徴とする上記（１）又は（２）に記載の半導体装置。
（４）前記絶縁層は感光性樹脂からなることを特徴とする上記（１）又は（２）に記載の半導体装置。
（５）支持板の一方の主面に、表面に窒化膜又は酸化ケイ素膜を有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に絶縁層を形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成して、導電ビア用ビアホール及びサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（６）支持板の一方の主面に、その表面から窒化膜又は酸化ケイ素膜とポリイミド膜とをこの順に有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に熱硬化性樹脂を含む絶縁層を形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層及びポリイミド膜を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成して、導電ビア用ビアホール及びサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（７）支持板の一方の主面に、その表面から窒化膜又は酸化ケイ素膜及びポリイミド膜をこの順に有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に感光性樹脂からなる絶縁層を形成する工程、
前記半導体素子の電極の位置に対応する前記絶縁層をフォトリソグラフィー法によって開口して導電ビア用ビアホールを形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層及びポリイミド膜を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成してサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。
（８）前記レーザーがエキシマレーザー又はフェムト秒レーザーであることを特徴とする上記（５）〜（７）のいずれかに記載の半導体装置の製造方法。
本発明の半導体装置は以下に記載する通りの効果を奏することができる。
・サーマルビアを受ける為のランドを必要としないため、半導体素子の熱をより効率的に放熱することができる。
・サーマルビアを受ける為のランドを必要とないため、半導体製造方法における工程数を削減することができる。
・サーマルビアを受ける為のランドを必要としないため、半導体素子の熱をより効率的に放熱することができる。
・サーマルビアを受ける為のランドを必要とないため、半導体製造方法における工程数を削減することができる。
以下、本発明を実施するための形態について説明する。なお、以下の記載では実施形態を図面に基づいて説明するが、それらの図面は図解のために供されるものであり、本発明はそれらの図面に限定されるものではない。
（実施形態１）
図１は本発明に係る半導体装置の実施形態１を示す縦断面図である。
図１Ａに示した半導体装置１０は、支持体１、該支持体１に接着層３によって固着された半導体素子２、第１絶縁層４ａ、第２絶縁層４ｂ、第３絶縁層４ｃ、第４絶縁層４ｄ、第１配線層５ａ、第２配線層５ｂ、第３配線層５ｃ、複数のサーマルビア６、導電ビア７及び外部端子９から構成されている。半導体素子２は電極２１を有している。
第１配線層５ａは第１絶縁層４ａの表面に、第２配線層５ｂは第２絶縁層４ｂの表面に、第３配線層５ｃは第３絶縁層４ｃの表面にそれぞれ形成されている。
図１は本発明に係る半導体装置の実施形態１を示す縦断面図である。
図１Ａに示した半導体装置１０は、支持体１、該支持体１に接着層３によって固着された半導体素子２、第１絶縁層４ａ、第２絶縁層４ｂ、第３絶縁層４ｃ、第４絶縁層４ｄ、第１配線層５ａ、第２配線層５ｂ、第３配線層５ｃ、複数のサーマルビア６、導電ビア７及び外部端子９から構成されている。半導体素子２は電極２１を有している。
第１配線層５ａは第１絶縁層４ａの表面に、第２配線層５ｂは第２絶縁層４ｂの表面に、第３配線層５ｃは第３絶縁層４ｃの表面にそれぞれ形成されている。
図１Ｂは図１Ａにおける半導体素子２の表面と接触するサーマルビア６の端部付近を拡大して示した図である。
本実施形態においては、半導体素子２としては表面に保護膜として窒化膜１１のみを有するものを用いる。
図１Ｂに示すようにサーマルビアの先端は半導体素子の窒化膜に直接に接触しているため、放熱効果が大きくなる。
本実施形態の半導体装置は配線層を３層備えているが、製品仕様によっては配線層を１層又は２層備えるようにするか、配線層を４層以上備えるようにしても良い。
本実施形態においては、半導体素子２としては表面に保護膜として窒化膜１１のみを有するものを用いる。
図１Ｂに示すようにサーマルビアの先端は半導体素子の窒化膜に直接に接触しているため、放熱効果が大きくなる。
本実施形態の半導体装置は配線層を３層備えているが、製品仕様によっては配線層を１層又は２層備えるようにするか、配線層を４層以上備えるようにしても良い。
＜製造方法＞
本実施形態の半導体装置の製造方法について図２−１〜図２−４に基づいて工程順に以下説明する。（Ａ)半導体素子搭載工程（図２Ａ）
支持体１の一方の主面に半導体素子２を接着層３によって固着し、半導体素子２を支持体１に搭載する。
（Ｂ)封止工程（図２Ｂ）
支持体１の半導体素子２の搭載面を第１絶縁層４ａで封止する。
第１絶縁層４ａの材料としては熱硬化性樹脂とシリカフィラーとからなる樹脂フィルムを用いることができる。熱硬化性樹脂としてはエポキシ樹脂を用いることが好ましい。
前記樹脂フィルムを支持板１及び半導体素子２上に載置しプレス装置やロールラミネーターなどで半導体素子２を封止する。
本実施形態の半導体装置の製造方法について図２−１〜図２−４に基づいて工程順に以下説明する。（Ａ)半導体素子搭載工程（図２Ａ）
支持体１の一方の主面に半導体素子２を接着層３によって固着し、半導体素子２を支持体１に搭載する。
（Ｂ)封止工程（図２Ｂ）
支持体１の半導体素子２の搭載面を第１絶縁層４ａで封止する。
第１絶縁層４ａの材料としては熱硬化性樹脂とシリカフィラーとからなる樹脂フィルムを用いることができる。熱硬化性樹脂としてはエポキシ樹脂を用いることが好ましい。
前記樹脂フィルムを支持板１及び半導体素子２上に載置しプレス装置やロールラミネーターなどで半導体素子２を封止する。
（Ｃ）ビアホール形成工程（図２Ｃ）
半導体素子の電極部及びサーマルビア部に対応する絶縁層の樹脂面にエキシマレーザー又はフェムト秒レーザーを照射してレーザーアブレーション法によりビアホール８（サーマルビア用ビアホール８ａ及び導電ビア用ビアホール８ｂ）を開口する。
通常のレーザー加工に用いられるＣＯ２レーザーやＹＡＧレーザーは被照射部位の樹脂の分子が光エネルギーを吸収して振動し、熱エネルギーに変換されて溶融・蒸発することで加工され、保護膜である窒化膜１１が損傷を受ける。これに対して本実施形態で用いるエキシマレーザー又はフェムト秒レーザーは光エネルギーで被照射部位の樹脂の分子の分子結合を切断し、周辺部分に熱拡散せずに分子を除去する「アブレーション」という現象を利用して加工する非熱加工である。このため、レーザーアブレーション法によれば、半導体素子の電極の材料であるＡｌやＣｕ及び半導体の保護膜である窒化膜はアブレーションする速度が遅いため加工されることがなく、開口の形成は電極上や保護膜上で止めることができる。
（Ｄ）シード層形成工程（図２Ｄ）
スパッタリングによりシード層１３を形成して第１熱絶縁層４ａに導電性を付与する。なお、シード層１３を形成する前に逆スパッタにより電極表面の酸化膜を除去しておく。
シード層１３の材料としてはＴｉ／ＣｕやＴｉＷ／Ｃｕ等を用いることができる。
（Ｅ）パターニング工程（図２Ｅ）
感光性のフォトレジスト１４を塗布し、第１配線層５ａを形成するためのパターニングを行う。
半導体素子の電極部及びサーマルビア部に対応する絶縁層の樹脂面にエキシマレーザー又はフェムト秒レーザーを照射してレーザーアブレーション法によりビアホール８（サーマルビア用ビアホール８ａ及び導電ビア用ビアホール８ｂ）を開口する。
通常のレーザー加工に用いられるＣＯ２レーザーやＹＡＧレーザーは被照射部位の樹脂の分子が光エネルギーを吸収して振動し、熱エネルギーに変換されて溶融・蒸発することで加工され、保護膜である窒化膜１１が損傷を受ける。これに対して本実施形態で用いるエキシマレーザー又はフェムト秒レーザーは光エネルギーで被照射部位の樹脂の分子の分子結合を切断し、周辺部分に熱拡散せずに分子を除去する「アブレーション」という現象を利用して加工する非熱加工である。このため、レーザーアブレーション法によれば、半導体素子の電極の材料であるＡｌやＣｕ及び半導体の保護膜である窒化膜はアブレーションする速度が遅いため加工されることがなく、開口の形成は電極上や保護膜上で止めることができる。
（Ｄ）シード層形成工程（図２Ｄ）
スパッタリングによりシード層１３を形成して第１熱絶縁層４ａに導電性を付与する。なお、シード層１３を形成する前に逆スパッタにより電極表面の酸化膜を除去しておく。
シード層１３の材料としてはＴｉ／ＣｕやＴｉＷ／Ｃｕ等を用いることができる。
（Ｅ）パターニング工程（図２Ｅ）
感光性のフォトレジスト１４を塗布し、第１配線層５ａを形成するためのパターニングを行う。
（Ｆ）第１配線層形成工程（図２Ｆ）
電解メッキ法によって、シード層１３を形成した第１絶縁層４ａの表面に第１配線層５ａを形成すると共に、サーマルビア用ビアホール８ａ、導電ビア用ビアホール８ｂ内にサーマルビア６及び導電ビア７を形成する。
（Ｇ）レジスト除去及びエッチング工程（図２Ｇ）
フォトレジストをレジスト剥離液で除去し、次いでシード層１３をエッチングして除去する。第１絶縁層４ａの表面には配線層５ａが形成される。
（Ｈ）第１配線層封止工程（図２Ｈ）
第２絶縁層４ｂによって第１配線層５ａを封止する。
（Ｉ）ビアホール形成工程（図２Ｉ）
放熱経路となるサーマルビアと第１配線層５ａと第２配線層５ｂとを接続するためのビア（サーマルビア用ビアホール８ａ、導電ビア用ビアホール８ｂ）を形成する。
（Ｊ）第２配線層形成工程（図２Ｊ）
前記（Ｃ）〜（Ｇ）の工程を繰り返して第２配線層５ｂを形成する。
電解メッキ法によって、シード層１３を形成した第１絶縁層４ａの表面に第１配線層５ａを形成すると共に、サーマルビア用ビアホール８ａ、導電ビア用ビアホール８ｂ内にサーマルビア６及び導電ビア７を形成する。
（Ｇ）レジスト除去及びエッチング工程（図２Ｇ）
フォトレジストをレジスト剥離液で除去し、次いでシード層１３をエッチングして除去する。第１絶縁層４ａの表面には配線層５ａが形成される。
（Ｈ）第１配線層封止工程（図２Ｈ）
第２絶縁層４ｂによって第１配線層５ａを封止する。
（Ｉ）ビアホール形成工程（図２Ｉ）
放熱経路となるサーマルビアと第１配線層５ａと第２配線層５ｂとを接続するためのビア（サーマルビア用ビアホール８ａ、導電ビア用ビアホール８ｂ）を形成する。
（Ｊ）第２配線層形成工程（図２Ｊ）
前記（Ｃ）〜（Ｇ）の工程を繰り返して第２配線層５ｂを形成する。
（Ｋ）第２配線層封止工程（図２Ｋ）
第３絶縁層４ｃによって第２配線層５ｂを封止する。
（Ｌ）ビアホール形成工程（図２Ｌ）
第３絶縁層４ｃにサーマルビア用ビアホール８ａ及び第２配線層５ｂと第３配線層５ｃとを接続するための導電ビア用ビアホール８ｂを形成する。
第３絶縁層４ｃによって第２配線層５ｂを封止する。
（Ｌ）ビアホール形成工程（図２Ｌ）
第３絶縁層４ｃにサーマルビア用ビアホール８ａ及び第２配線層５ｂと第３配線層５ｃとを接続するための導電ビア用ビアホール８ｂを形成する。
（Ｍ）第３配線層形成工程（図２Ｍ）
前記（Ｃ）〜（Ｇ）の工程を繰り返して第３配線層５ｃを形成する。
（Ｎ）第３配線層封止工程（図２Ｎ）
第４絶縁層４ｄで第３配線層５ｃを封止する。
（Ｏ）外部端子搭載工程（図２Ｏ）
外部端子搭載部の第４絶縁層５ｄに開口を形成し、該開口に外部端子９を搭載する。外部端子９の材料としてははんだを使用する。
前記（Ｃ）〜（Ｇ）の工程を繰り返して第３配線層５ｃを形成する。
（Ｎ）第３配線層封止工程（図２Ｎ）
第４絶縁層４ｄで第３配線層５ｃを封止する。
（Ｏ）外部端子搭載工程（図２Ｏ）
外部端子搭載部の第４絶縁層５ｄに開口を形成し、該開口に外部端子９を搭載する。外部端子９の材料としてははんだを使用する。
前記（ｂ）工程については以下の実施形態を採用することができる。
すなわち、前記（ｂ）工程において、熱硬化性樹脂とシリカフィラーとからなる樹脂フィルムを用いることに代えて、パウダー状の熱硬化性樹脂とシリカフィラーとからなる混合粉末を用い圧縮成形によって半導体素子を封止し、次いで前記（ｃ）工程を行う。
すなわち、前記（ｂ）工程において、熱硬化性樹脂とシリカフィラーとからなる樹脂フィルムを用いることに代えて、パウダー状の熱硬化性樹脂とシリカフィラーとからなる混合粉末を用い圧縮成形によって半導体素子を封止し、次いで前記（ｃ）工程を行う。
（実施形態２）
図３は本発明に係る半導体装置の実施形態２を示す断面図である。
図３Ａは半導体装置の断面図であり、図３Ｂは図３Ａのサーマルビア端部付近を拡大して示した図である。
本実施形態の半導体装置１０は実施形態１の半導体装置において、半導体素子２として表面に保護膜として、半導体側から窒化膜１１及びポリイミド膜１２を積層して設けた半導体素子２を用いたことを除いては実施形態１の半導体装置と同様の構成を有する。
図３Ｂに示すようにサーマルビアの先端は半導体素子２のポリイミド膜１２を貫通して窒化膜１１に直接に接触している。このため、放熱効果が大きくなる。
本実施形態の半導体装置１０は配線層を３層備えているが、製品仕様によっては配線層を１層又は２層としても良いし、４層以上としても良い。
図３は本発明に係る半導体装置の実施形態２を示す断面図である。
図３Ａは半導体装置の断面図であり、図３Ｂは図３Ａのサーマルビア端部付近を拡大して示した図である。
本実施形態の半導体装置１０は実施形態１の半導体装置において、半導体素子２として表面に保護膜として、半導体側から窒化膜１１及びポリイミド膜１２を積層して設けた半導体素子２を用いたことを除いては実施形態１の半導体装置と同様の構成を有する。
図３Ｂに示すようにサーマルビアの先端は半導体素子２のポリイミド膜１２を貫通して窒化膜１１に直接に接触している。このため、放熱効果が大きくなる。
本実施形態の半導体装置１０は配線層を３層備えているが、製品仕様によっては配線層を１層又は２層としても良いし、４層以上としても良い。
＜製造方法＞
実施形態２の半導体装置の製造方法は下記の点を除いて前記実施形態１の半導体装置の製造方法と同様である。
半導体素子の保護膜が窒化膜１１とポリイミド膜１２との２層構造であり、レーザーアブレーションにより、第１絶縁層４ａの樹脂とポリイミド膜１２とを開口し窒化膜１１上で開口を止める点。
実施形態２の半導体装置の製造方法は下記の点を除いて前記実施形態１の半導体装置の製造方法と同様である。
半導体素子の保護膜が窒化膜１１とポリイミド膜１２との２層構造であり、レーザーアブレーションにより、第１絶縁層４ａの樹脂とポリイミド膜１２とを開口し窒化膜１１上で開口を止める点。
（実施形態３）
実施形態２では第１絶縁層の材料として熱硬化性樹脂とシリカフィラーとの混合物を用いたが、実施形態３では、第１絶縁層の材料として感光性樹脂を用いる。
そして、第１絶縁層の材料として感光性樹脂を用いた場合にはフォトリソグラフィーによって加工することができる。ポリイミド膜はフォトリソグラフィーによって加工できないため、レーザーアブレーションによりポリイミド膜を除去する。
従って、実施形態３では前記（ｃ）工程に代えて以下の（ｃ’）工程を採用することができる。
（ｃ’）半導体素子２の電極２１上の感光性樹脂からなる第１絶縁層４ａにフォトリソグラフィー法で導電ビア用ビアホールを開口する。
次いで、感光性樹脂を熱硬化させた後にエキシマレーザー又はフェムト秒レーザー用いてレーザーアブレーション法によってサーマルビア用のビアホールを開口する。
実施形態２では第１絶縁層の材料として熱硬化性樹脂とシリカフィラーとの混合物を用いたが、実施形態３では、第１絶縁層の材料として感光性樹脂を用いる。
そして、第１絶縁層の材料として感光性樹脂を用いた場合にはフォトリソグラフィーによって加工することができる。ポリイミド膜はフォトリソグラフィーによって加工できないため、レーザーアブレーションによりポリイミド膜を除去する。
従って、実施形態３では前記（ｃ）工程に代えて以下の（ｃ’）工程を採用することができる。
（ｃ’）半導体素子２の電極２１上の感光性樹脂からなる第１絶縁層４ａにフォトリソグラフィー法で導電ビア用ビアホールを開口する。
次いで、感光性樹脂を熱硬化させた後にエキシマレーザー又はフェムト秒レーザー用いてレーザーアブレーション法によってサーマルビア用のビアホールを開口する。
（実施形態４）
図４は本発明に係る半導体装置の実施形態４を示す縦断面図である。
本実施形態の半導体装置は実施形態１の半導体装置において、半導体素子２と接するサーマルビア６の水平断面積を大きくしたこと以外は実施形態１の半導体装置と同様の構成を有する。
図４に示すようにこの半導体装置は、サーマルビア６と半導体素子２との接触面積が大きいため半導体素子２の表面と接する第１絶縁層４ａの体積が減少し、半導体素子２の表面と接触するサーマルビア６の体積が増えるので、サーマルビア６を個別に分離した状態で設ける場合に比べて効果的に放熱ができる。
図４は本発明に係る半導体装置の実施形態４を示す縦断面図である。
本実施形態の半導体装置は実施形態１の半導体装置において、半導体素子２と接するサーマルビア６の水平断面積を大きくしたこと以外は実施形態１の半導体装置と同様の構成を有する。
図４に示すようにこの半導体装置は、サーマルビア６と半導体素子２との接触面積が大きいため半導体素子２の表面と接する第１絶縁層４ａの体積が減少し、半導体素子２の表面と接触するサーマルビア６の体積が増えるので、サーマルビア６を個別に分離した状態で設ける場合に比べて効果的に放熱ができる。
１ 支持体
２ 半導体素子
３ 接着層
４ａ 第１絶縁層
４ｂ 第２絶縁層
４ｃ 第３絶縁層
４ｄ 第４絶縁層
５ 配線層
５ａ 第１配線層
５ｂ 第２配線層
５ｃ 第３配線層
６ サーマルビア
７ 導電ビア
８ａ サーマルビア用ビアホール
８ｂ 導電ビア用ビアホール
９ 外部端子
１０ 半導体装置
１１ 窒化膜、酸化ケイ素膜
１２ ポリイミド膜
１３ シード層
１４ フォトレジスト
１５ 受けランド
１６ 再配線層
１７、１７’ サーマルバンプパッド
１８ サーマルバンプ
１９ ワイヤ
２１ 電極
２２ バンプ電極
２３ 電極、搭載用電極
２４、２５ 保護膜
２６ 絶縁層
２ 半導体素子
３ 接着層
４ａ 第１絶縁層
４ｂ 第２絶縁層
４ｃ 第３絶縁層
４ｄ 第４絶縁層
５ 配線層
５ａ 第１配線層
５ｂ 第２配線層
５ｃ 第３配線層
６ サーマルビア
７ 導電ビア
８ａ サーマルビア用ビアホール
８ｂ 導電ビア用ビアホール
９ 外部端子
１０ 半導体装置
１１ 窒化膜、酸化ケイ素膜
１２ ポリイミド膜
１３ シード層
１４ フォトレジスト
１５ 受けランド
１６ 再配線層
１７、１７’ サーマルバンプパッド
１８ サーマルバンプ
１９ ワイヤ
２１ 電極
２２ バンプ電極
２３ 電極、搭載用電極
２４、２５ 保護膜
２６ 絶縁層
Claims (8)
- 支持体と、
前記支持体の一方の主面に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁層と、
前記絶縁層内に設けられた配線層と、
前記絶縁層内に設けられ前記配線層に電気接続している導電ビアと、
前記絶縁層内に設けられ、前記半導体素子及び前記配線層と熱的に接続されているサーマルビアと、を含み、
前記半導体素子の表面は窒化膜又は酸化ケイ素膜を有しており、
前記サーマルビアは前記窒化膜又は酸化ケイ素膜に直接接触しており、
前記配線層と電気的に接続された外部端子が前記支持体の前記半導体素子の素子回路面側に設けられている
ことを特徴とする半導体装置。 - 支持体と、
前記支持体の一方の主面に接着層を介して素子回路面を上にして搭載された半導体素子と、
前記半導体素子及びその周辺を封止する絶縁層と、
前記絶縁層内に設けられた配線層と、
前記絶縁層内に設けられ前記配線層に電気接続している導電ビアと、
前記絶縁層内に設けられ、前記半導体素子及び前記配線層と熱的に接続されているサーマルビアと、を含み、
前記半導体素子の表面は窒化膜又は酸化ケイ素膜とポリイミド膜とをこの順に有しており、
前記サーマルビアは前記ポリイミド膜を貫通して前記窒化膜又は酸化ケイ素膜に直接接触しており、
前記配線層と電気的に接続された外部端子が前記支持体の前記半導体素子の素子回路面側に設けられている
ことを特徴とする半導体装置。 - 前記絶縁層はエポキシ樹脂とフィラーとの混合物からなることを特徴とする請求項１又は２に記載の半導体装置。
- 前記絶縁層は感光性樹脂からなることを特徴とする請求項１又は２に記載の半導体装置。
- 支持板の一方の主面に、表面に窒化膜又は酸化ケイ素膜を有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に絶縁層を形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成して、導電ビア用ビアホール及びサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。 - 支持板の一方の主面に、その表面から窒化膜又は酸化ケイ素膜とポリイミド膜とをこの順に有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に熱硬化性樹脂を含む絶縁層を形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層及びポリイミド膜を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成して、導電ビア用ビアホール及びサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。 - 支持板の一方の主面に、その表面から窒化膜又は酸化ケイ素膜及びポリイミド膜をこの順に有する複数の半導体素子をその素子回路面が上になるようにして配置し、固着する工程、
前記半導体素子及びその周辺に感光性樹脂からなる絶縁層を形成する工程、
前記半導体素子の電極の位置に対応する前記絶縁層をフォトリソグラフィー法によって開口して導電ビア用ビアホールを形成する工程、
前記絶縁層内にレーザー光によるレーザーアブレーション法により、前記絶縁層及びポリイミド膜を除去して前記窒化膜又は酸化ケイ素膜に達する開口を形成してサーマルビア用ビアホールを形成する工程、
前記絶縁層上に配線層を形成すると共に、前記導電ビア用ビアホール及び前記サーマルビア用ビアホール内に導電ビア及びサーマルビアを形成する工程、
前記配線層上に外部端子を形成する工程、
及び、
所定の位置で前記支持板及び前記絶縁層を切断することにより、１つまたは複数の半導体素子を含む半導体装置を分離する工程
を具備することを特徴とする半導体装置の製造方法。 - 前記レーザーがエキシマレーザー又はフェムト秒レーザーであることを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014261831A JP6418686B2 (ja) | 2014-12-25 | 2014-12-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014261831A JP6418686B2 (ja) | 2014-12-25 | 2014-12-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016122727A JP2016122727A (ja) | 2016-07-07 |
| JP6418686B2 true JP6418686B2 (ja) | 2018-11-07 |
Family
ID=56329199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014261831A Active JP6418686B2 (ja) | 2014-12-25 | 2014-12-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6418686B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7363030B2 (ja) * | 2018-01-17 | 2023-10-18 | 東レ株式会社 | 樹脂組成物、硬化膜、硬化膜のレリーフパターンの製造方法、電子部品、半導体装置、電子部品の製造方法、半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3813402B2 (ja) * | 2000-01-31 | 2006-08-23 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| JP2004327624A (ja) * | 2003-04-23 | 2004-11-18 | Shinko Electric Ind Co Ltd | 部品内蔵多層回路基板 |
| JP4316624B2 (ja) * | 2007-01-23 | 2009-08-19 | カシオ計算機株式会社 | 半導体装置 |
| JP4950693B2 (ja) * | 2007-02-19 | 2012-06-13 | 株式会社フジクラ | 電子部品内蔵型配線基板及びその実装部品 |
| US8569892B2 (en) * | 2008-10-10 | 2013-10-29 | Nec Corporation | Semiconductor device and manufacturing method thereof |
-
2014
- 2014-12-25 JP JP2014261831A patent/JP6418686B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016122727A (ja) | 2016-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102625910B1 (ko) | 인터포저 패키지 상의 임베딩된 다이 | |
| TWI425581B (zh) | 用於凹陷的半導體基底的技術和配置 | |
| US9478514B2 (en) | Pre-package and methods of manufacturing semiconductor package and electronic device using the same | |
| TWI567916B (zh) | 封裝與方法 | |
| JP5378130B2 (ja) | 半導体発光装置 | |
| KR20130140643A (ko) | 중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스 | |
| KR20120010616A (ko) | 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법 | |
| JP4485865B2 (ja) | 半導体装置、及びその製造方法 | |
| US7626260B2 (en) | Stack-type semiconductor device having cooling path on its bottom surface | |
| US9548219B2 (en) | Semiconductor package and fabrication method thereof and carrier structure | |
| JP6213554B2 (ja) | 半導体装置 | |
| JP2008210912A (ja) | 半導体装置及びその製造方法 | |
| CN105702658A (zh) | 半导体封装件及其制法 | |
| US9515040B2 (en) | Package structure and fabrication method thereof | |
| JP2007115760A (ja) | 半導体装置及びその製造方法 | |
| US11049796B2 (en) | Manufacturing method of packaging device | |
| JP6418686B2 (ja) | 半導体装置及びその製造方法 | |
| JP2019067973A (ja) | 電子部品内蔵基板及びその製造方法 | |
| JP2011119481A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7044653B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US20220384286A1 (en) | Chip package structure with heat conductive layer | |
| US8421173B2 (en) | Chip package structure and chip packaging process | |
| JP7406973B2 (ja) | 半導体装置 | |
| JP6678196B2 (ja) | 半導体装置及び配線構造体の製造方法 | |
| JP2016219535A (ja) | 電子回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170919 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180619 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181005 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6418686 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |