JP4485865B2 - 半導体装置、及びその製造方法 - Google Patents
半導体装置、及びその製造方法 Download PDFInfo
- Publication number
- JP4485865B2 JP4485865B2 JP2004205692A JP2004205692A JP4485865B2 JP 4485865 B2 JP4485865 B2 JP 4485865B2 JP 2004205692 A JP2004205692 A JP 2004205692A JP 2004205692 A JP2004205692 A JP 2004205692A JP 4485865 B2 JP4485865 B2 JP 4485865B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- semiconductor device
- resin
- electrode pad
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 297
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 239000000463 material Substances 0.000 claims description 91
- 239000000919 ceramic Substances 0.000 claims description 61
- 230000017525 heat dissipation Effects 0.000 claims description 57
- 238000001816 cooling Methods 0.000 claims description 53
- 238000007789 sealing Methods 0.000 claims description 48
- 229920005989 resin Polymers 0.000 claims description 47
- 239000011347 resin Substances 0.000 claims description 47
- 239000007788 liquid Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 230000000694 effects Effects 0.000 description 36
- 239000010949 copper Substances 0.000 description 28
- 239000000758 substrate Substances 0.000 description 26
- 230000001681 protective effect Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 16
- 230000005855 radiation Effects 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 16
- 239000004020 conductor Substances 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000007747 plating Methods 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 230000005679 Peltier effect Effects 0.000 description 8
- 238000007689 inspection Methods 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229920006332 epoxy adhesive Polymers 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000002195 synergetic effect Effects 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 239000007921 spray Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- -1 Cu and Al Chemical class 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/38—Cooling arrangements using the Peltier effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02375—Top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
特許文献1に記載の半導体装置は、CSPの封止樹脂内に金属の放熱用ポストを設け、半導体チップから発生する熱を、放熱用ポストを介して自然放熱している。
特許文献2に記載の半導体装置は、ペルチエ素子を用いて強制冷却しているため、特許文献1に記載の半導体装置よりも冷却効率は良くなる。しかしながら、別体のペルチエ素子を半導体チップ表面に取り付ける際、ペルチエ素子と半導体チップとの接合部に空気などが入ってしまう虞がある。この空気の層は熱の伝導を妨げ、ペルチエ素子の放熱効果を低下させてしまう。
冷却素子は、前記第1絶縁膜上に形成される第1導電層と、前記第1導電層上に形成され、一端が前記第2封止樹脂から露出されるN型半導体と、前記第1導電層上に形成され、一端が前記第2封止樹脂から露出されるP型半導体と、前記露出された前記N型半導体の一端に接して形成される第2導電層と、前記露出された前記P型半導体の一端に接して形成される第3導電層と、前記第1封止樹脂上に形成される第1電極パッド及び第2電極パッドと、前記第2絶縁膜上に形成され、前記第2導電層と前記第1電極パッドとを接続するように形成される第4導電層と、前記第3絶縁膜上に形成され、前記第3導電層と前記第2電極パッドとを接続するように形成される第5導電層と、前記第1電極パッド及び前記第2電極パッドに形成される球状電極とから構成される。
〔構造〕
図1は、第1参考例に係る樹脂封止半導体装置100の構造図である。図1(a)は樹脂封止半導体装置100の平面図を、図1(b)は図1(a)のA−A’で示す位置の同断面図を示している。
第1参考例に係る樹脂封止半導体装置100の冷却機能は、ペルチエ効果を利用するものである。
図2は、ペルチエ素子の冷却原理を示している。ペルチエ素子は、N型半導体とP型半導体を金属などの導体で直列に接続し、この直列構造に所定の電流を流すと、その電流の方向に応じて吸熱や放熱が生じる熱電変換素子である。図2のペルチエ素子では、N型半導体とP型半導体が導体Aを介して接続されており、N型半導体の一端には導体Bが、P型半導体の一端には導体Cが取り付けられている。今、N型半導体に接続する導体Bに+電圧を、P型半導体に接続する導体Cに−電圧を印可すると、導体B→N型半導体→導体A→P型半導体→導体Cの方向に電流が流れる。この場合、導体A側で熱の吸収が起こり、導体B側及び導体C側で熱の放出が起こる。
樹脂封止半導体装置100は、球状電極13、14a及び14bを介して実装基板16と接続される。図3の破線で囲まれた部分がペルチエ素子としての機能を果たす。すなわち、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとでペルチエ素子が構成される。今、外部より、球状電極14aに+電圧を、球状電極14bに−電圧を印可すると、球状電極14a→電極パッド6a→導電層10a→N型半導体11→導電層9→P型半導体12→導電層10b→電極パッド6b→球状電極14bの方向に電流が流れる。ここで、図2のペルチエ素子と対比すれば、導電層9が導体Aに、導電層10aが導体Bに、導電層10bが導体Cに相当するため、導電層9側で吸熱を生じ、導電層10a側及び10b側で放熱を生じることがわかる。導電層10a及び10bに伝わった熱は、直接空間に放出されるとともに、球状電極14a及び14bを介して実装基板16に伝わり放熱される。なお、半導体チップ1からの放熱経路は上記に限るものではないが、ここでは本参考例に関係する経路だけを示している。
図4乃至6は、図1(b)のA−A’で示す位置の断面を基に、樹脂封止半導体装置100の製造工程を簡略に示したものである。なお、W−CSPでは、封止工程をウエハ状態で行うため、図4乃至6はウエハ状態での加工となる。
まず、図4(a)に示すように、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する。半導体ウエハ1’は、素子形成面1a側に保護膜2と電極パッド4とを備えている。素子形成面1aには、トランジスタなどの半導体素子によって電子回路(図示せず)が構成されており、電極パッド4はそれらの半導体素子と電気的に接続している。また、電極パッド4の上方を除いて保護膜2が形成されている。保護膜2は、一般的にはシリコン酸化膜(SiO2)であるが、シリコン窒化膜(Si3N4)であってもよい。
次に、図4(c)に示すように、スパッタ法でCuを堆積し、ホトリソエッチングにより再配線層7及び導電層9を形成する。再配線層7は、電極パッド4に接続するように形成される。また、導電層9は、再配線層7と電気的に分離して形成される。なお、再配線層7及び導電層9の材料として、Cuの代わりにAlなどを使用することも可能である。
次に、図5(g)に示すように、封止樹脂15の表面を全面エッチング(グラインド)し、ポスト8、N型半導体11及びP型半導体12の表面を露出させる。
次に、図5(h)に示すように、スパッタ法でCuを堆積し、ホトリソエッチングにより、ポスト8上に電極パッド5を形成する。同時に、N型半導体11上に導電層10a及び電極パッド6aを形成し、P型半導体12上に導電層10b及び電極パッド6bを形成する。なお、電極パッド5、電極パッド6a、電極パッド6b、導電層10a及び10bの材料として、Cuの代わりにAlなどを使用することも可能である。
最後に、図6(j)に示すように、半導体ウエハ1’を個片化して樹脂封止半導体装置100が完成する。
第1参考例に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置100の内部に一体に作り込むことで、パッケージの小型化が実現できる。また、ペルチエ素子を構成する部材間、すなわち、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとがそれぞれ密接した構造となるため、別体のペルチエ素子を貼り付ける場合に懸念されるような、空気などの封入による冷却機能の低下を生じることはない。従って、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。さらに、ペルチエ素子の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図7は、第2参考例に係る樹脂封止半導体装置101の構造図である。図7(a)は樹脂封止半導体装置101の平面図を、図7(b)は図7(a)のA−A’で示す位置の同断面図を示している。
第2参考例に係る樹脂封止半導体装置101の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
樹脂封止半導体装置101では、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとで構成されるペルチエ素子による強制冷却効果と、セラミックの放熱材17による自然冷却効果との相乗効果により、さらに冷却効果を高めている。
第2参考例に係る樹脂封止半導体装置101の製造方法は、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する工程(図4(a))から、球状電極13、14a及び14bを形成する工程(図6(i))までは、第1参考例を製造する方法と同じである。第2参考例では、球状電極13、14a及び14bを形成する工程(図6(i))の後において、さらに、放熱材17を導電層10a及び10bの上に形成する工程が追加となる。
〔作用効果〕
第2参考例に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置101の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、熱伝導、熱放射に優れるセラミックの放熱材17を導電層10a及び10bの上に形成することで、さらに放熱効率が向上する。さらに、ペルチエ素子及び放熱材17の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図8は、第3参考例に係る樹脂封止半導体装置102の構造図である。図8(a)は樹脂封止半導体装置102の平面図を、図8(b)は図8(a)のA−A’で示す位置の同断面図を示している。
第3参考例に係る樹脂封止半導体装置102の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
樹脂封止半導体装置102では、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとで構成されるペルチエ素子による強制冷却効果と、セラミックの放熱材18による自然冷却効果との相乗効果により、さらに冷却効果を高めている。
第3参考例に係る樹脂封止半導体装置102の製造方法は、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する工程(図4(a))から、球状電極13、14a及び14bを形成する工程(図6(i))までは、第1参考例を製造する方法と同じである。第3参考例では、球状電極13、14a及び14bを形成する工程(図6(i))の後において、さらに、放熱材18を導電層10a及び10bの上に形成する工程が追加となる。
〔作用効果〕
第3参考例に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置102の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、熱伝導、熱放射に優れるセラミックの放熱材18を導電層10a及び10bの上に形成することで、さらに放熱効率が向上する。また、放熱材18の形成を液状セラミックの塗布で行うため、任意の領域に、任意の範囲でセラミックを形成でき、放熱設計の自由度が高くなる。また、液状セラミックの塗布をスプレーなどにより簡便に行えるため、作業性もよくなる。さらに、ペルチエ素子及び放熱材18の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図9は、第4参考例に係る樹脂封止半導体装置103の構造図であり、図1(a)のA−A’で示す位置と同位置の断面図を示している。
第4参考例に係る樹脂封止半導体装置103は、第1参考例に係る樹脂封止半導体装置100(図1)において、さらに、放熱材19aを導電層10aの上に備え、放熱材19bを導電層10bの上に備えている。放熱材19a及び19bは、例えば、CuやAlなどの金属であり、球状電極13、14a及び14bとほぼ同じ高さを有している。放熱材19a及び19bは、図8(b)に示すように、それぞれ導電層10a及び10bに重なるように形成するのが望ましいが、必ずしも導電層10a及び10bの形状に一致する必要はない。ただし、放熱材19a及び19bは、電気的に導通しないように所定の間隔を有して形成する必要がある。また、放熱材19aは、球状電極14a以外の球状電極、すなわち、球状電極13及び14bとは電気的に導通しないように形成する必要がある。同様に、放熱材19bは、球状電極14b以外の球状電極、すなわち、球状電極13及び14aとは電気的に導通しないように形成する必要がある。その他の構造は樹脂封止半導体装置100と同一であるため、図9では、樹脂封止半導体装置100と同一の構造については、図1と同一符号を付してその説明を省略する。
第4参考例に係る樹脂封止半導体装置103の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
図10は、樹脂封止半導体装置103内部に形成されたペルチエ素子による冷却機能と放熱経路(矢印で示す)を示している。なお、図10では、樹脂封止半導体装置103の各構成要素に対して図9と同一の符号を付している。
第4参考例に係る樹脂封止半導体装置103の製造方法は、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する工程(図4(a))から、球状電極13、14a及び14bを形成する工程(図6(i))までは、第1参考例を製造する方法と同じである。第4参考例では、球状電極13、14a及び14bを形成する工程(図6(i))の後において、さらに、放熱材19aを導電層10aの上に、放熱材19bを導電層10bの上に形成する工程が追加となる。
第4参考例に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置103の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、熱伝導に優れる金属の放熱材19a及び19bを導電層10a及び10bの上に形成し、当該放熱材19a及び19bを実装基板16に接続することにより、さらに放熱効率が向上する。さらに、ペルチエ素子及び放熱材19(19a、19b)の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図11は、第5参考例に係る樹脂封止半導体装置104の構造図であり、図1(a)のA−A’で示す位置と同位置の断面図を示している。
第5参考例に係る樹脂封止半導体装置104は、第1参考例に係る樹脂封止半導体装置100(図1)において、さらに、放熱材20を導電層10a及び10bの上に備えている。放熱材20は、液状セラミックを塗布して硬化させたものであり、球状電極13、14a及び14bとほぼ同じ高さを有している。放熱材20は、図11に示すように、導電層10a及び10bに重なるように形成するのが望ましいが、必ずしも一体に形成する必要はない。すなわち、導電層10a上と、導電層10b上とにそれぞれ分離して形成しても良い。ただし、セラミックは絶縁体であるため、液状セラミックを塗布して形成する際、球状電極13、14a及び14bを露出して、その導通を妨げないように形成する必要がある。その他の構造は樹脂封止半導体装置100と同一であるため、図11では、樹脂封止半導体装置100と同一の構造については、図1と同一符号を付してその説明を省略する。
第5参考例に係る樹脂封止半導体装置104の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
樹脂封止半導体装置104は、球状電極13、14a及び14bを介して実装基板16と接続される。また、第4参考例の放熱材19a及び19bと同様(図10)に、放熱材20も実装基板16と接続される。放熱材20と実装基板16との接続は、例えば、実装基板16の表面に形成された金属パッドを介して行われる。ここで、金属パッドは、実装基板16の内部において電気的にフローティングであっても、内部パターンと接続していても構わない。電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとで構成されるペルチエ素子によって取り出された熱は、球状電極14a及び14bを介して実装基板16に伝わり放熱される。同時に、セラミックの放熱材20を介して実装基板16に伝わり放熱される。
第5参考例に係る樹脂封止半導体装置104の製造方法は、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する工程(図4(a))から、球状電極13、球状電極14a及び球状電極14bを形成する工程(図6(i))までは、第1参考例を製造する方法と同じである。第5参考例では、球状電極13、14a及び14bを形成する工程(図6(i))の後において、さらに、放熱材20を導電層10a及び10bの上に形成する工程が追加となる。
第5参考例に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置104の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、熱伝導、熱放射に優れるセラミックの放熱材20を導電層10a及び10bの上に形成し、当該放熱材20を実装基板16に接続することにより、さらに放熱効果が向上する。また、放熱材20の形成を液状セラミックの塗布で行うため、任意の領域に、任意の範囲でセラミックを形成でき、放熱設計の自由度が高くなる。また、液状セラミックの塗布をスプレーなどにより簡便に行えるため、作業性もよくなる。さらに、ペルチエ素子及び放熱材20の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図12は、本発明の第6実施形態に係る樹脂封止半導体装置105の構造図であり、図1(a)のA−A’で示す位置と同位置の断面図を示している。なお、図12では、樹脂封止半導体装置100と同一の構造については、図1と同一符号を付している。また、説明の便宜上、外周二列の球状電極のみ描いている。
半導体チップ1の構成は、第1参考例と同様である。すなわち、半導体チップ1は、素子形成面1a側に保護膜2と電極パッド4とを備えている。
本発明の第6実施形態に係る樹脂封止半導体装置105の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
樹脂封止半導体装置105では、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、導電層21a及び21bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとで構成されるペルチエ素子による強制冷却効果と、セラミックの絶縁膜23、24a及び24bによる自然冷却効果との相乗効果により、さらに冷却効果を高めている。
図13乃至16は、図1(b)のA−A’で示す位置と同位置の半導体装置105の断面を基に、製造工程を簡略に示したものである。なお、W−CSPでは、封止工程をウエハ状態で行うため、図13乃至16はウエハ状態での加工となる。
まず、図13(a)に示すように、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する。半導体ウエハ1’は、素子形成面1a側に保護膜2と電極パッド4を備えている。素子形成面1aには、トランジスタなどの半導体素子によって電子回路(図示せず)が構成されており、電極パッド4はそれらの半導体素子と電気的に接続している。また、電極パッド4の上方を除いて保護膜2が形成されている。保護膜2は、一般的にはシリコン酸化膜(SiO2)であるが、シリコン窒化膜(Si3N4)であってもよい。
次に、図13(c)に示すように、スパッタ法でCuを堆積し、ホトリソエッチングにより再配線層7を形成する。再配線層7は、電極パッド4に接続するように形成する。なお、再配線層7の材料として、Cuの代わりにAlなどを使用することも可能である。
次に、図14(f)に示すように、封止樹脂15の表面を全面エッチング(グラインド)し、ポスト8の表面を露出させる。
次に、図14(g)に示すように、半導体ウエハ1’の裏面1b上に、セラミックの絶縁膜23を形成する。絶縁膜23の形成は、液状セラミックを半導体ウエハ1’の裏面1b上に塗布して、例えば、50℃×36Hrの熱処理によって硬化させる。液状セラミックの塗布は、スプレーを使用することもできる。
次に、図15(i)に示すように、導電層9上にN型半導体11及びP型半導体12を形成する。N型半導体11は、予めN型の半導体基板より切り出した個片を、例えば、エポキシ系接着剤で導電層9上に貼り付ける。同様に、P型半導体12は、予めP型の半導体基板より切り出した個片を、例えば、エポキシ系接着剤で導電層9上に貼り付ける。
次に、図15(k)に示すように、後の個片化において切断の基準となるスクライブ領域に貫通孔25を形成する。貫通孔25の形成は、例えば、プラズマエッチングやレーザーなどによって行われる。貫通孔25の径は、例えば、100μmであり、スクライブ領域に少なくとも2個形成する。本実施形態では、対向する1対のスクライブ領域の各一辺に、貫通孔25を1個ずつ形成している。
最後に、図16(o)に示すように、半導体ウエハ1’を個片化して樹脂封止半導体装置105が完成する。
第6施形態に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置105の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、ペルチエ素子を半導体チップ1の裏面1b側に形成することで、導電層9、10a及び10bを広範囲に形成することができ、これにより、吸熱面積(導電層9)及び放熱面積(導電層10)が増大して放熱効率が向上する。また、熱伝導、熱放射に優れるセラミックの絶縁膜23、24a及び24bを備えているため、自然冷却効率も向上する。さらに、ペルチエ素子、絶縁膜23、24a及び24bの形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図17は、本発明の第7実施形態に係る樹脂封止半導体装置106の構造図であり、図1(a)のA−A’で示す位置と同位置の断面図を示している。
第7実施形態に係る樹脂封止半導体装置106は、第6実施形態に係る樹脂封止半導体装置105(図12)において、さらに、放熱材26を導電層10a及び10bの上に備えている。放熱材26は、液状セラミックを塗布して硬化させたものである。その他の構造は樹脂封止半導体装置105と同一であるため、図17では、樹脂封止半導体装置105と同一の構造については、図12と同一符号を付してその説明を省略する。
本発明の第7実施形態に係る樹脂封止半導体装置106の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
樹脂封止半導体装置106では、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、導電層21a及び21bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとで構成されるペルチエ素子による強制冷却効果と、セラミックの絶縁膜23、24a及び24b及び25による自然冷却効果との相乗効果により、さらに冷却効果を高めている。
第7実施形態に係る樹脂封止半導体装置106の製造方法は、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する工程(図16(a))から、電極パッド6a及び6b、導電層10a及び10b、導電層21a及び21bを形成する工程(図16(m))までは、第6実施形態を製造する方法と同じである。第7実施形態では、電極パッド6a及び6b、導電層10a及び10b、導電層21a及び21bを形成する工程(図16(m))の後において、さらに、放熱材26を導電層10a及び10bの上に形成する工程が追加となる。
第7施形態に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置106の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、ペルチエ素子を半導体チップ1の裏面1b側に形成することで、導電層9、10a及び10bを広範囲に形成することができ、これにより、吸熱面積(導電層9)及び放熱面積(導電層10)が増大して放熱効率が向上する。また、熱伝導、熱放射に優れるセラミックの絶縁膜23、24a及び24bに加え、さらに、放熱部である導電層10a及び10bの上にセラミックの放熱材26を備えているため、自然冷却効果もより向上する。さらに、ペルチエ素子、絶縁膜23、24a、24b及び25の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
〔構造〕
図18は、本発明の第8実施形態に係る樹脂封止半導体装置107の構造図であり、図1(a)のA−A’で示す位置と同位置の断面図を示している。
第8実施形態に係る樹脂封止半導体装置107は、第6実施形態に係る樹脂封止半導体装置105(図12)において、さらに、放熱材27を導電層10a及び10bの上と、導電層21a及び21bの上とに備えている。放熱材27は、液状セラミックを塗布して硬化させたものである。その他の構造は樹脂封止半導体装置105と同一であるため、図18では、樹脂封止半導体装置105と同一の構造については、図12と同一符号を付してその説明を省略する。
本発明の第8実施形態に係る樹脂封止半導体装置107の冷却機能は、ペルチエ効果と放熱材の二重構造によるものである。
樹脂封止半導体装置107では、電極パッド6a及び6bと、導電層9と、導電層10a及び10bと、導電層21a及び21bと、N型半導体11と、P型半導体12と、球状電極14a及び14bとで構成されるペルチエ素子による強制冷却効果と、セラミックの絶縁膜23、、24a、24b及び26による自然冷却効果との相乗効果により、さらに冷却効果を高めている。
第8実施形態に係る樹脂封止半導体装置107の製造方法は、ウエハ検査によって電気的特性が評価された半導体ウエハ1’を準備する工程(図16(a))から、電極パッド6a及び6b、導電層10a及び10b、導電層21a及び21bを形成する工程(図16(m))までは、第6実施形態を製造する方法と同じである。第8実施形態では、電極パッド6a及び6b、導電層10a及び10b、導電層21a及び21bを形成する工程(図16(m))の後において、さらに、放熱材27を、導電層10a及び10bの上と、導電層21a及び21bの上とに形成する工程が追加となる。
第8施形態に係る半導体装置によれば、ペルチエ素子を樹脂封止半導体装置107の内部に一体に作り込むことで、パッケージの小型化が実現できるとともに、ペルチエ素子を構成する部材間が密接した構造となるため、ペルチエ素子の効果を最大限に発揮することができ、放熱効率が向上する。また、ペルチエ素子を半導体チップ1の裏面1b側に形成することで、導電層9、10a及び10bを広範囲に形成することができ、これにより、吸熱面積(導電層9)及び放熱面積(導電層10)が増大して放熱効率が向上する。また、熱伝導、熱放射に優れるセラミックの絶縁膜23、24a及び24bに加え、さらに、放熱部である導電層10a及び10bの上と、導電層21a及び21bの上とにセラミックの放熱材27を備えているため、自然冷却効果もより向上する。さらに、ペルチエ素子、絶縁膜23、24a、24b及び26の形成も含めて、ほとんどの工程をウエハ状態で一括処理できるため、コスト低減も可能となる。
1’・・・半導体ウエハ
2、3・・・保護膜
4、5、6a、6b・・・電極パッド
7・・・再配線層
8・・・ポスト
9、10a、10b、21a、21b・・・導電層
11・・・N型半導体
12・・・P型半導体
13、14a、14b・・・球状電極
15、22・・・封止樹脂
16・・・実装基板
17、18、19a、19b、20、26、27・・・放熱材
23、24a、24b・・・絶縁膜
25・・・貫通孔
100〜107 樹脂封止半導体装置
Claims (16)
- 半導体チップと略同一の寸法に封止される半導体装置であって、
互いに対向する第1面及び第2面と、前記第1面及び前記第2面に隣り合い、かつ互いに対向する第3面及び第4面とを有する半導体チップと、
前記第1面上を覆う第1封止樹脂と、
前記第2面上を覆う第2封止樹脂と、
前記第2面上に形成される第1絶縁膜と、
前記第3面上に形成される第2絶縁膜と、
前記第4面上に形成される第3絶縁膜と、
前記第1絶縁膜上に形成される第1導電層と、前記第1導電層上に形成され、一端が前記第2封止樹脂から露出されるN型半導体と、前記第1導電層上に形成され、一端が前記第2封止樹脂から露出されるP型半導体と、前記露出された前記N型半導体の一端に接して形成される第2導電層と、前記露出された前記P型半導体の一端に接して形成される第3導電層と、前記第1封止樹脂上に形成される第1電極パッド及び第2電極パッドと、前記第2絶縁膜上に形成され、前記第2導電層と前記第1電極パッドとを接続するように形成される第4導電層と、前記第3絶縁膜上に形成され、前記第3導電層と前記第2電極パッドとを接続するように形成される第5導電層と、前記第1電極パッド及び前記第2電極パッドに形成される球状電極とから構成される冷却素子と、
を備えることを特徴とする半導体装置。 - 前記第2導電層上及び前記第3導電層上に、さらに第4放熱材を備えることを特徴とする、請求項1に記載の半導体装置。
- 前記第4放熱材は、液状セラミックによって形成されることを特徴とする、請求項2に記載の半導体装置。
- 前記第4導電層上及び前記第5導電層上に、さらに第5放熱材を備えることを特徴とする、請求項2に記載の半導体装置。
- 前記第4放熱材及び前記第5放熱材は、液状セラミックによって形成されることを特徴とする、請求項4に記載の半導体装置。
- 前記第1導電層は、金属であることを特徴とする、請求項1に記載の半導体装置。
- 前記第2導電層と、前記第3導電層と、前記第1電極パッドと、前記第2電極パッドとは、金属であることを特徴とする、請求項1に記載の半導体装置。
- 前記第1絶縁膜と、前記第2絶縁膜と、前記第3絶縁膜とは、液状セラミックによって形成されることを特徴とする、請求項1に記載の半導体装置。
- 半導体チップと略同一の寸法に封止される半導体装置を製造する方法であって、
互いに対向する第1面及び第2面と、前記第1面及び前記第2面に隣り合い、かつ互いに対向する第3面及び第4面とを有する半導体ウエハを準備するステップと、
前記第1面上を第1封止樹脂で覆うステップと、
前記第2面上に第1絶縁膜を形成するステップと、
前記第1絶縁膜上に第1導電層を形成するステップと、
前記第1導電層上にN型半導体を形成するステップと、
前記第1導電層上にP型半導体を形成するステップと、
前記第2面上を第2封止樹脂で覆うステップと、
前記N型半導体の一端を前記第2封止樹脂から露出させるステップと、
前記P型半導体の一端を前記第2封止樹脂から露出させるステップと、
前記半導体ウエハと前記第1封止樹脂と前記第2封止樹脂とを貫通するように第1貫通孔及び第2貫通孔を形成するステップと
前記第1貫通孔の内壁に第2絶縁膜を形成するステップと
前期第2貫通孔の内壁に第3絶縁膜を形成するステップと、
前記露出された前記N型半導体の一端に接して第2導電層を形成するステップと、
前記露出された前記P型半導体の一端に接して第3導電層を形成するステップと、
前記第1封止樹脂上に第1電極パッド及び第2電極パッドを形成するステップと、
前記第1貫通孔の内壁において第2絶縁膜の表面を覆うように第4導電層を形成し、前記第2導電層と前記第1電極パッドとを接続するステップと、
前記第2貫通孔の内壁において第3絶縁膜の表面を覆うように第5導電層を形成し、前記第3導電層と前記第2電極パッドとを接続するステップと、
前記第1電極パッド及び前記第2電極パッドに球状電極を形成するステップと
を含むことを特徴とする半導体装置の製造方法。 - 前記第2導電層上及び前記第3導電層上に、さらに第4放熱材を形成するステップを含むことを特徴とする、請求項9に記載の半導体装置の製造方法。
- 前記第4放熱材は、液状セラミックによって形成されることを特徴とする、請求項10に記載の半導体装置の製造方法。
- 前記第4導電層上及び前記第5導電層上に、さらに第5放熱材を形成するステップを含むことを特徴とする、請求項10に記載の半導体装置の製造方法。
- 前記第4放熱材及び第5放熱材は、液状セラミックによって形成されることを特徴とする、請求項12に記載の半導体装置の製造方法。
- 前記第1導電層は、金属であることを特徴とする、請求項9に記載の半導体装置の製造方法。
- 前記第2導電層と、前記第3導電層と、前記第1電極パッドと、前記第2電極パッドとは、金属であることを特徴とする、請求項9に記載の半導体装置の製造方法。
- 前記第1絶縁膜と、前記第2絶縁膜と、前記第3絶縁膜とは、液状セラミックによって形成されることを特徴とする、請求項9に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004205692A JP4485865B2 (ja) | 2004-07-13 | 2004-07-13 | 半導体装置、及びその製造方法 |
US11/152,225 US7352063B2 (en) | 2004-07-13 | 2005-06-15 | Semiconductor structure that includes a cooling structure formed on a semiconductor surface and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004205692A JP4485865B2 (ja) | 2004-07-13 | 2004-07-13 | 半導体装置、及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006032453A JP2006032453A (ja) | 2006-02-02 |
JP4485865B2 true JP4485865B2 (ja) | 2010-06-23 |
Family
ID=35598603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004205692A Expired - Fee Related JP4485865B2 (ja) | 2004-07-13 | 2004-07-13 | 半導体装置、及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7352063B2 (ja) |
JP (1) | JP4485865B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8686277B2 (en) * | 2004-12-27 | 2014-04-01 | Intel Corporation | Microelectronic assembly including built-in thermoelectric cooler and method of fabricating same |
JP2006222374A (ja) * | 2005-02-14 | 2006-08-24 | Fuji Film Microdevices Co Ltd | 半導体チップ |
KR100790290B1 (ko) * | 2006-12-20 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전자 냉각소자 및 그의 제조방법 |
US7838424B2 (en) * | 2007-07-03 | 2010-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching |
TWI355057B (en) * | 2007-07-10 | 2011-12-21 | Unimicron Technology Corp | Wire bonding type package substrate having heat-co |
CN101533847A (zh) * | 2008-03-13 | 2009-09-16 | 瑞鼎科技股份有限公司 | 具有热电致冷散热功能的整合型芯片 |
US8598700B2 (en) * | 2008-06-27 | 2013-12-03 | Qualcomm Incorporated | Active thermal control for stacked IC devices |
DE102008049726B4 (de) * | 2008-09-30 | 2012-02-09 | Advanced Micro Devices, Inc. | Gestapelte Chipkonfiguration mit stromgespeistem Wärmeübertragungssystem und Verfahren zum Steuern der Temperatur in einem Halbleiterbauelement |
JP5367413B2 (ja) | 2009-03-02 | 2013-12-11 | ラピスセミコンダクタ株式会社 | 半導体装置 |
TWI407545B (zh) * | 2009-08-19 | 2013-09-01 | Ind Tech Res Inst | 整合熱電元件與晶片的封裝體 |
US8410600B2 (en) * | 2009-10-02 | 2013-04-02 | Arkansas Power Electronics International, Inc. | Semiconductor device with protecting film and method of fabricating the semiconductor device with protecting film |
DE102010029526B4 (de) | 2010-05-31 | 2012-05-24 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Halbleiterbauelement mit einer gestapelten Chipkonfiguration mit einem integrierten Peltier-Element |
TWI441292B (zh) * | 2011-03-02 | 2014-06-11 | 矽品精密工業股份有限公司 | 半導體結構及其製法 |
US9625186B2 (en) | 2013-08-29 | 2017-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cooling system for 3D IC |
MA40285A (fr) * | 2014-06-02 | 2017-04-05 | Hat Teknoloji A S | Configuration de cellule tridimensionnelle intégrée, réseau de refroidissement intégré et circuit intégré précaractérisé |
WO2016046713A1 (en) * | 2014-09-22 | 2016-03-31 | Consorzio Delta Ti Research | Silicon integrated, out-of-plane heat flux thermoelectric generator |
JP6571431B6 (ja) * | 2015-07-23 | 2019-10-09 | 国立大学法人広島大学 | 吸熱素子の製造方法 |
CN110494997A (zh) * | 2017-03-30 | 2019-11-22 | 琳得科株式会社 | 热电转换模块及其制造方法 |
WO2020071396A1 (ja) | 2018-10-03 | 2020-04-09 | リンテック株式会社 | 熱電変換モジュール用中間体の製造方法 |
CN114747001A (zh) * | 2019-12-19 | 2022-07-12 | 索尼半导体解决方案公司 | 半导体器件 |
JP2022057265A (ja) * | 2020-09-30 | 2022-04-11 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60224253A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPH01245549A (ja) * | 1988-03-26 | 1989-09-29 | Matsushita Electric Works Ltd | 半導体装置およびその製法 |
JP2000311974A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | 電子デバイス |
JP2001291793A (ja) * | 2000-04-06 | 2001-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874775A (en) * | 1994-08-03 | 1999-02-23 | Sumitomo Electric Industries, Ltd. | Diamond heat sink including microchannel therein and methods for manufacturing diamond heat sinks |
US6281120B1 (en) * | 1998-12-18 | 2001-08-28 | National Semiconductor Corporation | Temperature control structure for integrated circuit |
JP4817543B2 (ja) | 2001-07-02 | 2011-11-16 | 富士通セミコンダクター株式会社 | 積層型マルチチップ半導体装置 |
US6711904B1 (en) * | 2003-03-06 | 2004-03-30 | Texas Instruments Incorporated | Active thermal management of semiconductor devices |
US7034394B2 (en) * | 2003-10-08 | 2006-04-25 | Intel Corporation | Microelectronic assembly having thermoelectric elements to cool a die and a method of making the same |
-
2004
- 2004-07-13 JP JP2004205692A patent/JP4485865B2/ja not_active Expired - Fee Related
-
2005
- 2005-06-15 US US11/152,225 patent/US7352063B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60224253A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPH01245549A (ja) * | 1988-03-26 | 1989-09-29 | Matsushita Electric Works Ltd | 半導体装置およびその製法 |
JP2000311974A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | 電子デバイス |
JP2001291793A (ja) * | 2000-04-06 | 2001-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060012033A1 (en) | 2006-01-19 |
JP2006032453A (ja) | 2006-02-02 |
US7352063B2 (en) | 2008-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4485865B2 (ja) | 半導体装置、及びその製造方法 | |
KR101678539B1 (ko) | 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법 | |
US7936054B2 (en) | Multi-chip package | |
US20130026609A1 (en) | Package assembly including a semiconductor substrate with stress relief structure | |
JP2008545263A (ja) | パッケージ、部分組立品、及びその製造方法 | |
KR20060110604A (ko) | 금속 박편을 이용한 수동 소자 및 반도체 패키지의제조방법 | |
JP4494240B2 (ja) | 樹脂封止型半導体装置 | |
KR20180002913A (ko) | 반도체 패키지 및 그 제조방법 | |
JP2019071412A (ja) | チップパッケージ | |
JP6213554B2 (ja) | 半導体装置 | |
JP2012015225A (ja) | 半導体装置 | |
JP6457206B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP2008053693A (ja) | 半導体モジュール、携帯機器、および半導体モジュールの製造方法 | |
US9082738B2 (en) | Semiconductor package with improved thermal properties | |
CN111341739B (zh) | 一种封装构件及其制备方法 | |
US11417581B2 (en) | Package structure | |
JP2005158777A (ja) | 半導体装置及びその製造方法 | |
TWI635587B (zh) | 封裝結構及其製作方法 | |
JP2007027654A (ja) | 半導体装置 | |
JP6712051B2 (ja) | 半導体装置、半導体装置の製造方法及び電子装置 | |
TW202008517A (zh) | 封裝結構及其製造方法 | |
JP6418686B2 (ja) | 半導体装置及びその製造方法 | |
JP2004179504A (ja) | 半導体装置並びにその製造方法、半導体パッケージ並びに電子機器 | |
JP2012142486A (ja) | 半導体装置 | |
JP2012146734A (ja) | 半導体装置およびその製造方法ならびに実装体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061019 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070125 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070216 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081217 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090413 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100325 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |