JP6413523B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に直列接続された複数のスイッチング素子を１つのパッケージに収容した電力変換用モジュールであって、電流容量を増やすために、直列接続された複数のスイッチング素子を並列に接続して構成される半導体装置に関する。
電力変換用の半導体装置には、高電圧、大電流、高速スイッチング動作に優れたパワースイッチング素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられることが多い。また、小型化・高性能化の要請に対し、複数のＩＧＢＴを組み合わせて複数レベルの電圧を出力することができるマルチレベルインバータ回路を構成した半導体装置が知られている（たとえば、特許文献１参照）。
図７はスイッチング素子としてＩＧＢＴを用いた一般的な１相分の３レベルインバータ回路を示す回路図、図８は電流容量を増加した３レベルインバータ回路の第１の例を示す回路図、図９は電流容量を増加した３レベルインバータ回路の第２の例を示す回路図である。
この３レベルインバータ回路は、４つのＩＧＢＴ１０１，１０２，１０３，１０４と、４つの還流ダイオード１０５，１０６，１０７，１０８と、２つのクランプダイオード１０９，１１０とを備えている。ＩＧＢＴ１０１，１０２，１０３，１０４は、それぞれ還流ダイオード１０５，１０６，１０７，１０８が逆並列に接続された別々のモジュールにより構成されている。
ＩＧＢＴ１０１，１０２，１０３，１０４は、直列に接続され、その中間の接続部は、出力端子１１１に接続されている。インバータ回路の上アームを構成するＩＧＢＴ１０１とＩＧＢＴ１０２との接続部には、クランプダイオード１０９が接続され、インバータ回路の下アームを構成するＩＧＢＴ１０３とＩＧＢＴ１０４との接続部には、クランプダイオード１１０が接続されている。クランプダイオード１０９，１１０も、モジュール化されたものが使用されている。
ＩＧＢＴ１０４のエミッタ端子には、電源の負極電位Ｎが接続され、ＩＧＢＴ１０１のコレクタ端子には、電源の正極電位Ｐが接続され、クランプダイオード１０９，１１０接続部には、電源の中間電位Ｍが接続される。
ここで、ＩＧＢＴ１０１，１０２，１０３，１０４をオン・オフ制御することにより、出力端子１１１には、正および負の側にそれぞれ３レベルの電位を有する電圧が出力される。また、ＩＧＢＴ１０１，１０２，１０３，１０４は、インバータ回路の定格出力に応じた電流容量のモジュールが用いられている。
しかし、１個のＩＧＢＴ１０１，１０２，１０３，１０４で電流容量が不足する場合、複数のＩＧＢＴを並列に接続する手法が採られている。図８の例では、インバータ回路の上アームは、ＩＧＢＴ１０１ａおよびＩＧＢＴ１０１ｂの各モジュールおよびＩＧＢＴ１０２ａおよびＩＧＢＴ１０２ｂの各モジュールをそれぞれ並列に接続したものを直列に接続して構成される。また、インバータ回路の下アームは、ＩＧＢＴ１０３ａおよびＩＧＢＴ１０３ｂの各モジュールおよびＩＧＢＴ１０４ａおよびＩＧＢＴ１０４ｂの各モジュールをそれぞれ並列に接続したものを直列に接続して構成される。
この場合、インバータ回路を構成するのに、モジュールを別々に用意して組み立てるので、配線が複雑になり、さらに、ドライブ回路は、モジュール毎に個別に用意しなければならない。
また、図９は、インバータ回路の別の例を示している。このインバータ回路では、複数のモジュールを組み合わせて構成するのではなく、複数のチップを組み合わせて一体にして１つのモジュールにしている。すなわち、このインバータ回路は、図７に示すインバータ回路のように直列接続したチップを２組用意し、これら２組を並列に接続することにより構成されている。
インバータ回路の上アームでは、直列に接続されたＩＧＢＴチップ１２１，１２２に直列に接続されたＩＧＢＴチップ１３１，１３２を並列に接続している。また、インバータ回路の下アームでは、直列に接続されたＩＧＢＴチップ１２３，１２４に直列に接続されたＩＧＢＴチップ１３３，１３４を並列に接続している。また、並列接続回路において、上アームで対応するＩＧＢＴチップ１２１，１３１およびＩＧＢＴチップ１２２，１３２は、共通のゲート端子１４１，１４２と、共通の補助エミッタ端子１５１，１５２を有している。同様に、下アームで対応するＩＧＢＴチップ１２３，１３３およびＩＧＢＴチップ１２４，１３４は、共通のゲート端子１４３，１４４と、共通の補助エミッタ端子１５３，１５４を有している。
ここで、補助エミッタ端子１５１，１５２は、ＩＧＢＴチップ１２１，１２２のエミッタ端子に接続され、さらに、補助エミッタ配線１６１，１６２によってＩＧＢＴチップ１３１，１３２のエミッタ端子に接続されている。同様に、補助エミッタ端子１５３，１５４は、ＩＧＢＴチップ１２３，１２４のエミッタ端子に接続され、さらに、補助エミッタ配線１６３，１６４によってＩＧＢＴチップ１３３，１３４のエミッタ端子に接続されている。
また、ＩＧＢＴチップ１２２，１２３の接続部は、出力配線１７１によってＩＧＢＴチップ１３２，１３３の接続部に接続され、さらに、その接続部は、出力配線１７２によって出力端子１１１に接続されている。
なお、クランプダイオード１２５は、ＩＧＢＴチップ１２１，１２２の接続部に接続され、クランプダイオード１２６は、ＩＧＢＴチップ１２３，１２４の接続部に接続されている。また、クランプダイオード１３５は、ＩＧＢＴチップ１３１，１３２の接続部に接続され、クランプダイオード１３６は、ＩＧＢＴチップ１３３，１３４の接続部に接続されている。
ここで、ＩＧＢＴチップ１２１，１３１、ＩＧＢＴチップ１２２，１３２、ＩＧＢＴチップ１２３，１３３およびＩＧＢＴチップ１２４，１３４をオン・オフ制御することにより、出力端子１１１には、正負でそれぞれ３レベルの電位を有する電圧が出力される。
特開２０００−６０１４０号公報
直列接続された回路を互いに並列に接続する構成では、対応するＩＧＢＴチップの動作にアンバランスが生じた場合、補助エミッタ配線の両端に電位差が発生し、これにより補助エミッタ配線が異常電流により破壊されるおそれがあるという問題点がある。たとえば、図９の上アームを注目したとき、４つのＩＧＢＴチップ１２１，１２２，１３１，１３２の特性がすべて同一であるとは限らず、たとえば、オン動作したときのオン抵抗がすべて相違している。ここで、たとえば、ＩＧＢＴチップ１２１，１３２のオン抵抗が低く、ＩＧＢＴチップ１２２，１３１のオン抵抗が高いとする。すると、オン抵抗の低いＩＧＢＴチップ１２１ではオン抵抗の高いＩＧＢＴチップ１３１よりも多くの電流が流れ、オン抵抗の低いＩＧＢＴチップ１３２ではオン抵抗の高いＩＧＢＴチップ１２２よりも多くの電流が流れようとする。そのため、正極電位Ｐから供給された電流は、主として、ＩＧＢＴチップ１２１、補助エミッタ配線１６１およびＩＧＢＴチップ１３２のルートを介して出力端子１１１に流れようとする。補助エミッタ配線１６１に電流が流れることによってその両端に電位差が生じると、ゲート端子１４１と補助エミッタ端子１５１との間に同一のゲート電圧が印加されているにも拘わらず、チップ上の端子間電圧がＩＧＢＴチップ１２１，１３１で異なることになる。このため、ＩＧＢＴチップ１２１，１３１は、異なる動作をすることになる。また、補助エミッタ配線１６１は、電流容量が小さいので、大電流が流れることによって焼き切れてしまう場合がある。
本発明はこのような点に鑑みてなされたものであり、ＩＧＢＴチップの特性にばらつきがあっても、並列に接続されたＩＧＢＴチップの基準電位側の配線である補助エミッタ配線に電位差が生じないようにした半導体装置を提供することを目的とする。
本発明では上記の課題を解決するために、少なくとも２つのスイッチング素子が直列に接続されていて隣接するスイッチング素子の接続部にクランプダイオードが接続されているスイッチング回路が少なくとも２つ並列に接続され、並列に接続された前記スイッチング回路間でそれぞれ同一レベルの電位を出力するように動作するスイッチング素子に同一の制御信号を印加するときの基準電位となる補助端子が基準電位配線によって接続された回路構成を有する半導体装置が提供される。この半導体装置は、並列に接続された前記スイッチング回路間でそれぞれ前記クランプダイオードおよび前記基準電位配線が接続された前記接続部同士を、スイッチング素子の定格電流に近い電流容量を有し、かつ前記基準電位配線よりも低抵抗を有する配線で接続したことを特徴とする。
このような半導体装置によれば、基準電位配線と並列に、電流容量が大きく低抵抗の配線を配置したことで、並列に接続されたスイッチング回路を構成するスイッチング素子の特性にばらつきがあった場合、基準電位配線に大電流が流れることがなくなる。これにより、基準電位配線に電位差が生じなくなる。
上記構成の半導体装置は、並列に接続されたスイッチング回路間で基準電位配線と並列に電流容量が大きく低抵抗の配線を配置してスイッチング動作時の電流アンバランスを抑制したことで、スイッチング損失を最小にできるという利点がある。
第１の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合の回路図である。 第１の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合のチップ配置を示す平面図である。 第２の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合の回路図である。 第２の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合のチップ配置を示す平面図である。 第３の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合の回路図である。 第４の実施の形態に係る半導体装置を５レベルインバータ回路に適用した場合の回路図である。 スイッチング素子としてＩＧＢＴを用いた一般的な１相分の３レベルインバータ回路を示す回路図である。 電流容量を増加した３レベルインバータ回路の第１の例を示す回路図である。 電流容量を増加した３レベルインバータ回路の第２の例を示す回路図である。
以下、本発明の実施の形態について、スイッチング素子としてＩＧＢＴを用いたマルチレベルインバータ回路のモジュールに適用した場合を例に図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を組み合わせて実施することができる。
図１は第１の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合の回路図、図２は第１の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合のチップ配置を示す平面図である。
この３レベルインバータ回路は、図１に示したように、それぞれ３レベルインバータを成す第１および第２のスイッチング回路を並列に接続した構成を有している。すなわち、第１のスイッチング回路では、電源の正極電位Ｐと負極電位Ｎとの間に４つのＩＧＢＴチップＴ１，Ｔ２，Ｔ３，Ｔ４が直列に接続され、各ＩＧＢＴチップＴ１，Ｔ２，Ｔ３，Ｔ４には、還流ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４が逆並列に接続されている。また、ＩＧＢＴチップＴ１，Ｔ２の接続部と電源の中間電位Ｍとの間およびＩＧＢＴチップＴ３，Ｔ４の接続部と電源の中間電位Ｍとの間には、それぞれクランプダイオードＤ９，Ｄ１０が接続されている。同様に、第２のスイッチング回路では、電源の正極電位Ｐと負極電位Ｎとの間に４つのＩＧＢＴチップＴ５，Ｔ６，Ｔ７，Ｔ８が直列に接続され、各ＩＧＢＴチップＴ５，Ｔ６，Ｔ７，Ｔ８には、還流ダイオードＤ５，Ｄ６，Ｄ７，Ｄ８が逆並列に接続されている。また、ＩＧＢＴチップＴ５，Ｔ６の接続部と電源の中間電位Ｍとの間およびＩＧＢＴチップＴ７，Ｔ８の接続部と電源の中間電位Ｍとの間には、それぞれクランプダイオードＤ１１，Ｄ１２が接続されている。
これら第１および第２のスイッチング回路において、同一レベルの電位を出力するように動作するＩＧＢＴチップＴ１，Ｔ５、ＩＧＢＴチップＴ２，Ｔ６、ＩＧＢＴチップＴ３，Ｔ７およびＩＧＢＴチップＴ４，Ｔ８は、制御信号を印加する端子を共通にしている。すなわち、上アームの高電位側のＩＧＢＴチップＴ１，Ｔ５は、ゲート端子が共通のゲート端子Ｔ１Ｇに接続されている。ゲート端子Ｔ１Ｇに対して基準電位となる共通の補助エミッタ端子Ｔ１Ｅは、ＩＧＢＴチップＴ１のエミッタ端子に接続され、さらに、補助エミッタ配線１を介してＩＧＢＴチップＴ５のエミッタ端子に接続されている。
上アームの低電位側のＩＧＢＴチップＴ２，Ｔ６は、ゲート端子が共通のゲート端子Ｔ２Ｇに接続されている。共通の補助エミッタ端子Ｔ２Ｅは、ＩＧＢＴチップＴ２のエミッタ端子に接続され、さらに、補助エミッタ配線２を介してＩＧＢＴチップＴ６のエミッタ端子に接続されている。
下アームの高電位側のＩＧＢＴチップＴ３，Ｔ７は、ゲート端子が共通のゲート端子Ｔ３Ｇに接続されている。共通の補助エミッタ端子Ｔ３Ｅは、ＩＧＢＴチップＴ３のエミッタ端子に接続され、さらに、補助エミッタ配線３を介してＩＧＢＴチップＴ７のエミッタ端子に接続されている。
下アームの低電位側のＩＧＢＴチップＴ４，Ｔ８は、ゲート端子が共通のゲート端子Ｔ４Ｇに接続されている。共通の補助エミッタ端子Ｔ４Ｅは、ＩＧＢＴチップＴ４のエミッタ端子に接続され、さらに、補助エミッタ配線４を介してＩＧＢＴチップＴ８のエミッタ端子に接続されている。
さらに、上アームの高電位側のＩＧＢＴチップＴ１，Ｔ５は、それぞれエミッタ端子同士をＩＧＢＴチップＴ１，Ｔ５の定格電流に近い電流容量を有し、かつ補助エミッタ配線１よりも低抵抗を有する配線５で接続している。同様に、下アームの高電位側のＩＧＢＴチップＴ３，Ｔ７は、それぞれエミッタ端子同士をＩＧＢＴチップＴ３，Ｔ７の定格電流に近い電流容量を有し、かつ補助エミッタ配線３よりも低抵抗を有する配線６で接続している。なお、ＩＧＢＴチップＴ２，Ｔ３の接続部は、出力配線７によってＩＧＢＴチップＴ６，Ｔ７の接続部に接続され、さらに、その接続部は、出力配線８によってたとえば、Ｕ相用の出力端子Ｕに接続されている。
また、これらのＩＧＢＴチップＴ１〜Ｔ８、還流ダイオードＤ１〜Ｄ８およびクランプダイオードＤ９〜Ｄ１２は、図２に示したように、１つのパッケージに収容されて３レベルインバータ回路のモジュールを構成している。
このモジュールにおいて、第１のスイッチング回路の上アームは、１つの絶縁基板１１上に搭載されている。すなわち、絶縁基板１１上には、ＩＧＢＴチップＴ１，Ｔ２、還流ダイオードＤ１，Ｄ２およびクランプダイオードＤ９が搭載されている。ＩＧＢＴチップＴ１，Ｔ２のゲート端子Ｔ１Ｇ，Ｔ２Ｇは、それぞれゲート配線１５，１６に接続され、補助エミッタ端子Ｔ１Ｅ，Ｔ２Ｅは、それぞれ補助エミッタ配線１，２に接続されている。
第２のスイッチング回路の上アームのＩＧＢＴチップＴ５，Ｔ６、還流ダイオードＤ５，Ｄ６およびクランプダイオードＤ１１は、１つの絶縁基板１２上に搭載されている。ＩＧＢＴチップＴ５，Ｔ６のゲート端子は、それぞれゲート配線１５，１６に接続され、補助エミッタ端子は、それぞれ補助エミッタ配線１，２に接続されている。なお、絶縁基板１１，１２におけるゲート配線１５は、ゲート配線１５の一部を構成するボンディングワイヤによって相互に接続され、ゲート配線１６は、ゲート配線１６の一部を構成するボンディングワイヤによって相互に接続されている。また、絶縁基板１１，１２における補助エミッタ配線１は、補助エミッタ配線１の一部を構成するボンディングワイヤによって相互に接続され、補助エミッタ配線２は、補助エミッタ配線２の一部を構成するボンディングワイヤによって相互に接続されている。
そして、ＩＧＢＴチップＴ１のエミッタ端子がボンディングワイヤによって接続された回路パターンは、ＩＧＢＴチップＴ５のエミッタ端子がボンディングワイヤによって接続された回路パターンに図１の配線５に相当するボンディングワイヤによって接続されている。このボンディングワイヤは、ＩＧＢＴチップＴ１，Ｔ５の定格電流に近い電流容量を有し、かつ補助エミッタ配線１よりも低抵抗を有している。そのため、図では、１本しか示していないボンディングワイヤは、それらの条件に合うように必要数の本数が並列に設けられる。これにより、上アームのＩＧＢＴチップＴ１，Ｔ２，Ｔ５，Ｔ６がスイッチング動作をした場合にアンバランス動作があったとしても、アンバランスによる電流が補助エミッタ配線１に流れることがなく、配線５に相当するボンディングワイヤを流れるようになる。このため、補助エミッタ配線１には電位差が生じることがなく、ＩＧＢＴチップＴ１，Ｔ５は、ほぼ同条件でドライブされることになる。よって、ＩＧＢＴチップＴ５の発生損失は、ＩＧＢＴチップＴ１の発生損失に比べて大きくなることがない。
第１のスイッチング回路の下アームのＩＧＢＴチップＴ３，Ｔ４、還流ダイオードＤ３，Ｄ４およびクランプダイオードＤ１０は、１つの絶縁基板１３上に搭載されている。ＩＧＢＴチップＴ３，Ｔ４のゲート端子Ｔ３Ｇ，Ｔ４Ｇは、それぞれゲート配線１７，１８に接続され、補助エミッタ端子Ｔ３Ｅ，Ｔ４Ｅは、それぞれ補助エミッタ配線３，４に接続されている。
第２のスイッチング回路の下アームのＩＧＢＴチップＴ７，Ｔ８、還流ダイオードＤ７，Ｄ８およびクランプダイオードＤ１２は、１つの絶縁基板１４上に搭載されている。ＩＧＢＴチップＴ７，Ｔ８のゲート端子は、それぞれゲート配線１７，１８に接続され、補助エミッタ端子は、それぞれ補助エミッタ配線３，４に接続されている。なお、絶縁基板１３，１４におけるゲート配線１７は、ゲート配線１７の一部を構成するボンディングワイヤによって相互に接続され、ゲート配線１８は、ゲート配線１８の一部を構成するボンディングワイヤによって相互に接続されている。また、絶縁基板１３，１４における補助エミッタ配線３は、補助エミッタ配線３の一部を構成するボンディングワイヤによって相互に接続され、補助エミッタ配線４は、補助エミッタ配線４の一部を構成するボンディングワイヤによって相互に接続されている。
そして、ＩＧＢＴチップＴ３のエミッタ端子がボンディングワイヤによって接続された回路パターンは、ＩＧＢＴチップＴ７のエミッタ端子がボンディングワイヤによって接続された回路パターンに図１の配線６に相当するボンディングワイヤによって接続されている。このボンディングワイヤは、ＩＧＢＴチップＴ３，Ｔ７の定格電流に近い電流容量を有し、かつ補助エミッタ配線３よりも低抵抗を有している。そのため、図では、１本しか示していないボンディングワイヤは、それらの条件に合うように必要数の本数が並列に設けられる。これにより、下アームのＩＧＢＴチップＴ３，Ｔ４，Ｔ７，Ｔ８がスイッチング動作をした場合にアンバランス動作があったとしても、アンバランスによる電流が補助エミッタ配線３に流れることがなく、配線６に相当するボンディングワイヤを流れるようになる。補助エミッタ配線３に電位差が生じることがないため、ＩＧＢＴチップＴ７は、ゲート電圧がその電位差の分だけ低下することもなく、ＩＧＢＴチップＴ３とほぼ同条件でドライブされるので、スイッチング動作時の損失を低減することができる。
なお、図１に示された回路において、出力端子Ｕに接続される出力配線７，８は、このモジュールの外部に配置されたバスバーによって構成されているので、この図２には示されていない。
ここで、ＩＧＢＴチップＴ１，Ｔ５の補助エミッタ配線１およびＩＧＢＴチップＴ３，Ｔ７の補助エミッタ配線３の電位差をゲート駆動に影響のないレベルまで低減する手段として、配線５，６を設けてエミッタ間の抵抗値を低減している。このとき、配線５，６の抵抗値は、０．１オーム以下にすることが望ましい。すなわち、現状では、１チップで作ることのできるＩＧＢＴは、製造プロセスおよびコスト的な面から、定格電流が１００〜１５０アンペア程度であり、それ以上の電流を流すインバータ回路の場合には、複数のチップを並列に接続して構成される。ここで、ＩＧＢＴをドライブするときのゲート電圧は、１５ボルト程度であるが、並列接続されたＩＧＢＴ間で、ゲート電圧の電位差が１ボルトもあると、並列接続されたＩＧＢＴの並列動作は、できなくなる。また、並列接続されたＩＧＢＴをたとえば１００アンペアの電流が流れると想定した場合、その電流は、それぞれ分流して流れるが、その場合、並列接続されたＩＧＢＴのエミッタ間を流れる電流は、最大１０アンペアになることもある。このとき、エミッタ間の電位差が１ボルトを超えてはいけないので、配線５，６の抵抗値は、０．１オーム以下にすればよいことになる。現実には、配線５，６の抵抗値は、０．１オームよりも２桁程度小さな値にして、補助エミッタ配線１，３の抵抗値よりも十分小さくしているので、エミッタ間の電位差もゲート駆動に影響のない程度まで十分小さくなっている。これにより、並列接続されたＩＧＢＴは、安定したゲート駆動が実現され、スイッチング損失を低減することができる。
図３は第２の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合の回路図、図４は第２の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合のチップ配置を示す平面図である。なお、図３および図４において、図１および図２に示した構成要素と同じまたは同等の構成要素については、同じ符号を付してある。
この第２の実施の形態に係る半導体装置の３レベルインバータ回路は、第１の実施の形態に係る半導体装置の３レベルインバータ回路と比較して、並列接続されたＩＧＢＴチップＴ１，Ｔ５およびＴ３，Ｔ７のエミッタ間に設置される配線５，６の設置位置を変更している。すなわち、図３に示した第２の実施の形態に係る半導体装置の３レベルインバータ回路では、図１の回路の補助エミッタ配線１，３を、電流容量が大きく、補助エミッタ配線１，３よりも低抵抗の配線５，６によって置き換えている。
このため、図４に示すモジュールでは、配線５は、絶縁基板１１，１２にて補助エミッタ端子Ｔ１Ｅが接続される回路パターンとその間を接続するボンディングワイヤとによって構成される。また、配線６は、絶縁基板１３，１４にて補助エミッタ端子Ｔ３Ｅが接続される回路パターンとその間を接続するボンディングワイヤとによって構成される。
この３レベルインバータ回路においても、上アームのＩＧＢＴチップＴ１，Ｔ２，Ｔ５，Ｔ６および下アームのＩＧＢＴチップＴ３，Ｔ４，Ｔ７，Ｔ８の特性がばらついても、スイッチング動作時のアンバランスによる電流は、配線５，６を流れることになる。また、この配線５，６に電流が流れても、その電圧降下が小さいため、ＩＧＢＴチップＴ５，Ｔ７のゲート電圧が安定し、その結果、ＩＧＢＴチップＴ５，Ｔ７のスイッチング損失を低減することができる。
図５は第３の実施の形態に係る半導体装置を３レベルインバータ回路に適用した場合の回路図である。なお、図５において、図１に示した構成要素と同じまたは同等の構成要素については、同じ符号を付してある。
この第３の実施の形態に係る半導体装置の３レベルインバータ回路は、第１の実施の形態に係る半導体装置の３レベルインバータ回路がスイッチング回路を２つ並列に接続しているのに対し、３つ並列に接続している点で異なる。
すなわち、この３レベルインバータ回路は、それぞれ３レベルインバータを成す第１、第２および第３のスイッチング回路を並列に接続した構成を有している。ここで、第１のスイッチング回路は、直列に接続された４つのＩＧＢＴチップＴ１，Ｔ２，Ｔ３，Ｔ４と、還流ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４と、クランプダイオードＤ９，Ｄ１０とを有している。第２のスイッチング回路は、直列に接続された４つのＩＧＢＴチップＴ５，Ｔ６，Ｔ７，Ｔ８と、還流ダイオードＤ５，Ｄ６，Ｄ７，Ｄ８と、クランプダイオードＤ１１，Ｄ１２とを有している。第３のスイッチング回路は、直列に接続された４つのＩＧＢＴチップＴ１３，Ｔ１４，Ｔ１５，Ｔ１６と、還流ダイオードＤ１３，Ｄ１４，Ｄ１５，Ｄ１６と、クランプダイオードＤ１７，Ｄ１８とを有している。
このように、第１、第２および第３のスイッチング回路を並列に接続した３レベルインバータ回路においても、ＩＧＢＴチップＴ１，Ｔ５，Ｔ１３のエミッタ端子間は、補助エミッタ配線１によって接続されている。さらに、その補助エミッタ配線１は、配線５が並列に接続されて、補助エミッタ配線１の電流容量の増加および抵抗値の低減を実現している。同様に、この３レベルインバータ回路では、ＩＧＢＴチップＴ３，Ｔ７，Ｔ１５のエミッタ端子間は、補助エミッタ配線３によって接続されている。さらに、その補助エミッタ配線３は、配線６が並列に接続されていて、補助エミッタ配線３の電流容量の増加および抵抗値の低減を実現している。
なお、この第３の実施の形態に係る半導体装置では、３つのスイッチング回路を並列に接続した場合を例示しているが、４つ以上のスイッチング回路を並列に接続した構成においても、同様に補助エミッタ配線１，３に並列に配線５，６が接続される。また、第２の実施の形態に係る半導体装置のように、補助エミッタ配線１，３を配線５，６で構成してもよい。
図６は第４の実施の形態に係る半導体装置を５レベルインバータ回路に適用した場合の回路図である。なお、図６において、図１に示した構成要素と同じまたは同等の構成要素については、同じ符号を付してある。
この第４の実施の形態に係る半導体装置の５レベルインバータ回路は、それぞれ５レベルインバータを成す第１および第２のスイッチング回路を並列に接続した構成を有している。ここで、第１のスイッチング回路は、直列に接続された８つのＩＧＢＴチップＴ２１〜Ｔ２８と、還流ダイオードＤ２１〜Ｄ２８と、クランプダイオードＤ３７〜Ｄ４２とを有している。第２のスイッチング回路は、直列に接続された８つのＩＧＢＴチップＴ２９〜Ｔ３６と、還流ダイオードＤ２９〜Ｄ３６と、クランプダイオードＤ４３〜Ｄ４８とを有している。
クランプダイオードＤ３７，Ｄ３８およびＤ４３，Ｄ４４の接続点は、中間電位Ｍａに接続されている。クランプダイオードＤ３９，Ｄ４０およびＤ４５，Ｄ４６の接続点は、中間電位Ｍｂに接続されている。クランプダイオードＤ４１，Ｄ４２およびＤ４７，Ｄ４８の接続点は、中間電位Ｍｃに接続されている。出力端子Ｕは、ＩＧＢＴチップＴ２４，Ｔ２５の接続点およびＩＧＢＴチップＴ３２，Ｔ３３の接続点に接続されている。
この５レベルインバータ回路においても、ＩＧＢＴチップＴ２１，Ｔ２９のエミッタ端子間、ＩＧＢＴチップＴ２２，Ｔ３０のエミッタ端子間およびＩＧＢＴチップＴ２３，Ｔ３１のエミッタ端子間は、それぞれ配線５ａ，５ｂ，５ｃによって接続されている。また、ＩＧＢＴチップＴ２５，Ｔ３３のエミッタ端子間、ＩＧＢＴチップＴ２６，Ｔ３４のエミッタ端子間およびＩＧＢＴチップＴ２７，Ｔ３５のエミッタ端子間は、それぞれ配線６ａ，６ｂ，６ｃによって接続されている。
この５レベルインバータ回路は、直列に接続された接続部のうちクランプダイオードＤ３７〜Ｄ４８が接続されている接続部同士を配線５ａ，５ｂ，５ｃ，６ａ，６ｂ，６ｃで接続したことにより補助エミッタ配線の電流容量の増加および抵抗値の低減を実現している。
なお、この第４の実施の形態に係る半導体装置では、５レベルインバータ回路の場合を例示したが、３レベルまたは７レベル以上のマルチレベルインバータ回路においても、同じように配線５ａ，５ｂ，５ｃ，６ａ，６ｂ，６ｃに相当する配線を設けることができる。また、第２の実施の形態に係る半導体装置のように、補助エミッタ配線を配線５ａ，５ｂ，５ｃ，６ａ，６ｂ，６ｃで構成してもよい。
また、スイッチング素子についても、ＩＧＢＴを、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＳｉＣ（Silicon Carbide）のＭＯＳＦＥＴまたはＳｉＣのＩＧＢＴに置き換えて構成してもよい。
１，２，３，４ 補助エミッタ配線
５，５ａ，５ｂ，５ｃ，６，６ａ，６ｂ，６ｃ 配線
７，８ 出力配線
１１，１２，１３，１４ 絶縁基板
１５，１６，１７，１８ ゲート配線
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ２５，Ｄ２６，Ｄ２７，Ｄ２８，Ｄ２９，Ｄ３０，Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４，Ｄ３５，Ｄ３６ 還流ダイオード
Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１７，Ｄ１８，Ｄ３７，Ｄ３８，Ｄ３９，Ｄ４０，Ｄ４１，Ｄ４２，Ｄ４３，Ｄ４４，Ｄ４５，Ｄ４６，Ｄ４７，Ｄ４８ クランプダイオード
Ｍ，Ｍａ，Ｍｂ，Ｍｃ 中間電位
Ｎ 負極電位
Ｐ 正極電位
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５，Ｔ２６，Ｔ２７，Ｔ２８，Ｔ２９，Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３５，Ｔ３６ ＩＧＢＴチップ
Ｔ１Ｅ，Ｔ２Ｅ，Ｔ３Ｅ，Ｔ４Ｅ 補助エミッタ端子
Ｔ１Ｇ，Ｔ２Ｇ，Ｔ３Ｇ，Ｔ４Ｇ ゲート端子
Ｕ 出力端子

Claims (6)

  1. 少なくとも２つのスイッチング素子が直列に接続されていて隣接するスイッチング素子の接続部にクランプダイオードが接続されているスイッチング回路が少なくとも２つ並列に接続され、並列に接続された前記スイッチング回路間でそれぞれ同一レベルの電位を出力するように動作するスイッチング素子に同一の制御信号を印加するときの基準電位となる補助端子が基準電位配線によって接続された回路構成を有する半導体装置であって、
    並列に接続された前記スイッチング回路間でそれぞれ前記クランプダイオードおよび前記基準電位配線が接続された前記接続部同士を、スイッチング素子の定格電流に近い電流容量を有し、かつ前記基準電位配線よりも低抵抗を有する配線で接続したことを特徴とする半導体装置。
  2. 前記スイッチング回路は、それぞれ独立した絶縁基板に形成された回路パターンに搭載され、前記配線は、隣接配置された前記絶縁基板上にて前記接続部を形成している前記回路パターン同士を接続したことを特徴とする請求項１記載の半導体装置。
  3. スイッチング素子は、ＩＧＢＴチップであり、前記配線は、直列に接続された高電位側の前記ＩＧＢＴチップのエミッタ端子間に接続されていることを特徴とする請求項１記載の半導体装置。
  4. 少なくとも２つのＩＧＢＴチップが直列に接続されていて隣接するＩＧＢＴチップの接続部にクランプダイオードが接続されているスイッチング回路が少なくとも２つ並列に接続され、並列に接続された前記スイッチング回路間でそれぞれ同一レベルの電位を出力するように動作するＩＧＢＴチップの補助エミッタ端子が基準電位配線によって接続された回路構成を有する半導体装置であって、
    並列に接続された前記スイッチング回路間でそれぞれ前記クランプダイオードおよび前記基準電位配線が接続された前記接続部同士を、ＩＧＢＴチップの定格電流に近い電流容量を有し、かつ前記基準電位配線よりも低抵抗を有する配線で接続したことを特徴とする半導体装置。
  5. 少なくとも２つのＩＧＢＴチップが直列に接続されていて隣接するＩＧＢＴチップの接続部にクランプダイオードが接続されているスイッチング回路が少なくとも２つ並列に接続された回路構成を有する半導体装置であって、
    並列に接続された前記スイッチング回路間でそれぞれ前記クランプダイオードが接続された対応する前記接続部同士を、ＩＧＢＴチップの定格電流に近い電流容量を有する配線で接続したことを特徴とする半導体装置。
  6. 前記配線は、０．１オーム以下の抵抗値を有していることを特徴とする請求項１，４または５に記載の半導体装置。
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