JP6409614B2 - 半導体素子の製造方法及び半導体素子 - Google Patents

半導体素子の製造方法及び半導体素子 Download PDF

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Description

本開示は、半導体素子の製造方法及び半導体素子に関する。
従来から、半導体製造工程において、金属膜をパターン形成する場合、被加工層上にレジストを形成し、露光によりパターニングされたレジストをマスクとし、化学エッチンング液を用いて被加工層を溶解させパターン形成を行う方法が一般的に知られている。
そして、このような方法において、例えば、被加工層とレジストの密着力を上げることにより、サイドエッチング量を少なくできることが提案されている（特許文献１）。
また、レジストを溶剤又は加熱によってリフローさせて、２回目のエッチングの前にレジストマスクの平面寸法を簡便な方法で拡張させ、工程短縮を図ることが提案されている（特許文献２）。
さらに、マスクとなるレジスト層を露光してパターンを形成する際に、レジスト層の露光部分と非露光部分との境界に半露光部分を設け、ウェットエッチング工程において、レジスト層の半露光部分を被加工層と同様に除去することにより、サイドエッチング量を少なくできることが提案されている（特許文献３）。
特開平５−１３４０１号公報 特開２００２−３３４８３０号公報 特開平６−１２０２０１号公報
イオンエッチングの様な異方性エッチングが可能なドライエッチングを用いることで微細な加工が可能になるが、大型装置設置、製品処理能力の低下により製造コストが増加する。
また、大量の処理が容易で、コストの安いウェットエッチングを用いたパターン形成方法では、エッチングが等方向に進み易いため、マスクパターン下部の被加工層も除去されるサイドエッチングが生じる。特に段差のある部分では、サイドエッチングが進行し易い。電極の形成では、サイドエッチングが進行することにより、コンタクト面積が減少し、電圧上昇の不具合を発生させることもある。
本開示は、電極を形成する際のサイドエッチングの発生を抑制し、電極面積低下による電圧上昇不良の発生を抑制することができる半導体素子の製造方法及び半導体素子を提供することを目的とする。
本願は以下の発明を含む。
（１）主面に凸部を有する半導体層の上であって、前記凸部の少なくとも上面及び側面を含む領域に導電層を形成し、
前記導電層の表面の一部を被覆する第１マスクを形成し、該第１マスクを用いて前記導電層の膜厚方向における一部を第１エッチングし、
少なくとも、前記第１エッチングされた導電層の表面の一部を被覆する第２マスクを形成し、該第２マスクを用いて前記導電層を第２エッチングし、前記半導体層の一部を露出させて、前記導電層を電極に加工することを含む半導体素子の製造方法。
（２）主面に凸部を有する半導体層の上であって、前記凸部の少なくとも上面及び側面を含む領域に導電層を形成し、
前記導電層の表面の一部を被覆する第１マスクを形成し、該第１マスクを用いて前記導電層の膜厚方向における一部を第１エッチングし、
前記第１マスクを除去し、
前記第１マスクの除去後に露出された前記導電層の表面の一部から前記第１エッチングされた導電層の表面の一部にわたって被覆する第２マスクを形成し、該第２マスクを用いて前記導電層を第２エッチングし、前記半導体層の一部を露出させて、前記導電層を電極に加工することを含む半導体素子の製造方法。
本開示の実施形態によれば、電極を形成する際のサイドエッチングの発生を抑制し、電極面積低下による電圧上昇不良の発生を抑制することができる半導体素子の製造方法を提供することができる。
また、本開示の実施形態によれば、サイドエッチングに起因する電極面積の低下が発生せず、電極面積を確保し、電圧上昇の抑制を実現できる半導体素子を得ることができる。
本開示の半導体素子の一実施形態を示す横断面図である。 実施形態１の半導体素子の構造を説明するための要部の概略横断面工程図である。 図２ＡのＡ−Ａ線縦断面工程図である。 図２Ａの次の縦断面工程図である。 図２Ｃの次の縦断面工程図である。 図２Ｄの次の縦断面工程図である。 図２Ｅの次の縦断面工程図である。 従来の製造方法での欠点を説明するための半導体素子の要部の横断面図である。 凹部の一例を説明するための概略平面図である。 実施形態２の半導体素子の製造方法を説明するための概略縦断面図である。 実施形態３の半導体素子の製造方法を説明するための概略平面図である。 実施形態４の半導体素子を説明するための概略横断面図である。 図７Ａの半導体素子の概略縦断面図である。 図７Ａの半導体素子の概略平面図である。
以下、本開示の実施の形態について適宜図面を参照して説明する。ただし、以下に説明する半導体素子は、本開示の技術思想を具体化するためのものであって、特定的な記載がない限り、本開示を以下のものに限定しない。また、一の実施の形態、実施例において説明する内容は、他の実施の形態、実施例にも適用可能である。
各図面が示す部材の大きさや位置関係等は、説明を明確にするため、誇張していることがある。
本開示の半導体素子の製造方法では、主として、半導体層上に導電層を形成し、第１マスクを用いて導電層を第１エッチングし、第２マスクを用いて第２エッチングして、電極を形成することを含む。
（導電層の形成）
まず、半導体層上に導電層を形成する。
半導体層は、半導体素子を構成する部材である。ここでの半導体素子は、レーザ素子、発光ダイオード等の発光素子であることが好ましいが、トランジスタ、集積回路、抵抗、メモリ等であってもよい。なかでも、レーザ素子が好ましい。
その材料は、特に限定されず、例えば、ＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）等の窒化物半導体材料等が挙げられる。
半導体層は、通常、複数層積層されて構成されている。例えば、第１導電型半導体層及び第２導電型半導体層と、これら第１導電型半導体層及び第２導電型半導体層の間に配置された活性層によって構成されているものが挙げられる。第１導電型半導体層及び第２導電型半導体層は、単層構造であってもよいし、積層構造であってもよい。活性層は、量子効果が生ずる薄膜に形成された単一量子井戸構造及び多重量子井戸構造のいずれでもよい。
半導体層は、通常、窒化物半導体等による基板上に、例えば、ＭＯＣＶＤ法、ＭＢＥ法等の気相成長法等の公知の方法によって、ＩｎxＧａ1-xＮ（０＜ｘ≦１）、ＡｌyＧａ1-yＮ（０＜ｙ≦１）、ＧａＮ等を積層構造で形成することが好ましい。ただし、半導体素子では、必ずしもこのような基板が存在しなくてもよい。
半導体層は、主面に凸部を有することが好ましい。凸部は、その高さ及び形状等、特に限定されず、島状、ストライプ状、格子状のほか、平面視が、円形、楕円形、多角形等、種々の形状が挙げられる。例えば、凸部は、特定の方向（例えば、第１の方向）に延伸する形状であることが好ましい。具体的には、レーザ素子におけるストライプ状のリッジであることがより好ましい。凸部（特にリッジ）は、具体的には、１μｍ〜１００μｍ程度の幅、さらに１μｍ〜７０μｍ程度の幅が好ましい。その高さ（凸部形成時のエッチングの深さ）は、第２導電型半導体層を構成する層の膜厚、材料等によって適宜調整することができ、例えば、０．１μｍ〜２μｍ程度が挙げられる。その長さは、１００μｍ〜２ｍｍ程度が好ましい。凸部は、長さ方向においてすべて同じ幅でなくてもよいし、その側面が垂直であっても、テーパー状であってもよい。
凸部は、半導体層の主面において、１つのみ又は複数形成されていてもよい。
凸部は、半導体層の主面、例えば、第２導電型半導体層の表面に、マスクパターンを形成し、このマスクパターンをマスクとしてエッチングすることにより形成することができる。マスクパターンは、フォトリソグラフィ及びエッチング工程等の公知の方法によって、レジスト、ＺｒＯ2及びＳｉＯ2等の絶縁膜を用いて形成することができる。第２導電型半導体層が窒化物半導体層の場合には、エッチングは、Ｃｌ2、ＣＣｌ4、ＳｉＣｌ4、ＢＣｌ3等のような塩素系のガスを用いる反応性イオンエッチング（ＲＩＥ）法が好ましい。
主面に凸部を有する半導体層は、後述する導電層を形成する前に、主面に第１保護膜を有することが好ましい。ここでの第１保護膜は、半導体層と導電層との電気的な接続を確保するために、その一部において半導体層を露出する開口を有することが好ましい。第１保護膜は、例えば、凸部の上面に開口を有することが好ましく、凸部の側面の上方のまで開口していてもよい。特に、凸部がストライプ状のリッジである場合には、リッジの上面のほぼ全てを露出するように第１保護膜が形成されていることが好ましい。第１保護膜の開口の形状は、導電層を加工して得られる電極とほぼ同じ形状とすることができ、第１保護膜と電極は部分的に重なっていてもよい。
第１保護膜は、例えば、Ｓｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｎｂ、Ｔａ等の酸化物又は窒化物等の単層又は積層膜によって形成することができる。典型的には絶縁性の材料が選択される。第１保護膜の膜厚は、特に限定されるものではなく、例えば、１０ｎｍ〜２μｍ程度が好ましく、１０ｎｍ〜５００ｎｍ程度がより好ましい。
第１保護膜は、例えば、上述した凸部の形成の際に利用したマスクパターンをそのまま存在させた状態で、半導体層上に第１保護膜を構成する材料膜を形成し、その後、マスクパターン上に存在する第１保護膜を構成する材料膜と、マスクパターンとを除去することによって形成することができる。これらの除去は、マスクパターンを剥離液で溶解除去することでパターニングするリフトオフ法を利用することができる。
半導体層は、上述した凸部に加え、凸部が配置された主面に凹部を有していてもよい。凹部は、例えば、リップル対策溝として機能する。凹部は、凸部の両側にそれぞれ１つずつ配置されていることが好ましい。この場合、一対の凹部は、凸部に対して対称であることが好ましいが、非対称でもよい。これにより、凸部を跨ぐ両者の連結を防止することができる。凹部の深さは、例えば、第１導電型半導体層に達する深さとすることが好ましい。
特に、凸部がレーザ素子のリッジである場合、このような凹部を設けることによって、レーザ素子の光導波路領域から漏れた光を凹部によって散乱させることができる。従って、光導波路領域から漏れ出た光（迷光）のレーザ素子の主ビームへの混入を抑制し、リップルが低減されたＦＦＰを有するレーザ素子を得ることができる。また、上述した深さとすることにより、活性層から横方向に漏れた光を効果的に散乱させることができる。凹部は、凸部がレーザ素子のリッジである場合、レーザ光が出射する出射端面の側に形成することが好ましい。これによって、上述した作用をより効果的に発揮させることができる。
凹部は、凸部と、数十μｍ以下離間して形成することが好ましく、十数μｍ以下離間して形成することがより好ましい。また、凹部は、上述した分割予定線から数十μｍ以内、好ましくは十数μｍ以内に形成することが好ましい。凹部は、平面形状が、円形、楕円形、六角形、三角形、ライン状等の種々の形態にすることができる。また、凹部の平面形状における最狭部分の幅は０．１μｍ以上が好ましく、０．５μｍ以上がより好ましい。
凹部は、最終的には中空であることが好ましいが、金属酸化物、例えば、Ｎｉ、Ｃｒ、Ｔｉ、Ｃｕ、Ｆｅ、Ｚｒ、Ｈｆ、Ｎｂ、Ｗ、Ｒｈ、Ｒｕ、Ｍｇ、Ｓｉ、Ａｌ、Ｓｃ、Ｙ、Ｍｏ、Ｔａ、Ｃｏ、Ｐｄ、Ａｇ、Ａｕ、Ｐｔ、Ｉｎ、これらの酸化物等による光吸収層又は上述した第１保護膜を埋め込んでもよい。凹部内に導電性の材料を配置するとリークの危険性が高まるため、凹部内に埋め込む材料は絶縁性の材料であることが好ましい。
凹部は、特開２００５−３１１３０８号公報及び特開２０１４−１３８００５号公報に記載の方法又はそれに準じた方法によって形成することができる。例えば、凹部は、上述した凸部の形成の際に利用するマスクパターンの形状を、凹部を形成する領域に開口を有する形状に変更するなどして、あるいは、凸部を形成する前後のいずれかに、別途凹部を形成する領域に開口を有するマスクパターンを形成し、凸部を形成する際に行うＲＩＥ法等を利用して形成することができる。
導電層は、凸部の少なくとも上面及び側面を含む領域に形成する。ここでの導電層の材料は特に限定されず、例えば、Ｎｉ、Ｒｈ、Ｃｒ、Ａｕ、Ｗ、Ｐｔ、Ｔｉ、Ａｌ等の金属又は合金、Ｚｎ、Ｉｎ、Ｓｎ、Ｍｇから選択される少なくとも１種を含む導電性酸化物、具体的にはＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；ＩＴＯ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ-ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）等の単層膜又は多層膜が挙げられる。なかでも、導電性酸化物又は合金が好ましい。導電層の厚みは特に限定されるものではなく、用いる材料等により適宜調整することができ、通常、半導体素子の電極として機能し得る厚みであればよい。例えば、０．５μｍ〜１μｍ程度が挙げられる。
導電層は、凸部の全上面に形成していなくてもよく、また、凸部の全側面に形成していなくてもよい。つまり、導電層は、上面の一部に、全側面の高さ方向の一部に、あるいは複数の側面のうちの１つの側面に形成すればよい。なかでも、凸部がストライプ状である場合には、導電層は、その上面の略全領域と、延長する方向に沿った２つの側面の全領域とに形成することが好ましい。導電層は、凸部の両側の半導体層上わたって形成してもよい。特に、導電層を、凸部の略全上面及び略全側面（例えば、ストライプ状である場合には、延長する方向に沿った２つの側面の略全領域）と、凸部の両側の平坦面を含む半導体層上に形成することが好ましい。
上述したように、半導体層が、その主面に凹部を有する場合、凹部内に導電層を形成してもよい。この場合、凹部内の導電層は、後述する第２エッチング又は第３エッチングにより除去されることが好ましい。これにより、導電層によるリークの発生を防止することができる。
（第１エッチング）
第１エッチングは、導電層の表面の一部をエッチングする工程である。
そのために、導電層の表面の一部を被覆する第１マスクを形成する。第１のマスクは、レジスト層、絶縁膜等、公知の材料によって単層構造又は多層構造で形成することができる。第１マスクは、導電層上において、複数に分割して配置されていてもよいし、１つの又は複数の開口を有する形状で配置されていてもよい。
第１のマスクは、例えば、半導体素子が、リッジを備えるレーザ素子である場合には、後に、平面視において、レーザ素子の共振器面となる線から離間するように、導電層を被覆することが好ましい。言い換えると、凸部が第１の方向に延長する形状である場合、この第１の方向と交差する仮想線であって導電層を電極に加工した後に半導体層を分割する分割予定線から、第１の方向に第１の距離、離間させて第１マスクを形成することが好ましい。ここでの第１の距離相当の離間は、半導体素子の大きさ等によって適宜調整することができる。距離が近すぎると先端部が光学破壊（ＣＯＤ）されやすくなり、距離が遠すぎると立ち上がりキンク特性が悪化しやすくなるため、例えば、２μｍ〜１０μｍ程度が好ましい。
第１マスクを用いるエッチングは、ウェットエッチング及びドライエッチングのいずれでもよい。ドライエッチングとしては、スパッタ法、アッシャー、ＲＩＥ法等が挙げられる。なかでも、ウェットエッチングが好ましい。ウェットエッチングは、当該分野で公知の方法、条件、材料を用いて行うことができる。
第１エッチングでは、導電層の膜厚方向における一部のみを除去し、導電層の膜厚方向における一部は残存するようにエッチングする。ここでの膜厚方向の一部除去とは、例えば、導電性の膜厚の３０％以上が好ましく、４０〜６０％程度がより好ましい。凸部の上（凸部の上面のみ、又は、上面及び側面）に電極を形成するのであれば、第１マスクは凸部の上を被覆する形状で形成する。このとき、凸部の側面付近の導電層がサイドエッチング（オーバーエッチング）され易いので、仮に、第１マスクのみで導電層の膜厚方向における全てを除去して電極に加工すると、オーバーエッチングにより電極の面積が減少する虞がある。しかし、第１エッチングで除去するのは導電層の膜厚方向における一部のみであるため、半導体層の表面は露出せず、オーバーエッチング量は電極面積に影響を与えない。
導電層の除去／残存のエッチングは、エッチング時間、エッチャントの種類、エッチャントの温度、導電層の材料、導電層を構成する積層構造等によって、その精度を制御することができる。
（第２エッチング）
第２エッチングは、導電層をエッチングして電極に加工する工程である。そのために、第２マスクを形成する。第２のマスクは、レジスト層、絶縁膜等、公知の材料によって単層構造又は多層構造で形成することができる。第２マスクは、複数に分割して配置されていてもよいし、１つの又は複数の開口を有する形状で配置されていてもよい。
一実施形態では、第２マスクは、第１マスクを除去せずに残存させたまま形成することができる。
他の実施形態では、第２マスクは、第１マスクを除去した後に形成してもよい。
第１マスクを除去せずに残存させたまま第２マスクを形成する場合、第２マスクは、少なくとも、第１エッチングされた導電層の表面の一部を被覆する形状で形成することが好ましい。つまり、第２マスクは、少なくとも、第１エッチングによって膜厚方向における一部のみ除去された導電層の一部を残して、他の一部を被覆する。この場合、第２マスクは、残存した第１マスクを被覆する必要はないが、第１マスクの端部と第２マスクの端部との間に隙間が生じ、後述する第２エッチングによるその部位における導電層のエッチングを避けるために、第２マスクは、第１マスク上から、第１エッチングされた導電層の表面の一部を被覆する形状で形成することがより好ましい。なお、第１マスクを除去せずに残存させたまま第２マスクを形成する場合は、第２エッチングの後に剥離液に浸漬させることで第１マスク及び第２マスクを同時に除去できるので、工程数の増加を抑えることができる。
第１マスクを除去した後に第２マスクを形成する場合、第２マスクは、第１マスクの除去後に露出した導電層の表面の一部から第１エッチングされた導電層の表面の一部にわたって被覆することが好ましい。特に、第２マスクは、第１マスクの除去後に露出した導電層の表面の全部と、第１エッチングによって膜厚方向における一部のみ除去された導電層の一部を残して、他の一部とを連続的に被覆することがより好ましい。
第２マスクの第１エッチングされた導電層の表面を被覆する場合の形状及び大きさは、特に限定されず、任意に設定することができる。第２マスクは、例えば、半導体素子が、リッジを備えるレーザ素子である場合には、後に、平面視において、レーザ素子の共振器面となる線から離間するように、言い換えると、上述した第１の方向と交差する仮想線であって導電層を電極に加工した後に半導体層を分割する分割予定線から、第１の方向に第２の距離、離間させて第２マスクを形成することが好ましい。ここでの第２の距離相当の離間は、半導体素子の大きさ等によって適宜調整することができる。例えば、第１の距離よりも短いことが好ましく、第１の距離の１０〜９０％程度がより好ましく、３０〜６０％程度がさらに好ましい。
第２マスクを用いるエッチングは、ウェットエッチング及びドライエッチングのいずれでもよいが、ウェットエッチングが好ましい。つまり、第１エッチング及び第２エッチングのいずれか一方をウェットエッチングで行うことが好ましく、第１エッチング及び第２エッチングの両方をウェットエッチングで行うことがより好ましい。
第２エッチングでは、導電層の膜厚方向における全部を除去するようにエッチングする。つまり、第２エッチングは、半導体層の主面の一部を露出するように行う。第２エッチングは、第１エッチングより長時間で行ってもよく、短時間で行ってもよい。半導体層の主面のエッチングによるダメージを極力低減したい、及び／又は、オーバーエッチング量を第１エッチングよりも小さくしたい場合には、第２エッチングを第１エッチングよりも緩和な条件で及び／又は短時間で行うことができる。同時に、第１マスクで被覆した部分の導電層は、厚膜のまま残存させることができるため、電極面積減少による電圧上昇不良を効果的に抑制することができる。
また、上述したように、半導体層が、その主面に凹部を有し、導電層が凹部内に形成された場合、第２エッチングによって、凹部内の導電層をもエッチングすることができる。ただし、凹部の深さ、大きさ、導電層の厚み等にもよるが、第２エッチングによって、凹部内の全ての導電層が除去されなくてもよい。
上述した第１エッチング及び第２エッチングによって、半導体層の主面に導電層による電極をパターニングすることができる。ここで得られる電極は、その端部において、第１エッチング及び第２エッチングに起因する段差を有する。つまり、電極はその端部において、内部よりも厚みが薄くなった部分を有する。
導電層は、一般に、凸部の側面付近、言い換えると、半導体層表面のリッジの側面付近はエッチングされやすい傾向がある。特に、エッチングがウェットエッチングで行われる場合には、エッチャントが、リッジの延長方向の端部からリッジの側面に沿って入り込みやすい。そのため、２段階のエッチングによって、リッジの側面へのエッチャントの侵入を抑制するとともに、露出する凸部側面を、十分な距離で、導電層により被覆することにより、オーバーエッチングを効果的に抑制することができる。特に、導電層が導電性酸化物又は合金のような２以上の元素からなる場合には、凸部の側面付近においてそれ以外の部分と異なる組成となりやすいため、その傾向が顕著であると考えられる。
（第３エッチング）
上述したように、半導体層が、その主面に凹部を有する場合、さらに、凹部内に第１保護膜が残存する場合及び／又は凹部内に導電層が残存する場合、第３マスクを利用して、第３エッチングすることが好ましい。
第３マスクは、第２エッチングによって露出した半導体層上から、第２エッチングによって加工された電極の側面を被覆する形状で形成することが好ましい。このような第３マスクの形状によって、凹部内の第１保護膜及び／又は導電層を除去するために、所定の膜厚で配置することを意図する導電層において、凸部の側面付近におけるオーバーエッチングを効果的に防止することができる。その結果、半導体素子における電極面積が減少すること、半導体層と電極との密着面積が低減することを確実に防止することができる。第３エッチングを行う前に第１マスク及び第２マスクを除去する場合には、第３マスクは、第１マスク及び第２マスクで被覆していた部分も被覆する形状で形成することが好ましい。
第３エッチングは、第１エッチング及び第２エッチングと同様に行うことができる。なかでも、第２エッチング及び／又は第１エッチングと同様に、あるいは第１エッチングよりも過酷な条件で及び／又は長時間で、第３エッチングを行うことができる。凹部内に形成された第１保護膜及び／又は導電層は、その一部が既に第２エッチングにより除去されていると考えられるため、過酷な条件、長時間のエッチングによって、凹部内の第１保護膜及び／又は導電層を略完全に除去することができる。また、その他の部位に残存する導電層等を確実に除去することができる。
第１エッチングと第２エッチングの間に更に別のエッチングを行うこともできる。この場合には、マスクの形成面積及びエッチングの除去深さが第１エッチングから第２エッチングにかけて段階的に大きくなるように、マスクのサイズ及びエッチング量を調整すればよい。ただし、工程数が増えるとコストが増大するため、コスト低減の点からは、第１エッチングと第２エッチングのみで電極に加工することが好ましい。例えば、導電層の膜厚が０．５μｍ〜１μｍ程度の場合には、第１エッチングと第２エッチングのみで十分に加工できる。
本開示の半導体素子の製造方法では、以下の工程（１）〜（４）の１つ以上を任意に追加することが好ましい。
（１）上述したような電極を形成した後、半導体層の側面を被覆する第２保護膜を形成することが好ましい。第２保護膜は、半導体層の側面に加えて、電極上に開口部を有する限り、電極が形成されていない半導体層の主面及び／又は電極上にわたって形成してもよい。
第２保護膜は、当該分野で公知の方法により成膜し、公知の方法によって、所望の形状に形成することができる。第１保護膜と同様の材料から選択した形成することができる。第２保護膜の膜厚は、特に限定されるものではなく、例えば、１００ｎｍ〜１μｍ程度が挙げられる。
（２）電極の上には、この電極を被覆し、電気的に接続されたパッド電極を形成することが好ましい。パッド電極は、Ｎｉ、Ｔｉ、Ａｕ、Ｐｔ、Ｐｄ、Ｗ等の金属からなる積層膜とすることが好ましい。パッド電極は、当該分野で公知の方法によって、意図する半導体素子の性能等により、厚み、形状及び大きさ等を適宜設定することができる。
（３）半導体層を積層する基板の半導体層とは反対側の面（以下、裏面ということがある）に、第２電極を形成することが好ましい。第２電極は、基板の裏面の全面に又は部分的に形成することができる。例えば、半導体層を積層した後に基板の裏面を研磨して、所定の膜厚、例えば、５０μｍ〜１５０μｍ程度に薄膜化した後、Ｖ、Ｔｉ、Ｐｔ、Ａｕ等の金属からなる積層膜を成膜し、パターニングすることにより形成することができる。
（４）半導体層が形成された基板を、個々の半導体素子を構成する単位に分割することが好ましい。分割は、上記の工程を全て行った後に行うことが好ましい。
分割は、レーザ照射、ブレードブレイク、ローラーブレイク等によって行うことが好ましい。分割によって、凸部、特に、リッジに直交する方向に分割された面を形成した後、その面を共振器面として、ＳｉＯ2、ＺｒＯ2、ＴｉＯ2、Ａｌ2Ｏ3、Ｎｂ2Ｏ5等からなる誘電体多層膜を反射ミラーとして形成することが好ましい。さらに、半導体層が形成された基板を、凸部、特にリッジに平行に分割することが好ましい。これにより、半導体素子をチップ化することができる。
（半導体素子）
本開示の半導体素子は、半導体層と電極とを備える。
半導体層は、主面を有し、この主面に第１の方向に延長する凸部を有する。
電極は、通常、凸部の少なくとも上面に配置されている。
凸部は、例えば、半導体素子がレーザ素子である場合、光導波路を形成するためのリッジであることが好ましく、半導体素子の延長方向に相当する第１の方向に延長していることが好ましい。第１の方向は、例えば、半導体層が六方晶系結晶を有し、その主面がＣ面（０００１）である場合、Ｍ面に垂直な方向（つまり、Ａ面に平行な方向）等とすることができる。このようなＧａＮ系のレーザ素子であれば、ＧａＮ系半導体層のＭ面を劈開面とし、この面を共振器面として用いることができる。
電極は、半導体層の第１の方向と交差する端部である第１の端部から、第１の方向に第１の距離を離間して配置されていることが好ましい。
さらに、第１の端部側の膜厚はその内部側の膜厚よりも薄いことが好ましい。第１の端部側で膜厚が薄いことにより、導電層による半導体層への応力を低減させることができ、導電層の半導体層端部側からの剥がれを効果的に防止することができる。
第１の距離は、半導体素子の大きさ等によって適宜調整することができる。例えば、２μｍ〜１０μｍ程度が好ましい。
ここで、薄い膜厚は、内部側の膜厚（例えば、電極の中心付近の膜厚）の５０％より大きな膜厚であることが好ましく、６０〜７０％程度がより好ましい。
電極は、半導体層の第１の方向に沿った端部である第２の端部側の膜厚が内部側の膜厚よりも薄いことが好ましい。ここで、第２の端部側の膜厚の薄い部分と厚い部分の厚み関係は、第１の端部における厚み関係と同様であることが好ましい。
電極は、第１の端部側の膜厚が薄い部分の電極幅が、第２の端部側の膜厚が薄い部分の電極幅よりも広いことが好ましい。ここでの電極幅の広狭は、意図する半導体素子の大きさ等によって適宜設定することができる。例えば、第２の端部側の膜厚が薄い部分の電極幅は、第１の端部側の膜厚が薄い部分の電極幅の５〜９０％程度が挙げられる。
半導体素子は、さらに、第１保護膜及び第２保護膜、導電層による電極とは反対の面側に第２電極を備えていてもよい。半導体素子が導電性の基板を備える場合は、第２電極は、導電性の基板の半導体層が設けられた面とは反対の面に設けられることが好ましい。ここで、第１保護膜は、主として、凸部の側面を保護し、第２保護膜は、半導体層の側面を保護する役割を果たすものが好ましい。
以下に本開示の半導体素子の製造方法及び半導体素子の実施例を、図面に基づいて詳細に説明する。各実施形態において記載する具体的な寸法や材料は一例であり、本開示はこれに限られるものではない。
実施形態１
この実施形態では、半導体素子は、図１に示すレーザ素子１０であり、主として、半導体層１１と、半導体層１１の主面に形成されたｐ電極３とを備える。
半導体層１１は、平面形状が２００μｍ×８００μｍ程度の長方形の形状を有する。半導体層１１は、通常、直径数インチの基板上に形成され、その後に電極等が形成され、矩形のレーザ素子に個片化される。個片化前において、個片化の際に分割する予定の位置を指す仮想線が分割予定線であり、第１の方向（図７Ｃ中、Ｍ）に平行な方向に伸びる分割予定線と、第１の方向と交差する方向（典型的には直交する方向）に伸びる分割予定線がある。
半導体層１１は、導電性の基板１２上に積層されたｎ型半導体層８、活性層７、ｐ型半導体層６からなる。ｐ型半導体層６は、その表面に、高さ０．５μｍ程度、幅２μｍ程度のストライプ状のリッジ１を備える。
リッジ１のストライプ状に延長する（第１の方向に延長する）側面の略全面からｐ型半導体層６の上面にわたって、ＺｒＯ2（又はＳｉＯ2）からなる第１保護膜２が形成されている。リッジ１の上面は、第１保護膜２から露出している。第１保護膜２は、第１の方向に直交する第２の方向（図７Ｃ中、Ｌ）において、半導体層１１の端部まで延長していてもよいが、ここでは、半導体層１１の端部まで延長しておらず、ｐ側半導体層６の端部を露出している。
ｐ電極３は、第１保護膜２から露出したリッジ１の上面と接続し、リッジ１の両側面からｐ側半導体層６上にわたる形状で配置されている。
半導体層１１の側面及び上面の一部は、ＳｉＯ2からなる第２保護膜４によって被覆されている。
ｐ電極３と接続するように、ｐ電極３上からｐ型半導体層６上（第１保護膜２及び第２保護膜４の表面）にわたって、ｐパッド電極５が配置されている。
レーザ素子１０は、さらに、半導体層１１を積層する導電性のＧａＮからなる基板１２と、基板１２に形成されたｎ電極９とを有する。
このようなレーザ素子は、以下の製造方法によって製造することができる。
まず、ＧａＮ基板上に、第１のｎ型半導体層としてＡｌxＧａ1-xＮ（０＜ｘ≦０．５、クラッド層）、第２のｎ型半導体層としてＡｌxＧａ1-xＮ（０≦ｘ≦０．３、光ガイド層）、活性層としてＩｎyＧａ1-yＮ（０≦ｙ＜１、量子井戸構造）、第１のｐ型半導体層としてｐ型不純物を含有したＡｌxＧａ1-xＮ（０≦ｘ≦０．５、ｐ側電子閉じ込め層）、第２のｐ型半導体層としてＡｌxＧａ1-xＮ（０≦ｘ≦０．３）、第３のｐ型半導体層としてｐ型不純物を含有したＡｌxＧａ1-xＮ（０＜ｘ≦０．５、ＧａＮ／ＡｌＧａＮとからなる超格子構造、クラッド層）、第４のｐ型半導体層としてｐ型不純物を含有したＡｌxＧａ1-xＮ（０≦ｘ≦１）を積層して半導体層１１を形成する。
次いで、半導体層１１の表面に、フォトリソグラフィ及びエッチング工程により、レジストからなる、リッジに対応する形状のマスクパターンを形成し、そのマスクパターンを利用して、塩素系のガスを用いたＲＩＥ法により、リッジ１を形成する。
その後、マスクパターンをそのまま存在させた状態で、半導体層１１上にＺｒＯ2からなる膜を成膜し、マスクパターンをウェットエッチングによってリフトオフすることにより、リッジ１の上面のみ露出する第１保護膜２を形成する。
続いて、リッジ１及び第１保護膜２上を含む半導体層１１上に、ＩＴＯ膜を２００ｎｍの厚みで成膜する。
図２Ａ及び２Ｂに示すように、ＩＴＯ膜３ａ上に第１レジスト膜を被覆し、フォトリソグラフィ及びエッチング工程により、第１マスク１３を形成する。図２Ｂは、図２ＡのＡ−Ａ線縦断面工程図であり、個片化後に出射端面（第１の端部）となる部分の周囲を拡大した図である。第１マスク１３は、平面視形状が長方形であり、短辺側の端部は、第１の方向と交差する分割予定線から第１の方向に８μｍ程度内側に位置し、長辺側の端部は、第１の方向と平行な分割予定線から第２の方向に８０μｍ程度内側に位置する形状とする。
図２Ｃに示すように、第１マスク１３をマスクとして用いて、硝酸１０％、塩酸１８％、水７２％の混合液をエッチャントとして用いて、１０ｎｍ／分のエッチングレートで９分間、第１エッチングする。その後、第１マスク１３を有機溶剤の剥離洗浄で除去する。
図２Ｄに示すように、得られた半導体層１１上に、第２レジスト膜を被覆し、フォトレジスト及びエッチング工程により、第２マスク１４を形成する。第２マスク１４は、第１マスク１３より、第１方向に２μｍ大きくなるように形成する。第２マスクは、０．５μｍ以上大きくすることが好ましく、これにより効果的にサイドエッチングを抑えることができ、さらには１．５μｍ以上大きくすることが好ましい。
第２マスク１４をマスクとして、１６分間、第２エッチングし、図２Ｅに示すように、半導体層１の表面を露出させる。これによって、ＩＴＯ膜を所望の形状のｐ電極３の形状にパターニングすることができる。
第２マスク１４を第１マスク１３より大きくなるように形成して、第２エッチングすることにより、通常のエッチングによりサイドエッチングの起因となる端面１５を保護しながら、所望の形状に導電層をパターニングできるため、ｐ電極３のサイドエッチングを効果的に抑制することができる。従って、図３に示すように、リッジ側壁近傍１７において、オーバーエッチングが生じることなく、精度の高い電極加工を実現することができる。
その後、図２Ｆに示すように、ｐ電極３を完全に覆う第３マスク１６を形成し、第３エッチングを行ってもよい。これにより、ウェハ面内分布の影響及び／又は段差の影響を受けやすい電極部以外の領域におけるＩＴＯ等のエッチング残りが発生しないように、十分長い時間エッチングすることができる。このようなエッチングにより、図４に示すように、半導体層１１がその主面に凹部１８を有している場合、凹部１８内の導電層を十分に除去することができる。凹部１８は、出射端面１９付近に形成されており、その平面視形状は波形であり、その深さはｎ型半導体層８に達する深さである。
このような方法によって得られたレーザ素子は、第１マスク及び第２マスクの２種類のマスクを用いずに、従来の方法によって形成したｐ電極を有するレーザ素子に比較して、４００℃での０．５時間駆動における高温試験後において、素子に印加される電圧の低下が効果的に防止することができることを確認した。
実施形態２
実施形態１におけるレーザ素子の製造方法で、図５に示すように、第１マスク１３を除去することなく第２マスク１４を形成し、さらにこれらマスクを除去することなく第３マスク１６を形成したマスクを順次用いてエッチングする。
これら以外の製造方法は、実施形態１と同様であり、同様の効果を有する。
特に、第１〜第３マスクを積層することにより、工程作業の簡略化を実現することができる。
実施形態３
実施形態１におけるレーザ素子の製造方法で、図６に示すように、第１マスク１３上に、任意の部位のみ大きくした第２マスク２４を形成し、第２エッチングする。
これら以外の製造方法は、実施形態１と同様であり、同様の効果を有する。
特に、第２マスクを任意の形状とすることにより、従来のパターン形状を維持することができる。
実施形態４
この実施形態のレーザ素子は、図７Ａ〜７Ｃに示すように、ｐ電極３が、半導体層１１の第１の方向Ｍと交差する端部である第１の端部Ａから、第１の方向に第１の距離Ｂ、離間して配置されており、かつ第１の端部Ａ側の膜厚Ｃは内部側の膜厚Ｄよりも薄い。また、ｐ電極３は、半導体層１１の第１の方向に沿った端部である第２の端部Ｅよりも内側に位置し、第２の端部Ｅ側の膜厚Ｆが内部側の膜厚Ｇよりも薄い。
さらに、ｐ電極３は、第１の端部Ａ側の膜厚が薄い部分の電極幅Ｈは、第２の端部Ｅ側の膜厚が薄い部分の電極幅Ｉよりも広い。
これら以外の製造方法は、実施形態１と同様であり、同様の効果を有する。
本開示の半導体素子の製造方法は、特に、リッジを備えたレーザ素子の製造方法に効果的に利用することができる。
１ リッジ（凸部）
２ 第１保護膜
３ ｐ電極（電極）
３ａ ＩＴＯ膜（導電層）
４ 第２保護膜
５ ｐパッド電極
６ ｐ型半導体層
７ 活性層
８ ｎ型半導体層
９ ｎ電極
１０ レーザ素子
１１ 半導体層
１２ 基板
１３ 第１マスク
１４ 第２マスク
１５ 端面
１６ 第３マスク
１７ オーバーエッチしやすい部分
１８ 凹部
１９ 出射端面
Ａ 第１の端部
Ｂ 第１の距離
Ｃ 第１の端部Ａ側のｐ電極の膜厚
Ｄ 内部側のｐ電極の膜厚
Ｅ 第２の端部
Ｆ 第２の端部Ｅ側のｐ電極の膜厚
Ｇ 内部側のｐ電極の膜厚Ｇ
Ｈ 第１の端部Ａ側の膜厚が薄い部分の電極幅
Ｉ 第２の端部Ｅ側の膜厚が薄い部分の電極幅
Ｍ 第１の方向
Ｌ 第２の方向

Claims (9)

  1. 主面に凸部を有する半導体層の上であって、前記凸部の少なくとも上面及び側面を含む領域に導電層を形成し、
    前記導電層の表面の一部を被覆する第１マスクを形成し、該第１マスクを用いて前記導電層の膜厚方向における一部を第１ウェットエッチングして除去し、
    少なくとも、前記第１ウェットエッチングされた導電層の膜厚方向に除去された表面の一部を被覆する第２マスクを形成し、該第２マスクを用いて前記導電層を第２ウェットエッチングし、前記半導体層の一部を露出させて、前記導電層を電極に加工することを含む半導体素子の製造方法。
  2. 主面に凸部を有する半導体層の上であって、前記凸部の少なくとも上面及び側面を含む領域に導電層を形成し、
    前記導電層の表面の一部を被覆する第１マスクを形成し、該第１マスクを用いて前記導電層の膜厚方向における一部を第１ウェットエッチングし、
    前記第１マスクを除去し、
    前記第１マスクの除去後に露出した前記導電層の表面の一部から前記第１ウェットエッチングされた導電層の表面の一部にわたって被覆する第２マスクを形成し、該第２マスクを用いて前記導電層を第２ウェットエッチングし、前記半導体層の一部を露出させて、前記導電層を電極に加工することを含む半導体素子の製造方法。
  3. 前記導電層を、導電性酸化物又は合金によって形成する請求項１又は２に記載の半導体素子の製造方法。
  4. 前記導電層を、前記凸部の上面及び側面並びに前記凸部の両側の平坦面を含む前記半導体層上に形成する請求項１から３のいずれか１つに記載の半導体素子の製造方法。
  5. 前記凸部は、第１の方向に延伸する形状であり、
    前記第１の方向と交差する仮想線であって前記導電層を電極に加工した後に前記半導体層を分割する分割予定線から、前記第１の方向に第１の距離を離間させて前記第１マスクを形成する請求項１から４のいずれか１つに記載の半導体素子の製造方法。
  6. 前記分割予定線から、前記第１の方向に前記第１の距離よりも短い第２の距離を離間させて前記第２マスクを形成する請求項５に記載の半導体素子の製造方法。
  7. 前記半導体層は、前記主面であって前記凸部以外の領域に凹部を有しており、
    該凹部内に前記導電層を形成する請求項１から６のいずれか１つに記載の半導体素子の製造方法。
  8. 前記第２ウェットエッチングによって露出した半導体層上から、第２ウェットエッチングによって加工された電極を被覆する第３マスクを形成し、該第３マスクを用いて、前記凹部内に形成された導電層を第３エッチングする請求項７に記載の半導体素子の製造方法。
  9. 主面を有し、前記主面に第１の方向に延長する凸部を有する半導体層と、
    前記凸部の少なくとも上面及び側面に配置された電極とを備え、
    該電極は、前記半導体層の前記第１の方向と交差する端部である第１の端部から、前記第１の方向に第１の距離を離間して配置されており、かつ前記第１の端部側の膜厚は内部側の膜厚よりも薄く、前記半導体層の前記第１の方向に沿った端部である第２の端部側の膜厚が前記内部側の膜厚よりも薄く、前記第１の端部側の膜厚が薄い部分の電極幅は、前記第２の端部側の膜厚が薄い部分の電極幅よりも広い半導体素子。
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