JP6406912B2 - 撮像装置並びにその駆動方法 - Google Patents

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Description

本発明は撮像装置並びにその駆動方法に関し、特に画素の増幅トランジスタの入力ノードの容量値を変更可能とするための容量の構造に関するものである。
従来、画素から出力される信号のダイナミックレンジを拡大するためにフローティングディフュージョン（以下、ＦＤ）への電気的な接続状態が切り替え可能となるように容量を設ける構成が知られている。
特許文献１には、ＦＤへの容量の電気的な接続状態を切り替えるゲート電極を挟んで、一方の領域にはＦＤが配され、他方の領域には信号電荷と同導電型の半導体領域が配されている構成が記載されている。
特開２００８−２０５６３９号公報
特許文献１は、ゲート電極を挟んでＦＤとは反対側の活性領域には信号電荷と同導電型の半導体領域を配する構成となっている。活性領域の表面は絶縁膜で覆われており、この活性領域に配された半導体領域は、絶縁膜と界面を構成している。そして、界面を構成する半導体領域の表面の結晶欠陥によって不要電荷を生じ、この不要電荷がＦＤに注入され、ノイズとなる恐れがある。
そこで本発明は、このようなノイズの発生を抑制可能な撮像装置を提供することを目的とする。
本発明の撮像装置は、光電変換部と、光電変換部で生じた電荷が保持されるフローティングディフュージョンと、フローティングディフュージョンに電気的に接続された増幅トランジスタと、第１ゲート電極を有し、第１ゲート電極へ供給される信号により、フローティングディフュージョンへの電気的な接続状態が切り替え可能に配された容量と、を含み、接続状態を切り替えることで、増幅トランジスタの入力ノードの容量値が変更可能である画素を複数有する撮像装置であって、平面視において、第１ゲート電極を挟むように配された、第１領域と、第２領域とを含む活性領域を有し、活性領域の一部であって第１ゲート電極の下部に位置する部分が容量の少なくとも一部を構成しており、第１領域には、フローティングディフュージョンの少なくとも一部を構成する第１導電型の第１半導体領域が配され、第２領域には、第１導電型とは反対導電型である第２導電型の第２半導体領域が配されており、第２半導体領域の上には、絶縁膜が配されていることを特徴とする。
本発明によれば、ノイズの発生を抑制可能な撮像装置を提供することができる。
撮像装置のブロック図 画素の回路図 駆動タイミング図 画素の平面模式図 画素の断面模式図 画素の平面模式図及び断面模式図 画素の平面模式図及び断面模式図 画素の平面模式図及び断面模式図 画素の平面模式図及び断面模式図 画素の平面模式図及び断面模式図 画素の平面模式図及び断面模式図 駆動タイミング図
図１〜図５を用いて、本発明に適用可能な撮像装置の実施形態を説明する。各図面において同じ符号が付されている部分は、同じ素子もしくは同じ領域を指す。
図１は、本発明の実施形態の撮像装置のブロック図を示す。撮像装置１０１は、画素部１０２、駆動パルス生成部１０３、垂直走査回路１０４、信号処理部１０５、出力部１０６を有している。
画素部１０２は、光を電気信号へ変換し、変換した電気信号を出力する画素を、行列状に複数有している。駆動パルス生成部１０３は、駆動パルスを生成する。そして、垂直走査回路１０４は、駆動パルス生成部１０３からの駆動パルスを受け、各画素に制御信号を供給する。信号処理部１０５は、少なくとも、複数の画素列から並列に出力された信号をシリアライズして出力部１０６に伝達する。更に信号処理部１０５は、各画素列に対応し、信号の増幅、ＡＤ変換等を行なう列回路を有していてもよい。
図２には、本実施形態の画素部１０２に配された１画素の等価回路の一例を示す。本実施形態では、信号電荷を電子とし、各トランジスタはＮ型のＭＯＳトランジスタとして説明する。ここでは、第１導電型をＮ型とし、第２導電型を第１導電型と反対導電型のＰ型とする。ただし、信号電荷には、ホールを用い、各トランジスタとしてＰ型のＭＯＳトランジスタを用いてもよい。
また、等価回路は図２に限られるものではなく、一部の構成を複数の画素で共有してもよい。そして、本発明は、表面側から光が入射する表面照射型撮像装置、裏面側から光が入射する裏面照射型撮像装置のいずれにも適用することができる。
本実施形態の画素は、増幅トランジスタ２０５の入力ノードの容量値を変更可能に設けられた容量２０８を有する。増幅トランジスタ２０５の入力ノードは、少なくとも、ＦＤ２０３、増幅トランジスタ２０５のゲート電極及びこれらを電気的に接続する導電体を含んでいる。
また、切り替えスイッチ２０７により、容量２０８とＦＤ２０３との電気的な接続状態と非接続状態とを切り替え可能である。容量２０８は、切り替えスイッチ２０７を介してＦＤ２０３に電気的に接続されている場合には増幅トランジスタ２０５の入力ノードの一部を構成する。
容量２０８とＦＤ２０３とを電気的な接続状態として増幅トランジスタ２０５の入力ノードの容量値を増大させた場合には、容量２０８とＦＤ２０３とを非接続状態とした場合に比べて増幅トランジスタ２０５の入力ノードにおける電荷電圧変換効率を低くすることが可能となる。これに対して、容量２０８とＦＤ２０３とを非接続状態として増幅トランジスタ２０５の入力ノードの容量値を小さくした場合には、増幅トランジスタ２０５の入力ノードにおける電荷電圧変換効率が高くすることが可能となる。
電荷電圧変換効率が相対的に低いと、増幅トランジスタ２０５の入力ノードで電圧に変換された後の電圧振幅が小さくなる。そのため、ＦＤ２０３に転送された電荷量が多い場合でも増幅トランジスタ２０５の出力信号の線形性を向上させることが可能となる。
これに対して、電荷電圧変換効率が相対的に高いと、増幅トランジスタ２０５の入力ノードで電圧に変換された後の電圧振幅が大きくなる。そのため、ＦＤ２０３に転送された電荷量が少ない場合でも増幅トランジスタ２０５の出力信号の線形性を向上させることが可能となる。
したがって、ＦＤ２０３と容量２０８との電気的な接続状態と非接続状態を切り替えることで、ダイナミックレンジの変更が可能となる。
次に図２を用いて本実施形態の画素を詳細に説明する。
光電変換部２０１は、入射光量に応じた量の電荷対を光電変換により生じさせ、電子を蓄積する。転送トランジスタ２０２は光電変換部２０１で蓄積された電子をＦＤ２０３へ転送する。転送トランジスタ２０２のゲート電極には制御信号ｐＴＸが供給される。ＦＤ２０３は、転送トランジスタ２０２により転送された信号電荷を保持する。
増幅トランジスタ２０５は、そのゲート電極がＦＤ２０３に電気的に接続されており、転送トランジスタ２０２によってＦＤ２０３に転送された電子に基づく信号を増幅して出力する。より具体的には、ＦＤ２０３に転送された電子は、その量に応じた電圧に変換され、その電圧に応じた電気信号が増幅トランジスタ２０５を介して画素外へ出力される。増幅トランジスタ２０５は、電流源２０９とともにソースフォロア回路を構成している。
リセットトランジスタ２０４は、増幅トランジスタ２０５の入力ノードの電位をリセットする。また、リセットトランジスタ２０４は、リセットトランジスタ２０４のオン期間と転送トランジスタ２０２のオン期間とを重ねることにより、光電変換部２０１の電位をリセットすることができる。リセットトランジスタ２０４のゲート電極には制御信号ｐＲＥＳが供給される。
選択トランジスタ２０６は、１つの信号線２１１に対して複数設けられている画素の信号を、１画素ずつもしくは複数画素ずつ出力させる。選択トランジスタ２０６のドレインは、増幅トランジスタ２０５のソースに電気的に接続され、選択トランジスタ２０６のソースは信号線２１１に電気的に接続されている。本実施形態に代えて、選択トランジスタ２０６を増幅トランジスタ２０５のドレインと、電源電圧が供給されている電源配線との間の電気経路に設けてもよい。
つまり、選択トランジスタ２０６は、増幅トランジスタ２０５と信号線２１１との電気的導通を制御可能な構成であればよい。選択トランジスタ２０６のゲート電極には、制御信号ｐＳＥＬが供給される。
なお、選択トランジスタ２０６を設けずに、増幅トランジスタ２０５のソースと信号線２１１を接続し、増幅トランジスタ２０５のドレインもしくはゲート電極の電位を切り替えることにより、画素の選択状態と、非選択状態とを切り替えてもよい。
次に図３に、図２に示した撮像装置の駆動パルスの一例を示す。ここでは、本実施形態の特徴に直接関係する駆動タイミングのみについて説明する。図３（ａ）はｎ行目の駆動タイミングを示し、図３（ｂ）はｎ＋１行目の駆動タイミングを示す。
ここで、図３の実線は容量２０８とＦＤ２０３とが接続状態となる画素、もしくは容量２０８がＦＤ２０３に接続状態となるモードにおける制御信号を示している。
点線は、容量２０８とＦＤ２０３とが非接続状態となる画素、もしくは非選択状態の画素、もしくは容量２０８とＦＤ２０３に非接続状態のモードにおける制御信号を示している。各制御信号がハイレベル（Ｈ）の期間において各トランジスタがオンになり、ローレベル（Ｌ）の期間に各トランジスタがオフとなる。
図３のｐＳＥＬは、選択トランジスタ２０６のゲートに入力される制御信号である。選択される行においては、期間ｔ１−ｔ８において、ｐＳＥＬはＨレベルになる。選択されない行においては、点線のように、期間ｔ１−ｔ８において、ｐＳＥＬはＬレベルになる。
ｐＲＥＳは、リセットトランジスタ２０４のゲートに入力される制御信号である。ｐＲＥＳがＨレベルの時、ＦＤの電位をリセットする。
ｐＴＸは、転送トランジスタ２０２のゲートに入力される制御信号である。ｐＴＸがＨレベルの時、光電変換部２０１とＦＤとを接続状態とし、Ｌレベルの時には非接続状態とする。
ｐＡＰＰは、切り替えスイッチ２０７に入力される制御信号である。ｐＡＰＰにより、容量２０８とＦＤ２０３との接続状態を切り替える。ｐＡＰＰがＨレベルの時には、容量２０８とＦＤ２０３とが接続状態となり、ｐＡＰＰがＬレベルの時には、容量２０８とＦＤ２０３とが非接続状態となる。
まず時刻Ｔ＝ｔ１ｎにおいて、制御信号ｐＳＥＬがＬレベルから遷移し始め、所定期間経過後、Ｈレベルになる。またこの時、制御信号ｐＲＥＳがＨレベルであり、ＦＤ２０３の電位がＶＤＤになる。
次に時刻Ｔ＝ｔ２ｎにおいて、制御信号ｐＡＰＰがＬレベルから遷移し始め、所定期間経過後、Ｈレベルとなる。またこの時、制御信号ｐＳＥＬ及び制御信号ｐＲＥＳはＨレベルである。これにより容量２０８とＦＤ２０３とが電気的な接続状態になり、ＦＤ２０３及び容量２０８の電位がＶＤＤになる。なお、容量２０８とＦＤ２０３とを非接続状態とする場合には、ｐＡＰＰ（ｎ）をＬレベルのまま保持する。
次に時刻Ｔ＝ｔ３ｎにおいて、制御信号ｐＲＥＳがＨレベルから遷移し始め、所定期間経過後、Ｌレベルとなり、ＦＤ２０３及び容量２０８の電位のリセット動作が完了する。
時刻Ｔ＝ｔ４ｎにおいて、制御信号ｐＴＸがＬレベルから遷移し始め、所定期間経過後、Ｈレベルになる。この時、光電変換部２０１とＦＤ２０３が電気的な接続状態になり、光電変換部２０１の電子がＦＤ２０３に転送される。制御信号ｐＡＰＰがＨレベルであり、容量２０８とＦＤ２０３とが接続状態であるため、転送された電子はＦＤ２０３及び容量２０８で保持される。
時刻Ｔ＝ｔ５ｎ、制御信号ｐＴＸがＨレベルから遷移しはじめ、所定期間経過後、Ｌレベルになる。これにより、光電変換部２０１とＦＤ２０３が非接続状態になる。
時刻Ｔ＝ｔ６ｎにおいて、制御信号ｐＲＥＳがＬレベルから遷移し始め、所定期間経過後、Ｈレベルとなることで、ＦＤ２０３及び容量２０８の電位がＶＤＤとなる。
時刻Ｔ＝ｔ７ｎにおいて、制御信号ｐＡＰＰがＨレベルから遷移し始め、所定期間経過後、Ｌレベルになる。これにより、容量２０８とＦＤ２０３とが非接続状態となる。
時刻Ｔ＝ｔ８ｎにおいて、制御信号ｐＳＥＬがＨレベルから遷移し始め、所定期間経過後、Ｌレベルになる。これにより、ｎ行目の読み出しが完了する。ｎ＋１行目（図３（ｂ））以降も同様の動作が繰り返され、画素部１０２の信号読み出しが行われる。
期間ｔ５ｎ−ｔ８ｎにおける信号線２１１の電圧を信号として用いることで、容量２０８が接続された状態の画素の信号を画像信号として用いることが可能となる。
更に、必要に応じて、期間ｔ３ｎ−ｔ４ｎにおける信号線２１１の電圧を信号として用いることで、画素のノイズ信号を得ることが可能となる。このノイズ信号と前述の信号電荷との差分を取ることでノイズを低減することが可能となる。
また、期間ｔ１ｎ−ｔ８ｎにおいて、制御信号ｐＳＥＬをＨレベルに維持している。しかし、容量２０８とＦＤ２０３とが接続された状態で増幅トランジスタ２０５の入力ノードに保持した信号を信号処理部１０５に読み出す期間だけＨレベルとしてもよい。
ＦＤ２０３と容量２０８との電気的な接続状態と非接続状態とを切り替えることを、全画素一括で行ってもよいし、各画素毎あるいは所定の画素毎に行なってもよい。例えば、カラーフィルタの色毎に容量２０８の電気的な接続状態または非接続状態をいずれかに切り替えてもよい。
パルスがＨ（Ｌ）レベルからＬ（Ｈ）レベルへ遷移する際には一定の時間を要する。もしくは意図的に目的レベルに達するまでの時間を設ける場合もある。図３においてはあるレベルから目的レベルに到達するまでの時間を所定期間として明示しているが、これは意図的に目的レベルに達するまで所定期間を設ける場合もそうでなく本質的に生じてしまう時間のいずれであってもよい。
次に本実施形態の画素の特徴を説明する。図４及び図５に本実施形態の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。
図４（ａ）は、活性領域の説明を容易にするために、絶縁体分離部３００と、絶縁体分離部３００で区画された活性領域（３１３Ａ〜３１３Ｃ）を示しているが、１画素内には図４（ｂ）に示すように、図４（ａ）の活性領域に半導体領域が配され、且つ活性領域の上にゲート電極が配される。尚、図４（ｂ）では、図４（ａ）で付した活性領域の符号（３１３Ａ〜３１３Ｃ）を省略している。
また、図５（ａ）及び図５（ｂ）は、図４（ｂ）のＡ−Ｂ線における断面模式図であり、容量２０８の構成例を説明する図である。
図４（ａ）及び図４（ｂ）は１画素を平面視で示した図である。後述する図５（ａ）などの断面模式図からも明らかなように、半導体基板３２０の表面側に、絶縁体分離部３００が設けられており、絶縁体分離部３００によって、活性領域は区画される。換言すると、活性領域が絶縁体分離部３００によって囲まれている。
尚、本実施形態においては、活性領域を区画する絶縁体分離部３００を配した例を用いて説明するが、絶縁体分離部３００に代えてＰＮ接合分離部を配してもよい。
ここで説明する実施形態において、活性領域は、絶縁体分離部３００に区画された活性領域３１３Ａ（第１活性領域）、３１３Ｂ（第２活性領域）、３１３Ｃ（第３活性領域）を備えている。そして、第１活性領域３１３Ａと第２活性領域３１３Ｂは第１方向に沿って並んで配されている。
また、第２活性領域３１３Ｂは、平面視において、第１方向よりも、第１方向に直交する第２方向（典型的には第１方向と直交する方向）に長い形状を有している。そして、第２活性領域３１３Ｂと第３活性領域３１３Ｃとが第２方向に沿って、並んで配されている。なお、本実施例では、基準電位が供給される領域として第３活性領域３１３Ｃを配したが、配さなくてもよい。
各活性領域（３１３Ａ、３１３Ｂ、３１３Ｃ）の表面は、絶縁膜３１６で覆われている。そのため、電極、ゲート電極（以下電極等）は各活性領域の上部に、絶縁膜３１６の一部を介して配されている。この絶縁膜３１６は、例えば酸化シリコンにより構成される。この絶縁膜３１６をＣＶＤ法によって成膜した場合、絶縁体分離部３００の表面にも絶縁膜３１６が配される。一方で熱酸化法によって絶縁膜３１６を配する場合には、絶縁体分離部３００の表面に絶縁膜３１６は実質的に配されない。これに対し、ＰＮ接合分離部によって、活性領域を区画した際には、どちらの方法で絶縁膜３１６を構成してもＰＮ接合分離部の上に絶縁膜３１６が配される。
また、電極等の下部に位置しない活性領域は、その表面の少なくとも一部が、電極等の下部に位置する絶縁膜と異なる絶縁膜が配されていてもよい。異なる絶縁膜とは例えば電極等の下部に位置する絶縁膜を形成した後に、電極等の下部以外の絶縁膜を除去した後、別の絶縁膜を形成するような場合である。
以下では、電極等の下部に位置する絶縁膜と、電極等の下部以外に位置する、活性領域の表面に配される絶縁膜とが、同一の絶縁膜の場合について説明する。
図４（ｂ）に示すように、第１活性領域３１３Ａには、第２方向に沿って光電変換部２０１、ゲート電極４０２、Ｎ型半導体領域（第３半導体領域）３０３Ａが配される。また、第１活性領域３１３Ａの上には、絶縁膜３１６を介してゲート電極４０２が配されており、第２活性領域３１３Ｂの上には、絶縁膜３１６を介して電極４０４が配されている。
そして、図４（ｂ）のように第２活性領域３１３Ｂは、平面視において電極４０４を挟むように、第１領域３２３と、第２領域３２４を有している。
第１領域３２３には、ＦＤ２０３の少なくとも一部を構成するＮ型半導体領域（第１半導体領域）３０３Ｂが配されている。
そして、第２領域３２４には、絶縁膜３１６と界面を構成するＰ型半導体領域３１２（第２半導体領域）が配されている。
ＦＤ２０３は、第１半導体領域３０３Ｂと第１活性領域３１３Ａに配された第３半導体領域３０３Ａとを有する。
図５（ａ）は図４（ｂ）のＡ−Ｂ線における断面模式図であり、電極４０４を挟んで、第１領域３２３と第２領域３２４が配されている。この第１領域３２３には、Ｎ型半導体領域３０３Ｂが配されている。そして、第２領域３２４には、絶縁膜３１６と界面を構成するＰ型半導体領域３１２が配されている。また、第１半導体領域（３０３Ｂ）も絶縁膜３１６と界面を構成している。
図５（ａ）の例では、電極４０４の下部の半導体領域には、絶縁膜３１６を介して印加される電界によって、電極４０４の下部の活性領域の表面に配されたＰ型半導体領域３１２が反転して電荷蓄積領域となる表面型ＭＯＳ容量を構成する。これによって図２の容量２０８が構成される。その他の実施形態を実施例で後述する。
さらに、電極４０４は、図２の切り替えスイッチ２０７に含まれる。電極４０４に印加される制御信号ｐＡＰＰによって後述する容量２０８のＦＤ２０３に対する電気的な接続状態と非接続状態とを切り替えることができる。
容量２０８では、電極４０４の下部の活性領域の表面に電位の井戸が生じ、その部分に電子が蓄積される。ただし、この電位の井戸に上述の第２領域３２４の表面からの電子が混入することで、容量２０８をＦＤ２０３に対して接続状態とした際に、ＦＤ２０３にノイズを混入してしまう恐れがある。
そこで、第２領域３２４に、その上部に絶縁膜３１６が配されたＰ型半導体領域３１２を配することで、上述のノイズとなりうる電子がＰ型半導体領域３１２の多数キャリアである正孔と再結合する。これにより、Ｎ型半導体領域３０３Ｂに混入する電子を減らすことができ、ノイズを低減することが可能となる。より好ましくは、Ｐ型半導体領域３１２は絶縁膜３１６と界面を構成するのがよい。
また、活性領域と絶縁体分離部３００の界面では、主に酸化シリコンで構成される絶縁体分離部３００と、半導体基板３２０の主の構成要素であるシリコンとの膨張係数の違いなどにより、欠陥が生じ、不要電荷を生じる恐れがある。
そのため、第２領域３２４には、活性領域と絶縁膜３１６との界面から少なくとも絶縁体分離部３００の底の深さまでＰ型半導体領域４１２を配するのがよい。これによって、容量２０８と絶縁体分離部３００をオフセットし、絶縁体分離部３００から生じるノイズを低減することが可能となる。
本実施形態では、表面型ＭＯＳ容量を用いて説明したが、図５（ｂ）のように、電極４０４の下部の活性領域の表面にＮ型半導体領域を配して、埋め込み型のＭＯＳ容量とすることもできる。
また、本実施形態では、第２領域３２４に、Ｐ型半導体領域としてＰウェルを構成するＰ型半導体領域３１２を配した例を示した。ただし、第２領域３２４に配されるＰ型半導体領域の深さは特に限定されるものではない。したがって、第２領域３２４の絶縁膜３１６との界面を構成する領域以外の領域がＮ型半導体領域となっていてもよい。即ち、第２領域３２４に設けられたＰ型半導体領域の下にＮ型半導体領域が設けられていてもよい。
また、ここでは、Ｐ型半導体領域３１２の上に配される絶縁膜３１６を電極４０４の下部に位置する絶縁膜３１６と同じ絶縁膜として説明した。しかし、例えば層間絶縁膜のように、電極の下部に位置する絶縁膜３１６とは異なった絶縁膜がＰ型半導体領域３１２の上に配されてもよい。
さらに、本実施形態では、光電変換部２０１が配される活性領域３１３Ａと、容量２０８が配される活性領域３１３Ｂとを別の活性領域としたが、必ずしもそれぞれが別の活性領域である必要はなく、同一活性領域としてもよい。
以下、本実施形態で説明した撮像装置の具体的な実施例を説明する。
（実施例１）
図６に本実施例の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。図１〜５と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。本実施例において、第２半導体領域に該当するのはＰ型半導体領域４０５である。Ｐ型半導体領域４０５は、Ｐ型のウェルを構成するＰ型半導体領域４１２に配される。
図６（ａ）は本実施例の撮像装置の１画素の平面模式図を示す。本実施例の活性領域の構成は、実施形態の図４（ａ）で示した活性領域（３１３Ａ、３１３Ｂ、３１３Ｃ）と同様に、絶縁体分離部３００によって区画されている。
また、本実施例では、実施形態で説明した図４（ｂ）の構成と同様に、平面視において、第２活性領域３１３Ｂは、電極４０４を挟んで配された、第１領域３２３と第２領域３２４を含んでいる。そして、Ｎ型半導体領域３０３Ｂが第１領域３２３に配され、Ｐ型半導体領域４０５が第２領域３２４に配されている。Ｐ型半導体領域４０５は、Ｐ型半導体領域４０５の下部に配されたＰ型半導体領域４１２よりも不純物濃度が高い。
活性領域３１３Ａには、第１方向に直交する第２方向に沿って、光電変換部２０１、ゲート電極４０２、Ｎ型半導体領域３０３Ａが配されている。そして、活性領域３１３Ｂには、第２の方向に沿って、Ｎ型半導体領域４０６、ゲート電極４０７、Ｎ型半導体領域４０８、ゲート電極４０９、Ｎ型半導体領域４１０、ゲート電極４１１、Ｎ型半導体領域３０３Ｂ、電極４０４、Ｐ型半導体領域４０５が配されている。
ここで、活性領域３１３Ａに配されているＮ型半導体領域３０３Ａと活性領域３１３Ｂに配されているＮ型半導体領域３０３Ｂ及びＮ型半導体領域３０３Ｂに電気的に接続される容量２０８、ゲート電極４０９は導電体によって接続されている。ＦＤ２０３はＮ型半導体領域３０３Ａ、３０３Ｂを有している。
次に図６（ｂ）は図６（ａ）のＣ−Ｄ線に沿った断面模式図、図６（ｃ）は図６（ａ）のＡ−Ｂ線に沿った断面模式図である。まず図６（ｂ）について説明する。
光電変換部２０１は、Ｎ型半導体領域４０１とＰ型半導体領域４１２により構成されるＰＮ接合を有している。本実施例では光電変換部２０１はフォトダイオードである。またＮ型半導体領域４０１の表面にＰ型半導体領域４１５が配されることで埋め込み型のフォトダイオードを構成している。ここでＮ型半導体領域４０１は各トランジスタのソース、ドレインを構成する半導体領域に比べ、絶縁膜３１６に対して深い位置まで配されている。
図２の転送トランジスタ２０２は、ドレインとなるＮ型半導体領域４０１、ゲート電極４０２、ソース領域となるＮ型半導体領域３０３Ａにより構成される。
次に、図６（ｃ）に示した、活性領域３１３Ｂについて説明する。
図２のリセットトランジスタ２０４は、ソース領域となるＮ型半導体領域３０３Ｂ、ゲート電極４１１、ドレイン領域となるＮ型半導体領域４１０により構成される。図２のリセットトランジスタ２０４は、ソース領域となるＮ型半導体領域３０３Ｂ、ゲート電極４１１、ドレイン領域となるＮ型半導体領域４１０により構成される。図２の増幅トランジスタ２０５は、ドレイン領域となるＮ型半導体領域４１０、ゲート電極４０９、ソース領域となるＮ型半導体領域４０８により構成される。図２の選択トランジスタ２０６は、ドレイン領域となるＮ型半導体領域４０８、ゲート電極４０７、ソース領域となるＮ型半導体領域４０６により構成される。
そして、第３活性領域３１３ＣにはＰ型半導体領域４１４が配されている。このＰ型半導体領域４１４には、ウェルを構成するＰ型半導体領域４１２に所定の電位を供給するコンタクトプラグが接続されている。このような構成により、Ｐ型半導体領域４１２の電位変化を抑制することができる。所定の電圧とは例えば接地電位である。
そして、図２の切り替えスイッチ２０７は、電極４０４を含み、電極４０４に供給される電圧により、容量２０８のＦＤに対する電気的な接続状態と非接続状態とを切り替える。
本実施例で第２領域３２４には、絶縁膜３１６と界面を構成するＰ型半導体領域４０５が配されている。
さらに、第２領域３２４には、Ｐ型半導体領域４０５の下には、少なくとも絶縁体分離部３００の底の深さまで、Ｐ型半導体領域４１２が配されている。この時、Ｐ型半導体領域４１２は、Ｐウェルで構成されてもよい。また、Ｎウェルの上にＰ型半導体領域４１２が配されていてもよい。
ここで、絶縁体分離部３００の底とは、絶縁体分離部３００がＰ型半導体領域４１２と界面を構成する深さであって最も深い位置のことである。
上述したようにＰ型半導体領域４０５の不純物濃度は、Ｐ型半導体領域４１２の不純物濃度よりも高い。このような構成とすることにより、容量２０８に近接する部分（第２領域３２４の表面近傍）のＰ型の不純物濃度が図５（ａ）や図５（ｂ）の構成に比べて高くすることができる。そのため、Ｐ型半導体領域４０５を設けずに、Ｐ型半導体領域４１２が絶縁膜３１６と界面を構成した形態よりも、半導体領域の表面の結晶欠陥によるノイズを低減することが可能となる。
Ｐ型半導体領域４０５を形成する方法としては、例えば、電極４０４をマスクとして用いて、予め設けられたＰ型半導体領域４１２の一部の領域にイオン注入をすることで形成することができる。
以上のことから、本実施例によれば、絶縁膜３１６との界面の結晶欠陥によるノイズを低減するとともに、絶縁体分離部３００から生じるノイズを低減することが可能となる。
（実施例２）
図７に本実施例の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。図１〜６と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。
図７（ａ）は本実施例の撮像装置の１画素の平面模式図である。本実施例では、平面視で、第２領域３２４に、Ｐ型半導体領域４１２を形成し、Ｐ型半導体領域５０５が電極４０４に対してオフセットするようにＰ型半導体領域４１２の表面に配される。この、Ｐ型半導体領域５０５が電極４０４に対してオフセットした領域をオフセット領域５１８とした時、オフセット領域５１８を間に挟んで、Ｐ型半導体領域５０５が設けられている点が実施例１と異なる。
このため、本実施例では，オフセット領域５１８とＰ型半導体領域５０５とが、第２領域３２４に配されている。
図７（ｂ）は図７（ａ）のＡ−Ｂ線に沿った断面模式図である。前述したオフセット領域５１８は、Ｐ型半導体領域５０５よりも不純物濃度の低いＰ型半導体領域４１２で構成されている。
図３を用いて、オフセット領域５１８を設ける理由を説明する。
図３の時刻ｔ２ｎから時刻ｔ７ｎの期間では、制御信号ｐＡＰＰがハイレベルである。そのため、切り替えスイッチ２０７の電極４０４の電位はハイレベルになっている。
それに対してＰ型半導体領域４１２の電位は、接地レベルになるように構成されているため、Ｐ型半導体領域５０５の電位も接地レベルに近い電位となっている。したがって、切り替えスイッチ２０７の電極４０４とＰ型半導体領域５０５との間に高電界が生じる。ただし、実際には、例えば、電極４０４の下部のＰ型半導体領域４１２が反転して、表面型ＭＯＳ容量を構成したりと、必ずしもＰ型半導体領域４１２のすべての領域が同一の接地電位になるとは限らない。
この時に、高電界が印加される領域にノイズとなる電荷が存在するとホットキャリア増幅と呼ばれる現象が生じる可能性がある。ホットキャリア増幅が生じると、Ｎ型半導体領域３０３Ｂへ電荷が混入し、これがノイズとなる。このホットキャリア増幅を抑制するためには切り替えスイッチ２０７の電極４０４とＰ型半導体領域５０５との間の電界を緩和すればよい。
そこで、本実施例においては、電極４０４とＰ型半導体領域５０５との間に、Ｐ型半導体領域５０５よりも不純物濃度の低いＰ型半導体領域４１２（オフセット領域５１８）を設けている。このような構成によって、電極４０４とＰ型半導体領域５０５の間にＰ型半導体領域４１２（オフセット領域５１８）を設けない場合に比べて広い空乏層が広がる。そのため、電極４０４とＰ型半導体領域５０５の間の電界を緩和することが出来る。
電極４０４との間にオフセット領域５１８を設けてＰ型半導体領域５０５を配する方法としては、例えば、電極４０４の側壁に絶縁体で形成したサイドスペーサを用いる方法がある。具体的には、サイドスペーサをマスクとして用いて、予め設けられたＰ型半導体領域４１２にイオン注入することで、電極４０４との間にＰ型半導体領域４１２を挟んで、Ｐ型半導体領域５０５を配することができる。
したがって、本実施例によれば、ホットキャリア増幅の発生を抑制し、更にノイズを減らすことが出来る。
（実施例３）
図８に本実施例の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。図１〜７と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。
図８（ａ）は、本実施例の撮像装置の１画素の平面模式図である本実施例では実施例２のオフセット領域５１８にＰ型半導体領域６１９を配している点が実施例２と相違する。つまり、本実施例では、平面視において、第２領域３２４において、Ｐ型半導体領域６０５が、電極４０４との間に、不純物濃度がＰ型半導体領域４１２の不純物濃度よりも高いＰ型半導体領域６１９を間に挟んで、設けられている点が実施例２と相違する。
図８（ｂ）は図８（ａ）のＡ−Ｂ線に沿った断面模式図である。
前述したＰ型半導体領域６１９は、Ｐ型半導体領域４１２よりも不純物濃度が高く、Ｐ型半導体領域６０５よりも不純物濃度が低い領域である。
このように第２領域３２４に、Ｐ型半導体領域６０５と電極４０４の間にＰ型半導体領域６１９を配することで、Ｐ型半導体領域６１９を低濃度の電界緩和領域とし、Ｐ型半導体領域６０５とゲート電極間の電界を緩和することができる。このような構造をＬＤＤ構造という。これにより、ホットキャリア増幅を抑制することができ、信頼性および耐圧を向上させることができる。
更に周辺回路にＬＤＤ構造を有するＰＭＯＳトランジスタを設けた場合には、本実施例のＰ型半導体領域６０５及びＰ型半導体領域６１９と周辺回路のＰＭＯＳトランジスタのソース及びドレインを形成する不純物イオン注入工程を同一工程にしてもよい。
本実施例の画素がこのような構造を形成することで、本実施例の構成を適応した画素の製造工程において、特段の製造プロセス工程を増やすことなく、周辺回路と一緒に画素を形成することが可能となる。
ここで周辺回路領域とは、半導体基板３２０上の、複数の画素が配列された領域の周辺部に配された領域を言う。この周辺回路領域には、先に説明した制御信号ｐＳＥＬ、ｐＲＥＳ、ｐＴＸ、ｐＡＰＰなどを出力する制御回路が設けられている。また周辺回路領域には、複数の画素から図２に示す信号線２１１を通して出力された信号を、サンプリングしたり、出力したりする回路が設けられている。これは以下の実施例においても同様である。
本実施例では、Ｐ型半導体領域６０５と電極４０４の間にＰ型半導体領域６０５よりも不純物濃度の低く、Ｐ型半導体領域４１２よりも不純物濃度の高いＰ型半導体領域６１９を設けた。前述した実施例２と同様に容量２０８の電極４０４とＰ型半導体領域６０５との間の電界を緩和することが可能であり、ホットキャリア増幅を抑制し、ノイズを抑制することが出来る。
（実施例４）
図９に本実施例の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。図１〜８と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。
図９（ａ）は本実施例の撮像装置の１画素の平面模式図である。本実施例では、平面視において、第２領域３２４において、Ｎ型半導体領域３０３Ｂが第１領域３２３に配され、不純物濃度がＰ型半導体領域４１２の不純物濃度よりも高いＰ型半導体領域７０５が第２領域３２４に配されている点は実施例１と同様であるが、Ｐ型半導体領域７０５の下にＮ型半導体領域７１７を配している点が実施例１と相違する。図９（ｂ）は図９（ａ）のＡ−Ｂ線に沿った断面模式図である。
図９（ｂ）に示すように、本実施例では、Ｐ型半導体領域７０５の下に、Ｐ型半導体領域７０５と界面を構成するＮ型半導体領域７１７が設けられている。このＮ型半導体領域７１７が、前述した表面型ＭＯＳ容量又は、埋め込み型のＭＯＳ容量に電気的に接続される。そして、Ｎ型半導体領域７１７が構成するＰＮ接合容量は、容量２０８の一部を構成する。
なお、Ｐ型半導体領域７０５とＮ型半導体領域７１７は、第２領域３２４にイオン注入することによりＰ型半導体領域７０５とＮ型半導体領域７１７とを深さ方向にこの順に配する。
本実施例では、第２領域３２４に配されたＰ型半導体領域７０５は、必ずしもＰ型半導体領域４１２よりも不純物濃度が高くなくてもよい。その場合には、Ｐ型半導体領域７０５をＰウェルであるＰ型半導体領域４１２で置き換えることができる。
（実施例５）
図１０に本実施例の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。図１〜９と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。
図１０（ａ）は本実施例の撮像装置の１画素の平面模式図である。図１０（ｂ）は図１０（ａ）のＡ−Ｂ線に沿った断面模式図である。本実施例の活性領域３１３Ａ〜３１３Ｃは、図１０（ｃ）に示すように、第１活性領域３１３Ａの形状が実施例１〜４の第１活性領域３１３Ａと異なっている。そして、第１活性領域３１３Ａに、電極４０４と第２領域３２４が配されている点が実施例１〜実施例４と相違する。本実施例では、第１活性領域３１３Ａに、電極４０４を挟んで、Ｎ型半導体領域３０３ＡとＰ型半導体領域８０５が配されている。Ｎ型半導体領域３０３Ａが配される領域が第１領域３２３に対応し、Ｐ型半導体領域８０５が配される領域が第２領域３２４に対応する。
本実施例では、第１活性領域３１３Ａに、光電変換部２０１、Ｎ型半導体領域３０３Ａ、電極４０４、Ｐ型半導体領域８０５が配される。また、第２活性領域３１３Ｂには、Ｎ型半導体領域４０６、ゲート電極４０７、Ｎ型半導体領域４０８、ゲート電極４０９、Ｎ型半導体領域４１０、ゲート電極４１１、Ｎ型半導体領域３０３Ｂが配される。第３活性領域３１３Ｃには、Ｐ型半導体領域４１４が配され、このＰ型半導体領域４１４には、Ｐ型半導体領域４１２に電位を供給するコンタクトプラグが接続されている。
本実施例では、ＦＤ２０３はＮ型半導体領域３０３Ａ、３０３Ｂとを有する。
以上、具体的な実施例を挙げて本発明の説明を行ったが、本発明は上記実施の形態に制限されるものではなく、本発明の目的および範囲から離脱することなく、様々な変更及び変形が可能である。
たとえば、絶縁体分離部３００と活性領域の界面にチャネルストップ領域とよばれる高濃度の半導体領域が設けられる場合がある。これによってＮ型のデバイス間のチャネル形成を抑制する場合には、Ｐ型の高濃度の半導体領域が用いられ、Ｐ型のデバイス間のチャネル形成を抑制する場合には、Ｎ型の高濃度の半導体領域が用いられる。上述の各実施例においては、光電変換部２０１、容量２０８、画素のトランジスタはＮ型のデバイスであるため、チャネルストップ領域はＰ型の半導体領域が用いられる。
上述の各実施例においてもこのようなチャネルストップ領域を設けてもよい。その場合には、Ｐ型半導体領域３１２、４０５、４１２，５０５，６０５，７０５，８０５と絶縁体分離部３００との界面にＰ型のチャネルストップ領域を設けてもよい。このような構成にすることで、絶縁体分離部３００から生じるノイズを低減することも可能となる。これは他の実施例においても同様である。
（実施例６）
図１１に本実施例の撮像装置の１画素の特徴を説明するための平面模式図及び断面模式図を示す。また、図１２に駆動タイミング図を示す。図１〜１０と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。
図１１（ａ）は１画素の平面模式図である。本実施例では、第３活性領域３１３Ｃが配されていない点が実施例１から５と異なる点である。
図１１（ｂ）は図１１（ａ）のＡ−Ｂ線に沿った断面模式図である。
本実施例では、Ｐ型半導体領域９０５には、基準電位が供給されたコンタクトプラグが絶縁膜３１６を貫通してＰ型半導体領域９０５に接続される。この構成により、実施例１〜５で用いていたＰ型のウェル領域４１２に基準電位を供給するためのＰ型半導体領域４１４と、第２領域３２４に配されたＰ型半導体領域（４０５〜８０５）とを共通にし、Ｐ型半導体領域９０５とする構成である。
なお、この構成はすべての実施例に適応可能である。これによって第３活性領域３１３Ｃを設けないことで、平面レイアウトを縮小できるため、容量２０８、もしくは光電変換部２０１の平面視における面積を増大させることが可能となる。
例えば、本実施例では電極４０４の面積を拡大することで、容量２０８の容量値を増加させることが出来る。そのため、容量２０８をＦＤ２０３に電気的に接続した時に、増幅トランジスタ２０５の入力ノードの容量値を増加させることが可能となり、ダイナミックレンジをより拡大することが可能である。
また、光電変換部２０１を拡大した場合は飽和信号量の増大が可能となる。また、増幅トランジスタ２０５を拡大した場合は、１／ｆノイズを低減し、画質を向上させることが可能となる。
（駆動方法の変形例）
図１２に記載の駆動方法の変形例について説明する。図１２（ａ）、（ｂ）は、容量２０８を非接続状態とした際のＫ行目の画素の駆動タイミングと、Ｋ＋１行目の画素の駆動タイミングの一例を示す。図３の駆動タイミング図とは、所望の蓄積時間の信号を得るために光電変換部２０１の電荷をリセットする動作である時刻ｔ１ｋから時刻ｔ２ｋが追加されている点で異なる。
図１２（ａ）において、光電変換部２０１に信号を蓄積している期間であるｔ２ｋからｔ６ｋの期間に、光電変換部２０１にノイズとなる電荷が混入してしまう場合がある。
これを抑制するために、本実施例では時刻ｔ２ｋから時刻ｔ４ｋの期間でｐＡＰＰ（ｋ）をＨｉｇｈレベルとし、容量２０８をリセットする。
この駆動制御により、Ｐ型半導体領域９０５でノイズとなる電子が生じた場合に、光電変換部２０１よりも近傍にあり、且つ高いポテンシャルにリセットされているＮ型半導体領域３０３Ｂへと電子を誘導する。それによって、光電変換部２０１へ暗電流が混入することを抑制できる。
なお、容量２０８を動作状態とし、Ｎ型半導体領域３０３Ｂの容量値を増大させることでダイナミックレンジを拡大した状態で、信号を読み出す際には時刻ｔ４ｋでｐＡＰＰ（ｋ）をローレベルにしなくてもいい。
本変形例は上述の全ての実施例に共通して適用可能な駆動方法である。特に、実施例６には、適用するほうがよい。なぜならば、実施例６では、Ｐ型半導体領域４０５にコンタクトプラグが接続され、その部分において、ノイズと成る電子が発生する場合があるからである。このようなノイズに対し本変形例を適用することで、更にノイズを低減させることが可能となる。
３０３Ｂ 第１半導体領域
３１２ 第２半導体領域
３１６ 絶縁膜
３２３ 第１領域
３２４ 第２領域
４０４ ゲート電極

Claims (12)

  1. 光電変換部と、
    前記光電変換部で生じた電荷を保持するフローティングディフュージョンと、
    前記フローティングディフュージョンに電気的に接続された増幅トランジスタと、
    電極を有し、前記電極へ供給される信号により、前記フローティングディフュージョンへの電気的な接続状態が切り替え可能に配された容量と、を各々が含み、
    各々が、前記接続状態を切り替えることで、前記増幅トランジスタの入力ノードの容量値が変更可能である、複数の画素を有する撮像装置であって、
    前記複数の画素の各々は、平面視において、前記電極を挟むように配された、第１領域と、第２領域とを含む活性領域を有し、
    前記活性領域は、絶縁体分離部又はＰＮ接合分離部である分離部によって囲まれており、
    前記第１領域及び前記第２領域は、前記電極が配されていない領域であり、
    前記活性領域の一部であって前記電極の下に位置する部分が前記容量の少なくとも一部を構成しており、
    前記第１領域には、前記フローティングディフュージョンの少なくとも一部を構成する第１導電型の第１半導体領域が配され、
    前記第２領域には、前記第１導電型とは反対導電型である第２導電型の第２半導体領域が配されており、
    前記第２半導体領域の上に、絶縁膜が配されていることを特徴とする撮像装置。
  2. 前記絶縁膜は、前記第２半導体領域と界面を構成していることを特徴とする請求項１に記載の撮像装置。
  3. 前記第２半導体領域は、前記第２領域において、前記分離部の底の深さまでの少なくとも一部に配されていることを特徴とする請求項１または２に記載の撮像装置。
  4. 前記第２半導体領域の下部に、前記第２導電型であって、前記第２半導体領域よりも低濃度である半導体領域が配されていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
  5. 前記分離部は、チャネルストップ領域と界面を構成していることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
  6. コンタクトプラグが、前記絶縁膜を貫通して、前記第２半導体領域に接続されていることを特徴とする請求項４に記載の撮像装置。
  7. 平面視において、前記第２半導体領域と前記電極との間には、前記第２半導体領域と同導電型であって、前記第２半導体領域よりも低濃度の半導体領域が配されていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
  8. 前記活性領域は、前記光電変換部と前記第１導電型の第３半導体領域が配された第１活性領域と、前記第１半導体領域および前記第２半導体領域が配された第２活性領域とを有し、前記フローティングディフュージョンは、前記第１半導体領域の少なくとも一部と前記第３半導体領域の少なくとも一部とにより構成されることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
  9. 前記複数の画素の各々は、更に、前記光電変換部の信号を前記第３半導体領域に転送する転送トランジスタを有し、
    平面視において、
    前記第１活性領域と前記第２活性領域とが第１方向に沿って並んで配されており、
    前記第２活性領域には前記第１方向に直交する第２方向に沿って前記第１半導体領域と前記第２半導体領域が配され、前記第２活性領域の上には、前記第１半導体領域と前記第２半導体領域に挟まれるように前記電極が配され、
    前記第１活性領域には、前記第２方向に沿って前記光電変換部と前記第３半導体領域とが配され、前記第１活性領域の上には、前記光電変換部と前記第３半導体領域に挟まれるように前記転送トランジスタのゲート電極が配されることを特徴とする請求項８に記載の撮像装置。
  10. 前記容量は表面型ＭＯＳ容量又は、埋め込み型ＭＯＳ容量を有することを特徴とする請求項６に記載の撮像装置。
  11. 前記容量はＰＮ接合容量を有することを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
  12. 請求項１乃至１１のいずれか１項に記載の撮像装置において、前記光電変換部に信号電荷を蓄積する期間であって、且つ前記入力ノードのリセットを行う期間に、前記容量を電気的に接続状態にすることを特徴とする撮像装置の駆動方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6700656B2 (ja) * 2014-10-31 2020-05-27 キヤノン株式会社 撮像装置
JP6727830B2 (ja) * 2016-02-09 2020-07-22 キヤノン株式会社 撮像装置
JP6664259B2 (ja) * 2016-03-31 2020-03-13 キヤノン株式会社 撮像装置、撮像システム、および、移動体
CN109074768B (zh) 2016-09-09 2022-12-16 索尼半导体解决方案公司 显示装置和电子装置
KR102268948B1 (ko) * 2016-10-07 2021-06-23 고쿠리츠다이가쿠호진 도호쿠다이가쿠 광 센서 및 그 신호 판독 방법 그리고 고체 촬상 장치 및 그 신호 판독 방법
US10110840B2 (en) 2016-10-25 2018-10-23 Semiconductor Components Industries, Llc Image sensor pixels with overflow capabilities
DE102017221719B4 (de) * 2017-12-01 2023-03-30 Bruker Axs Gmbh Optisches emissionsspektrometer mit kaskadierten ladungsspeichern
US10559614B2 (en) * 2018-03-09 2020-02-11 Semiconductor Components Industries, Llc Dual conversion gain circuitry with buried channels
JP2020068267A (ja) * 2018-10-23 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
DE102020111562A1 (de) * 2020-04-28 2021-10-28 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor
JP2023064358A (ja) * 2021-10-26 2023-05-11 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
DE102021128022B3 (de) 2021-10-27 2023-02-02 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3455655B2 (ja) * 1997-03-03 2003-10-14 株式会社東芝 固体撮像装置および固体撮像装置応用システム
JP4677258B2 (ja) * 2005-03-18 2011-04-27 キヤノン株式会社 固体撮像装置及びカメラ
JP4459098B2 (ja) * 2005-03-18 2010-04-28 キヤノン株式会社 固体撮像装置及びカメラ
KR100720503B1 (ko) * 2005-06-07 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
EP1887626A1 (en) * 2006-08-09 2008-02-13 Tohoku University Optical sensor comprising overflow gate and storage capacitor
JP2008205639A (ja) * 2007-02-16 2008-09-04 Texas Instr Japan Ltd 固体撮像装置及びその動作方法
US8072015B2 (en) * 2007-06-04 2011-12-06 Sony Corporation Solid-state imaging device and manufacturing method thereof
JP2008305983A (ja) * 2007-06-07 2008-12-18 Nikon Corp 固体撮像素子
JP5213501B2 (ja) * 2008-04-09 2013-06-19 キヤノン株式会社 固体撮像装置
JP5521682B2 (ja) * 2010-02-26 2014-06-18 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US9200956B2 (en) * 2010-06-27 2015-12-01 Sri International Readout transistor circuits for CMOS imagers
JP5570377B2 (ja) * 2010-09-30 2014-08-13 キヤノン株式会社 固体撮像装置
TWI456990B (zh) * 2011-04-08 2014-10-11 Pixart Imaging Inc 高動態範圍影像感測電路及高動態範圍影像讀取方法
FR2979485B1 (fr) * 2011-08-26 2016-09-09 E2V Semiconductors Capteur d'image a regroupement de pixels
JPWO2013176007A1 (ja) * 2012-05-25 2016-01-12 ソニー株式会社 撮像素子、駆動方法、および電子装置
US8957359B2 (en) * 2012-10-12 2015-02-17 Omnivision Technologies, Inc. Compact in-pixel high dynamic range imaging
US10497737B2 (en) * 2013-05-30 2019-12-03 Caeleste Cvba Enhanced dynamic range imaging

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