JP6402565B2 - 受信回路及びその制御方法 - Google Patents

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Description

本発明は、受信回路及びその制御方法に関する。
イコライザによりその周波数特性が補償された受信信号からリカバリクロックタイミングを得るリカバリクロック取得段階と、リカバリクロックタイミングを中心とした所定のサンプリングクロックタイミングを得るサンプリングクロック取得段階を有するイコライザ特性最適化方法が知られている（特許文献１参照）。第１のラッチ段階では、リカバリクロックタイミングでイコライザによりその周波数特性が補償された受信信号をラッチする。第２のラッチ段階では、サンプリングクロックタイミングでイコライザによりその周波数特性が補償された受信信号をラッチする。論理値比較段階では、第１のラッチ段階で得られた論理値と第２のラッチ段階で得られた論理値とを比較する。データ収集段階では、イコライザの特性の設定を変更し、変更後のイコライザによりその周波数特性が補償された受信信号に対しリカバリクロック取得段階、サンプリングクロック取得段階、第１のラッチ段階、第２のラッチ段階および論理値比較段階を行う動作を繰り返して論理値比較結果のデータを収集する。最適設定抽出段階では、データ収集段階で収集された論理値比較結果のデータに基づいてイコライザの最適な特性の設定を求める。
また、データ信号を受信するための手段と、データ信号をデータ・チャネル信号とモニタ・チャネル信号とに分割するための手段とを有するデータ再生システムが知られている（特許文献２参照）。データ再生システムは、データ・アウト信号を得るためにデータ・チャネル信号をディジタル化するための手段と、モニタ・アウト信号を得るためにモニタ・チャネル信号をディジタル化するための手段とを有する。さらに、データ再生システムは、データ・アウト信号とモニタ・アウト信号とを比較するための手段と、データ・アウト信号とモニタ・アウト信号とを比較するための手段により生成される信号に応答して、データ・チャネル信号をディジタル化するための手段を調整するための手段とを有する。
入力信号の所定帯域を増幅して出力信号を出力するイコライザ手段と、イコライザ手段により増幅された出力信号を、多相クロック方式で、かつ振幅方向へオフセットさせつつサンプリングを行うサンプラ手段とを有する信号処理装置が知られている（特許文献３参照）。面積情報算出手段は、サンプラ手段によりサンプリングされた出力信号に基づいて、出力信号のアイダイアグラムにおけるアイ開口の面積情報を算出する。制御手段は、面積情報算出手段により算出されたアイ開口の面積情報に基づいて、イコライザ手段の増幅を制御する。
国際公開第２００８／１１７４４１号 特表２００２−５２３９７１号公報 特開２０１０−２７８７２０号公報
判定帰還等化回路は、伝送路の特性を除去するために、受信信号に対して等化処理する。判定帰還等化回路は、等化量に応じて位相シフトが発生する。この位相シフトにより、判定するデータの位相が最適な位相からずれてしまうため、判定エラー率が増大する。
本発明の目的は、適切な位相でデータを判定することにより、判定エラー率を低減することができる受信回路及びその制御方法を提供することである。
受信回路は、第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路とを有し、前記位相制御回路は、「１０１」のデータ遷移パターンと「０１０」のデータ遷移パターンとの交点を前記アイパターンの開口部の左の交点として検出し、「１１０」のデータ遷移パターンと「０１０」のデータ遷移パターンとの交点を前記アイパターンの開口部の上の交点として検出し、「１１０」のデータ遷移パターンと「００１」のデータ遷移パターンとの交点を前記アイパターンの開口部の右の交点として検出し、「１０１」のデータ遷移パターンと「００１」のデータ遷移パターンとの交点を前記アイパターンの開口部の下の交点として検出し、前記４個の交点で形成される四角形の重心を演算し、前記四角形の重心を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する。
また、受信回路は、第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と、前記第１の判定帰還等化回路の出力データ及び期待値を比較することによりビットエラーレートを出力するパターンチェッカとを有し、前記位相制御回路は、前記ビットエラーレートが第１の閾値より大きい場合には、前記アイパターンの開口部を基に前記第１の判定帰還等化回路の出力データの位相差情報を出力し、前記ビットエラーレートが前記第１の閾値より小さい場合には、０．５ユニットインターバルに相当する位相差情報を出力する。
また、受信回路は、第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、第２の等化係数を用いて、第３のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第２の判定帰還等化回路と、前記第２の判定帰還等化回路の出力データを基に、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出する検出部と、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第２の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第３のクロック信号の位相を調整する第３の位相調整回路とを有し、前記第１の判定帰還等化回路が出力するセンタデータが最終的に出力されるデータとして用いられる。
また、受信回路は、第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と、前記第２のクロック信号に同期して、第３の閾値を基に前記入力データ信号を２値判定する第２の判定回路とを有し、前記位相制御回路は、前記第２の判定回路の判定結果を基に前記位相差情報を出力する。
位相制御回路により出力される位相差情報を基に第２のクロック信号の位相を調整することにより、適切な位相のセンタデータに対して判定を行うことができ、判定エラー率を低減することができる。
図１は、第１の実施形態による受信回路の構成例を示す図である。 図２は、図１の等化回路の構成例を示す回路図である。 図３（Ａ）及び（Ｂ）は、データ信号のアイパターンを示す図である。 図４は、図１の判定帰還等化回路の構成例を示す図である。 図５（Ａ）〜（Ｄ）は、図１の位相検出回路を説明するための図である。 図６は、図１の第１の位相調整回路の構成例を示す回路図である。 図７は、判定帰還等化回路の等化後のデータ信号のアイパターンを示す図である。 図８（Ａ）〜（Ｄ）は、特定パターンの振幅値の取得方法を示す図である。 図９は、判定帰還等化回路の等化後のデータ信号のアイパターンを示す図である。 図１０は、判定帰還等化回路の等化後のデータ信号のアイパターンを示す図である。 図１１は、第１の実施形態による受信回路の制御方法を示すフローチャートである。 図１２は、第２の実施形態による受信回路の構成例を示す図である。 図１３は、第２の実施形態による受信回路の制御方法を示すフローチャートである。 図１４は、第３の実施形態による受信回路の制御方法を示すフローチャートである。 図１５は、第４の実施形態による受信回路の構成例を示す図である。 図１６は、第４の実施形態による受信回路の制御方法を示すフローチャートである。
（第１の実施形態）
図１は、第１の実施形態による受信回路の構成例を示す図である。受信回路は、例えば、集積回路チップ内又はチップ間（装置内又は装置間）でビットレートの高い信号を送受信する高速入出力（Ｉ／Ｏ）回路の受信回路である。受信回路は、高データレートの入力データ信号Ｄｉを基にクロック信号及びデータを再生（ＣＤＲ：Clock and Data Recovery）する。
受信回路は、送信回路から伝送路を介して、入力データ信号Ｄｉを入力する。送信回路が２値のパルス信号を送信すると、伝送路の特性により、受信回路は、高周波成分が減衰した入力データ信号Ｄｉを入力する。等化回路１０１は、伝送路の特性を除去するために、入力データ信号Ｄｉを等化することにより、送信回路の送信パルス信号に近付けた入力データ信号Ｄｉ１を出力する。等化回路１０１は、等化係数Ｃｚを基に、入力データ信号Ｄｉを等化し、その等化した入力データ信号Ｄｉ１を出力する。入力データ信号Ｄｉ１は、入力データ信号Ｄｉに対して、高周波成分が強調された信号である。
図２は、図１の等化回路１０１の構成例を示す回路図である。図１はシングルエンド信号の例を示すが、図２の等化回路１０１は差動信号の例を示す。差動入力データ信号Ｄｉ及び／Ｄｉは、相互に位相が反転した信号である。差動出力データ信号Ｄｉ１及び／Ｄｉ１は、相互に位相が反転した信号である。等化回路１０１は、差動入力データ信号Ｄｉ及び／Ｄｉを入力し、差動出力データ信号Ｄｉ１及び／Ｄｉ１を出力する。
抵抗２０１は、電源電圧ノード及び出力データ信号／Ｄｉ１のノード間に接続される。抵抗２０２は、電源電圧ノード及び出力データ信号Ｄｉ１のノード間に接続される。ｎチャネル電界効果トランジスタ２０３は、ドレインが出力データ信号／Ｄｉ１のノードに接続され、ゲートが入力データ信号Ｄｉのノードに接続される。ｎチャネル電界効果トランジスタ２０４は、ドレインが出力データ信号Ｄｉ１のノードに接続され、ゲートが入力データ信号／Ｄｉのノードに接続される。可変抵抗２０５は、トランジスタ２０３のソース及びトランジスタ２０４のソース間に接続され、等化係数Ｃｚに応じて抵抗値が変化する。可変容量２０６は、トランジスタ２０３のソース及びトランジスタ２０４のソース間に接続され、等化係数Ｃｚに応じて容量値が変化する。定電流源２０７は、トランジスタ２０３及び２０４のソースの相互接続点とグランド電位ノードとの間に接続される。
図２では、等化回路１０１の例として、ＣＴＬＥ（Continuous Time Linear Equalizer）回路を示す。この回路は、差動入力トランジスタ２０３及び２０４のソース間の可変抵抗２０５により、低周波成分の利得を下げ、等価的に高周波成分を強調し、入力データ信号の高周波成分を復元する。強調する利得や周波数特性は、等化係数Ｃｚにより可変容量２０６の容量値及び、又は可変抵抗２０５の抵抗値を変えることにより調整される。
図１の第１の位相調整回路１１０は、第１のクロック信号ＣＫ１を出力する。第２の位相調整回路１１１は、第２のクロック信号ＣＫ２を出力する。図３（Ａ）に示すように、第１のクロック信号ＣＫ１及び第２のクロック信号ＣＫ２は、相互に位相が０．５ＵＩシフトしている信号である。
判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）１０２は、等化係数Ｃｄを用いて、第２のクロック信号ＣＫ２に同期して、入力データ信号Ｄｉ１を等化及び２値判定し、２値のセンタデータＤｄを出力する。図３（Ａ）では、判定帰還等化回路１０２は、第２のクロック信号ＣＫ２の立ち上がりエッジに同期して、ＤＦＥ入力データ信号Ｄｉ１をタイミングＰ２で２値判定することによりセンタデータＤｄを出力する。センタデータＤｄは、「０」又は「１」の２値である。例えば、データ「１」は振幅値が正のデータであり、データ「０」は振幅値が負のデータである。
図４は、図１の判定帰還等化回路１０２の構成例を示す図である。判定帰還等化回路１０２は、等化係数Ｃｄを入力し、等化係数「＋Ｃｄ」を比較回路５０１に与え、等化係数「−Ｃｄ」を比較回路５０２に与える。比較回路５０１は、入力データ信号Ｄｉ１と等化係数「＋Ｃｄ」との比較結果を出力する。具体的には、比較回路５０１は、入力データ信号Ｄｉ１が等化係数「＋Ｃｄ」より大きい場合にはデータ「１」を出力し、入力データ信号Ｄｉ１が等化係数「＋Ｃｄ」より小さい場合にはデータ「０」を出力する。比較回路５０２は、入力データ信号Ｄｉ１と等化係数「−Ｃｄ」との比較結果を出力する。具体的には、比較回路５０２は、入力データ信号Ｄｉ１が等化係数「−Ｃｄ」より大きい場合にはデータ「１」を出力し、入力データ信号Ｄｉ１が等化係数「−Ｃｄ」より小さい場合にはデータ「０」を出力する。セレクタ５０３は、フリップフロップ回路５０４に記憶されているデータが「１」の場合には、比較回路５０１の出力データを選択し、フリップフロップ回路５０４に記憶されているデータが「０」の場合には、比較回路５０２の出力データを選択し、２値データＤｄを出力する。フリップフロップ回路５０４は、セレクタ５０３の出力データＤｄを記憶する。すなわち、セレクタ５０３は、フリップフロップ回路５０４に記憶されている前回の出力データＤｄに応じて、比較回路５０１又は５０２の出力データを選択する。
図４の判定帰還等化回路１０２は、１タップの判定帰還等化回路である。セレクタ５０３は、前回の出力データＤｄに応じて選択することにより、高速処理が可能になる。なお、判定帰還等化回路１０２は、１タップに限定されるものではなく、複数タップでも実現可能である。例えば、２タップの判定帰還等化回路１０２の場合は、４個の比較回路５０１、５０２等を設け、１ビット前と２ビット前の出力データＤｄに応じて、４個の比較回路５０１、５０２等の出力データのうちの１個を選択する。同様に、ｍタップの判定帰還等化回路１０２の場合は、２m個の比較回路５０１及び５０２等が必要となる。
図３（Ａ）は、入力データ信号Ｄｉ１のアイパターンを示す図である。アイパターンは、複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるパターンである。横軸が時間を表し、縦軸が振幅値を示す。横軸の時間は、ユニットインターバル（ＵＩ）で示す。１ＵＩは、入力データ信号Ｄｉ１の１ビット時間であり、隣接する２個のデータバウンダリ時刻（データ遷移時刻）の間の時間である。第１のクロック信号ＣＫ１の立ち上がりエッジのタイミングＰ１は、隣接する２個のデータの境界のタイミングを示すバウンダリデータタイミングである。第２のクロック信号ＣＫ２の立ち上がりのタイミングＰ２は、１個のデータのセンタのタイミングを示すセンタデータタイミングである。タイミングＰ１及びＰ２は、相互に０．５［ＵＩ］の位相差を有する。
データ遷移６０１は、「１１００１１００・・・」のデータパターンにおいて、前回のデータ「１」から今回のデータ「１」又は「０」への遷移を示す。この場合、データ遷移６０１の中心振幅値４１１は、振幅値「０」より上に位置する。したがって、前回のデータが「１」の場合には、比較回路５０１は、等化係数４１１（＝「＋Ｃｄ」）より大きい場合にはデータ「１」を出力し、等化係数４１１（＝「＋Ｃｄ」）より小さい場合にはデータ「０」を出力する。
データ遷移６０２は、「１１００１１００・・・」のデータパターンにおいて、前回のデータ「０」から今回のデータ「１」又は「０」への遷移を示す。この場合、データ遷移６０２の中心振幅値４１３は、振幅値「０」より下に位置する。したがって、前回のデータが「０」の場合には、比較回路５０２は、等化係数４１３（＝「−Ｃｄ」）より大きい場合にはデータ「１」を出力し、等化係数４１３（＝「−Ｃｄ」）より小さい場合にはデータ「０」を出力する。
図１の判定回路１０３は、第１のクロック信号ＣＫ１に同期して、入力データ信号Ｄｉ１を２値判定し、２値判定したデータをバウンダリデータＤｂとして出力する。具体的には、判定回路１０３は、入力データ信号Ｄｉ１の振幅値が０または１を判定するしきい値より大きい場合には「１」のバウンダリデータＤｂを出力し、入力データ信号Ｄｉ１の振幅値が０または１を判定するしきい値より小さい場合には「０」のバウンダリデータＤｂを出力する。図３（Ａ）では、判定回路１０３は、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して、入力データ信号Ｄｉ１をタイミングＰ１で２値判定することによりバウンダリデータ４０１（Ｄｂ）を出力する。
図３（Ｂ）は、判定帰還等化回路１０２の等化後のデータ信号のアイパターンを示す図である。判定帰還等化回路１０２は、振幅値「０」の閾値４１２を用いて、２値判定していることと等価になる。図３（Ａ）のタイミングＰ１のデータ４０１は、バウンダリデータＤｂである。図３（Ｂ）のタイミングＰ２のデータ４０３は、センタデータＤｄである。図３（Ａ）のセンタデータタイミングＰ２は、データのセンタ位相に位置するが、図３（Ｂ）のセンタデータタイミングＰ２のデータ４０３は、データのセンタ位相より遅れた位置（右側の位置）にずれている。これは、判定帰還等化回路１０２の等化処理によるものである。判定帰還等化回路１０２は、データのセンタ位相のデータを判定すれば判定エラー率が低くなるが、ずれたタイミングＰ２のデータ４０３を判定すれば判定エラー率が増加してしまう。そこで、センタデータ４０３の判定タイミングＰ２を調整することにより、判定帰還等化回路１０２の判定エラー率を低減する方法を、以下、説明する。
図１の判定回路１０４は、第２のクロック信号ＣＫ２に同期して、閾値Ｃｅを基に入力データ信号Ｄｉ１を２値判定し、２値判定したデータを振幅データＤｅとして出力する。具体的には、判定回路１０４は、入力データ信号Ｄｉ１の振幅値が閾値Ｃｅより大きい場合には「１」の振幅データＤｅを出力し、入力データ信号Ｄｉ１の振幅値が閾値Ｃｅより小さい場合には「０」の振幅データＤｅを出力する。
第１の逆多重化回路１０６は、判定回路１０３の出力データを逆多重化し、バウンダリデータＢｓ１を出力する。第２の逆多重化回路１０５は、判定帰還等化回路１０２の出力データを逆多重化し、センタデータＤｏを出力する。第３の逆多重化回路１０７は、判定回路１０４の出力データを逆多重化し、振幅データＤｅ１を出力する。すなわち、逆多重化回路１０５〜１０７は、それぞれ、高周波数のシリアル信号を低周波数のパラレル信号に変換する。逆多重化回路１０５〜１０７の出力データは、データレートが低くなるので、その後段の位相検出回路１０８、位相制御回路１１４及び等化制御回路１１２は低速処理が可能になる。センタデータＤｏは、受信回路の出力データとなる。
位相検出回路１０８は、センタデータＤｏ及びバウンダリデータＢｓ１を入力し、センタデータＤｏ及びバウンダリデータＢｓ１を基に入力データ信号Ｄｉ１の位相情報Ｐｈを検出して出力する。
図５（Ａ）は、図１の位相検出回路１０８の構成例を示す回路図である。位相検出回路１０８は、排他的論理和（ＸＯＲ）回路９０１、９０２、９０３、論理積（ＡＮＤ）回路９０４、９０５及びローパスフィルタ９０６を有する。ローパスフィルタ９０６は、カウンタ９０７及び９０８を有する。図５（Ｃ）及び（Ｄ）に示すように、センタデータＤｏ［０］は、第１のサイクルのセンタデータＤｏである。センタデータＤｏ［１］は、その次の第２のサイクルのセンタデータＤｏである。バウンダリデータＢｓ１［０］は、センタデータＤｏ［０］及びＤｏ［１］の間のバウンダリデータＢｓ１である。排他的論理和回路９０１は、センタデータＤｏ［０］及びＤｏ［１］の排他的論理和を出力する。排他的論理和回路９０２は、センタデータＤｏ［０］及びバウンダリデータＢｓ１［０］の排他的論理和を出力する。排他的論理和回路９０３は、センタデータＤｏ［１］及びバウンダリデータＢｓ１［０］の排他的論理和を出力する。論理積回路９０４は、排他的論理和回路９０１及び９０２の出力データの論理積データをビットＵＰとして出力する。論理積回路９０５は、排他的論理和回路９０１及び９０３の出力データの論理積データをビットＤＮとして出力する。排他的論理和回路９０１、９０２及び９０３と、論理積９０４及び９０５で構成される論理回路は、図５（Ｂ）に示すように、データＤｏ［０］、Ｄｏ［１］及びＢｓ１［０］を入力し、２ビットＵＰ及びＤＮを出力する。
図５（Ｃ）は、バウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より早い場合の例を示す図である。例えば、センタデータＤｏ［０］及びバウンダリデータＢｓ１［０］が「１」であり、その次のセンタデータＤｏ［１］が「０」である。この場合は、バウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より早いので、サンプリング位相を遅らせるため、「１」のダウンビットＤＮが出力される。
図５（Ｄ）は、バウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より遅い場合の例を示す図である。例えば、センタデータＤｏ［０］が「０」であり、バウンダリデータＢｓ１［０］及びその次のセンタデータＤｏ［１］が「１」である。この場合は、バウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より遅いので、サンプリング位相を早めるため、「１」のアップビットＵＰが出力される。
以上のように、位相検出回路１０８は、データ値の変化があったときにバウンダリデータＢｓ１［０］がその前のセンタデータＤｏ［０］又はその後のセンタデータＤｏ［１］のどちらと同じかにより位相のずれを検出する。なお、図５（Ａ）〜（Ｄ）では、連続する２ビットデータ間の構成のみ示しているが、実際には逆多重化回路１０５及び１０６により複数ビットのデータとなっており、それぞれのデータ間で位相検出を行う。
ローパスフィルタ９０６の基本的な構成は、カウンタ９０７及び９０８、加算器９０９そしてフリップフロップ９１０から成り、カウンタ９０７及び９０８でビットＵＰ及びＤＮをフィルタリングし、加算器９０９で、カウンタ９０８の出力値と位相情報Ｐｈを加算し、カウンタ９０７の出力値を減算する。初期時、ローパスフィルタ９０６は、初期値の位相情報Ｐｈを出力する。位相情報Ｐｈは、入力データ信号Ｄｉ１のバウンダリ位相の位相情報である。
カウンタ９０７は、「１」のビットＵＰの回数をカウントする。カウンタ９０７が例えば１６回カウントした場合、カウンタ９０７は「１」を出力する。その後、カウンタ９０７は、カウント回数を０にリセットし、カウント数が再び１６になるまで「０」を出力し続ける。
カウンタ９０８は、「１」のビットＤＮの回数をカウントする。カウンタ９０８が例えば１６回カウントした場合、カウンタ９０８は「１」を出力する。その後、カウンタ９０８は、カウント回数を０にリセットし、カウント数が再び１６になるまで「０」を出力し続ける。
加算器９０９の出力値は、フリップフロップ９１０で保持された後、フリップフロップ駆動クロックの１サイクル後に、位相情報Ｐｈとして出力される。例えば、カウンタ９０７が「１」を出力した場合、加算器９０９は１サイクル前の位相情報Ｐｈに「−１」を加算し、フリップフロップ９１０はその加算した値を位相情報Ｐｈとして出力する。または、カウンタ９０８が「１」を出力した場合、加算器９０９は１サイクル前の位相情報Ｐｈに「＋１」を加算し、フリップフロップ９１０はその加算した値を位相情報Ｐｈとして出力する。あるいは、カウンタ９０７及び９０８が共に「０」を出力した場合、１サイクル前の位相情報Ｐｈが、そのまま位相情報Ｐｈとして出力される。
図１の等化制御回路１１２は、振幅モニタ１１３を有し、センタデータＤｏ及び振幅データＤｅ１を入力し、等化係数Ｃｚ、閾値Ｃｅ、等化係数Ｃｄ及び振幅値ＥＲＥＦを出力する。等化制御回路１１２は、例えばＬＭＳ（Least Mean Square）アルゴリズムなどで逐次的に等化係数Ｃｄなどを最適化するための適応等化制御を行う。振幅モニタ１１３は、振幅値ＥＲＥＦを位相制御回路１１４に出力する。等化制御回路１１２は、入力データ信号Ｄｉのビットレートよりも低速で、閾値Ｃｅを「−１」及び「＋１」の間で変化させ、その際の振幅データＤｅ１及びセンタデータＤｏを記憶することにより、各データ遷移パターンの振幅値ＥＲＥＦを得ることができる。
位相制御回路１１４は、指定データ遷移パターンの振幅値の要求信号ＣＴを等化制御回路１１２に出力する。すると、等化制御回路１１２は、指定データ遷移パターンの振幅値ＥＲＥＦを位相制御回路１１４に出力する。位相制御回路１１４は、振幅値ＥＲＥＦ及び位相情報Ｐｈを入力し、センタデータの位相差情報Ｓｈを出力する。位相差情報Ｓｈは、バウンダリ位相の位相情報Ｐｈに対するセンサデータの補正後の位相差情報である。図３（Ｂ）の場合、センタデータの補正後の位相差情報は約０［ＵＩ］であり、位相差情報Ｓｈは、センタデータの補正後の位相差情報（約０［ＵＩ］）からバウンダリ位相Ｐ１を減算した値に相当する。仮に、判定帰還等化回路１０２によるセンタデータの位相ずれがない場合には、位相差情報Ｓｈは０．５［ＵＩ］に相当する値である。位相制御回路１１４の詳細は、後に、図７〜図１０を参照しながら説明する。
第１の位相調整回路１１０は、位相情報Ｐｈに応じて、基準クロック信号ＣＫを用いて第１のクロック信号ＣＫ１の位相を調整する。上記のアップビットＵＰが「１」である場合には、第１のクロック信号ＣＫ１の位相が早くなるように制御される。上記のダウンビットＤＮが「１」である場合には、第１のクロック信号ＣＫ１の位相が遅くなるように制御される。これにより、図５（Ｃ）及び（Ｄ）のバウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）に一致するように制御される。
加算器１０９は、位相情報Ｐｈと位相差情報Ｓｈとを加算し、位相情報Ｐｈ１を出力する。第２の位相調整回路１１１は、位相情報Ｐｈ１に応じて、基準クロック信号ＣＫを用いて第２のクロック信号ＣＫ２の位相を調整する。加算器１０９は位相差情報Ｓｈを加算することにより、図３（Ｂ）のセンタデータ４０３の位相を適切な位相に補正することができる。
図６は、図１の第１の位相調整回路１１０の構成例を示す回路図である。第１の位相調整回路１１０は、例えば位相補間回路である。４相基準クロック信号ＣＫ０，ＣＫ９０，ＣＫ１８０，ＣＫ２７０は、図１の基準クロック信号ＣＫに対応する。クロック信号ＣＫ０は０度の位相のクロック信号であり、クロック信号ＣＫ９０は９０度の位相のクロック信号であり、クロック信号ＣＫ１８０は１８０度の位相のクロック信号であり、クロック信号ＣＫ２７０は２７０度の位相のクロック信号である。差動アンプ１１０１は、電流源１１０３に接続され、差動クロック信号ＣＫ０及びＣＫ１８０を増幅し、ノードＮ１及びＮ２に差動クロック信号を出力する。差動アンプ１１０２は、電流源１１０４に接続され、差動クロック信号ＣＫ９０及びＣＫ２７０を増幅し、ノードＮ１及びＮ２に差動クロック信号を出力する。差動アンプ１１０５は、ノードＮ１及びＮ２の差動クロック信号を増幅し、差動クロック信号ＣＫ１及び／ＣＫ１を出力する。差動クロック信号ＣＫ１及び／ＣＫ１は、相互に位相が反転した信号であり、図１の第１のクロック信号ＣＫ１に対応する。
電流源１１０３及び１１０４は、位相情報Ｐｈに応じて、電流比が制御される。この電流比に応じた重み付けで、差動アンプ１１０１の出力信号と差動アンプ１１０２の出力信号とがノードＮ１及びＮ２で加算される。
電流源１１０３及び１１０４の電流比が１：０の場合、第１のクロック信号ＣＫ１は、０度のクロック信号ＣＫ０と同じ位相になる。また、第１のクロック信号／ＣＫ１は、１８０度のクロック信号ＣＫ１８０と同じ位相になる。
また、電流源１１０３及び１１０４の電流比が０：１の場合、第１のクロック信号ＣＫ１は、９０度のクロック信号ＣＫ９０と同じ位相になる。また、第１のクロック信号／ＣＫ１は、２７０度のクロック信号ＣＫ２７０と同じ位相になる。
上記のように、位相情報Ｐｈに応じて、電流源１１０３及び１１０４の電流比を制御することにより、０度〜３６０度の任意の位相の第１のクロック信号ＣＫ１又は／ＣＫ１を生成することができる。
上記では、第１の位相調整回路１１０の構成を例に説明したが、第２の位相調整回路１１１の構成も第１の位相調整回路１１０の構成と同様である。
図１１は、本実施形態による受信回路の制御方法を示すフローチャートである。ステップＳ１１０１〜Ｓ１１１０は、初期化シーケンスの処理である。ステップＳ１１０１では、第２の位相調整回路１１１は、初期値の位相情報Ｐｈ１を基に、第２のクロック信号ＣＫ２を出力する。例えば、初期値の位相差情報Ｓｈは、０．５ＵＩに相当する値である。
次に、ステップＳ１１０２では、受信回路は、入力データ信号Ｄｉとしてランダムパターンを送信回路から受信する。次に、ステップＳ１１０３では、受信回路は、等化制御回路１１２の適応等化制御を有効にする。次に、ステップＳ１１０４では、受信回路は、等化係数Ｃｚ及びＣｄが収束するまで待機し、等化係数Ｃｚ及びＣｄが収束した場合にはステップＳ１１０５に進む。
ステップＳ１１０５では、受信回路は、等化制御回路１１２の適応等化制御を停止させ、等化係数Ｃｚ及びＣｄを固定させる。次に、ステップＳ１１０６では、第２の位相調整回路１１１は、入力データ信号Ｄｉのビットレートより低速で、例えば１［ＵＩ］の範囲内で第２のクロック信号ＣＫ２の位相を変化させる。その際、位相制御回路１１４は、要求信号ＣＴにより、特定パターンの振幅値ＥＲＥＦを等化制御回路１１２から取得する。
図７は、図３（Ｂ）と同様に、判定帰還等化回路１０２の等化後のデータ信号のアイパターンを示す図であり、ステップＳ１１０６の処理を説明するための図である。アイパターンの開口部は、左の交点７０１、上の交点７０２、右の交点７０３及び下の交点７０４で形成される四角形で近似できる。その四角形は、ほぼひし形である。第２の位相調整回路１１１は、第２のクロック信号ＣＫ２の位相を交点７０１〜７０３を含む１［ＵＩ］の範囲で低速で変化させる。その際、等化制御回路１１２は、閾値Ｃｅを「−１」から「＋１」の範囲で低速で変化させる。これにより、振幅モニタ１１３は、各位相の振幅値を取得して記憶する。
図８（Ａ）は、「１１０」の特定パターンＷａの振幅値の取得方法を示す図である。「１１０」の特定パターンＷａは、約−１［ＵＩ］の２値のセンタデータが「１」であり、約０［ＵＩ］の２値のセンタデータが「１」であり、約＋１［ＵＩ］の２値のセンタデータが「０」である。位相制御回路１１４は、特定パターンＷａの振幅値の要求信号ＣＴを等化制御回路１１２に出力する。すると、等化制御回路１１２は、振幅モニタ１１３を用いて、センタデータＤｏ及び各位相の振幅値を基に、特定パターンＷａの各位相の振幅値ＥＲＥＦを位相制御回路１１４に出力する。
図８（Ｂ）は、「１０１」の特定パターンＷｂの振幅値の取得方法を示す図である。「１０１」の特定パターンＷｂは、約−１［ＵＩ］の２値のセンタデータが「１」であり、約０［ＵＩ］の２値のセンタデータが「０」であり、約＋１［ＵＩ］の２値のセンタデータが「１」である。位相制御回路１１４は、特定パターンＷｂの振幅値の要求信号ＣＴを等化制御回路１１２に出力する。すると、等化制御回路１１２は、振幅モニタ１１３を用いて、センタデータＤｏ及び各位相の振幅値を基に、特定パターンＷｂの各位相の振幅値ＥＲＥＦを位相制御回路１１４に出力する。
図８（Ｃ）は、「０１０」の特定パターンＷｃの振幅値の取得方法を示す図である。「０１０」の特定パターンＷｃは、約−１［ＵＩ］の２値のセンタデータが「０」であり、約０［ＵＩ］の２値のセンタデータが「１」であり、約＋１［ＵＩ］の２値のセンタデータが「０」である。位相制御回路１１４は、特定パターンＷｃの振幅値の要求信号ＣＴを等化制御回路１１２に出力する。すると、等化制御回路１１２は、振幅モニタ１１３を用いて、センタデータＤｏ及び各位相の振幅値を基に、特定パターンＷｃの各位相の振幅値ＥＲＥＦを位相制御回路１１４に出力する。
図８（Ｄ）は、「００１」の特定パターンＷｄの振幅値の取得方法を示す図である。「００１」の特定パターンＷｄは、約−１［ＵＩ］の２値のセンタデータが「０」であり、約０［ＵＩ］の２値のセンタデータが「０」であり、約＋１［ＵＩ］の２値のセンタデータが「１」である。位相制御回路１１４は、特定パターンＷｄの振幅値の要求信号ＣＴを等化制御回路１１２に出力する。すると、等化制御回路１１２は、振幅モニタ１１３を用いて、センタデータＤｏ及び各位相の振幅値を基に、特定パターンＷｄの各位相の振幅値ＥＲＥＦを位相制御回路１１４に出力する。
次に、図１１のステップＳ１１０７では、位相制御回路１１４は、アイパターンの開口部の交点７０１〜７０４（図７）の座標を求める。
図９は、図７と同様に、判定帰還等化回路１０２の等化後のデータ信号のアイパターンを示す図であり、ステップＳ１１０７の処理を説明するための図である。特定パターンＷａは、図８（Ａ）に示すように、「１１０」のデータパターンである。特定パターンＷｂは、図８（Ｂ）に示すように、「１０１」のデータパターンである。特定パターンＷｃは、図８（Ｃ）に示すように、「０１０」のデータパターンである。特定パターンＷｄは、図８（Ｄ）に示すように、「００１」のデータパターンである。
まず、左の交点７０１の座標の演算方法を説明する。位相制御回路１１４は、特定パターンＷｂ及び特定パターンＷｃの交点を左の交点７０１として求める。すなわち、位相制御回路１１４は、特定パターンＷｂの振幅値と特定パターンＷｃの振幅値が同じなる位相を求め、その時の位相をｘ座標値とし、その時の振幅値をｙ座標値とし、交点７０１の座標を求める。
次に、上の交点７０２の座標の演算方法を説明する。位相制御回路１１４は、特定パターンＷａ及び特定パターンＷｃの交点を上の交点７０２として求める。すなわち、位相制御回路１１４は、特定パターンＷａの振幅値と特定パターンＷｃの振幅値が同じなる位相を求め、その時の位相をｘ座標値とし、その時の振幅値をｙ座標値とし、交点７０２の座標を求める。
次に、右の交点７０３の座標の演算方法を説明する。位相制御回路１１４は、特定パターンＷａ及び特定パターンＷｄの交点を右の交点７０３として求める。すなわち、位相制御回路１１４は、特定パターンＷａの振幅値と特定パターンＷｄの振幅値が同じなる位相を求め、その時の位相をｘ座標値とし、その時の振幅値をｙ座標値とし、交点７０３の座標を求める。
次に、下の交点７０４の座標の演算方法を説明する。位相制御回路１１４は、特定パターンＷｂ及び特定パターンＷｄの交点を下の交点７０４として求める。すなわち、位相制御回路１１４は、特定パターンＷｂの振幅値と特定パターンＷｄの振幅値が同じなる位相を求め、その時の位相をｘ座標値とし、その時の振幅値をｙ座標値とし、交点７０４の座標を求める。
次に、図１１のステップＳ１１０８では、位相制御回路１１４は、アイパターンの開口部の重心Ｇｃ（図１０）を計算する。
図１０は、図９と同様に、判定帰還等化回路１０２の等化後のデータ信号のアイパターンを示す図であり、ステップＳ１１０８の処理を説明するための図である。まず、位相制御回路１１４は、交点７０１、７０２及び７０４で形成される三角形の重心Ｇ１を演算する。次に、位相制御回路１１４は、交点７０２、７０３及び７０４で形成される三角形の重心Ｇ２を演算する。次に、位相制御回路１１４は、重心Ｇ１及びＧ２を結ぶ直線の中点を、アイパターンの開口部の重心Ｇｃとして求める。重心Ｇｃは、４個の交点７０１〜７０４で形成される四角形の重心である。
次に、図１１のステップＳ１１０９では、位相制御回路１１４は、バウンダリデータの位相情報Ｐｈに対する重心Ｇｃの位相差を、位相差情報Ｓｈとして出力する。位相差情報Ｓｈは、重心Ｇｃの位相から位相情報Ｓｈを減算した値に相当する。加算器１０９は、位相情報Ｐｈ及び位相差情報Ｓｈを加算し、位相情報Ｐｈ１を出力する。位相情報Ｐｈ１は、重心Ｇｃの位相に対応する。第２の位相調整回路１１１は、位相情報Ｐｈ１を基に第２のクロック信号ＣＫ２の位相を制御する。これにより、第２のクロック信号ＣＫ２の立ち上がりエッジの位相は、重心Ｇｃの位相になる。判定帰還等化回路１０２は、第２のクロック信号ＣＫ２の立ち上がりエッジに同期して２値判定を行うので、重心Ｇｃの位相におけるセンタデータ７１１（図７）を出力することができる。
位相制御回路１１４がない場合には、位相差情報Ｓｈが０．５［ＵＩ］に固定されるので、図７のように、判定帰還等化回路１０２は、アイパターンの開口部の重心Ｇｃからずれた位相におけるセンタデータ４０３（図７）を出力するので、判定エラー率が高くなってしまう。
これに対して、本実施形態は、位相制御回路１１４を設けることにより、図７のように、判定帰還等化回路１０２は、アイパターンの開口部の重心Ｇｃの位相におけるセンタデータ７１１（図７）を出力するので、判定エラー率を低減することができる。
次に、図１１のステップＳ１１１０では、受信回路は、等化制御回路１１２の適応等化制御を有効にする。その後、受信回路は、通常動作を行う。通常動作では、受信回路は、入力データ信号Ｄｉとしてデータを送信回路から受信する。位相差情報Ｓｈは固定され、第２の位相調整回路１１１は、位相情報Ｐｈ１に応じた第２のクロック信号ＣＫ２を出力する。
以上のように、本実施形態によれば、第２の位相調整回路１１１が位相制御回路１１４により出力される位相差情報Ｓｈを基に第２のクロック信号ＣＫ２の位相を調整することにより、判定帰還等化回路１０２は、適切な位相のセンタデータに対して判定を行うことができ、判定エラー率を低減することができる。
（第２の実施形態）
図１２は、第２の実施形態による受信回路の構成例を示す図である。図１２の受信回路は、図１の受信回路に対して、パターンチェッカ１２０１を追加したものである。以下、本実施形態（図１２）が第１の実施形態（図１）と異なる点を説明する。パターンチェッカ１２０１は、等化制御回路１１２内に設けられる。初期化シーケンスでは、受信回路は、入力データ信号Ｄｉとして疑似ランダムパターンを送信回路から入力する。疑似ランダムパターンは、既知のパターンであり、パターンチェッカ１２０１は、既知の疑似ランダムパターンの期待値を記憶している。そして、パターンチェッカ１２０１は、センタデータＤｏと上記の期待値が同じである場合にはエラーなしと判定し、センタデータＤｏと上記の期待値が異なる場合にはエラーありと判定し、ビットエラーレートＢＥＲを位相制御回路１１４に出力する。位相制御回路１１４は、ビットエラーレートＢＥＲを基に位相差情報Ｓｈを出力する。
図１３は、本実施形態による受信回路の制御方法を示すフローチャートである。まず、受信回路は、ステップＳ１１０１〜Ｓ１１０４の処理を行う。ステップＳ１１０１〜Ｓ１１０４の処理は、図１１のステップＳ１１０１〜Ｓ１１０４の処理と同じである。なお、ステップＳ１１０２では、受信回路は、入力データ信号Ｄｉとして疑似ランダムパターンを受信する。
次に、ステップＳ１３０１では、受信回路は、パターンチェッカ１２０１を有効にする。パターンチェッカ１２０１は、センタデータＤｏ及び期待値を比較し、ビットエラーレートＢＥＲを演算する。次に、ステップＳ１３０２では、位相制御回路１１４は、パターンチェッカ１２０１からビットエラーレートＢＥＲを取得する。
次に、ステップＳ１３０３では、位相制御回路１１４は、ビットエラーレートＢＥＲが閾値より小さいか否かをチェックする。ビットエラーレートＢＥＲが閾値より小さい場合には、位相制御回路１１４は位相差情報Ｓｈを０．５ＵＩに対応する値に固定し、受信回路は通常動作に移行する。この場合は、ビットエラーレートＢＥＲが小さいので、ステップＳ１１０５〜Ｓ１１１０の処理を行わなくてよい。
ビットエラーレートＢＥＲが閾値より大きい場合には、ステップＳ１１０５〜Ｓ１１１０の処理を行う。ステップＳ１１０５〜Ｓ１１１０は、図１のステップＳ１１０５〜Ｓ１１１０の処理と同じである。その後、図１と同様に、受信回路は、通常動作に移行する。この場合は、ステップＳ１１０５〜Ｓ１１１０の処理を行うことにより、ビットエラーレートＢＥＲを低減することができる。
以上のように、位相制御回路１１４は、ビットエラーレートＢＥＲが閾値より大きい場合には、アイパターンの開口部の重心Ｇｃを基に判定帰還等化回路１０２の出力データの位相差情報Ｓｈを出力し、ビットエラーレートＢＥＲが閾値より小さい場合には、０．５ＵＩに相当する位相差情報Ｓｈを出力する。
（第３の実施形態）
図１４は、第３の実施形態による受信回路の制御方法を示すフローチャートである。本実施形態の受信回路は、第２の実施形態の受信回路（図１２）と同じ構成を有する。図１４のフローチャートは、図１３のフローチャートに対して、ステップＳ１４０１〜Ｓ１４０３を追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。
受信回路は、ステップＳ１１０９の後、ステップＳ１４０１の処理を行う。ステップＳ１４０１では、位相制御回路１１４は、パターンチェッカ１２０１からビットエラーレートＢＥＲを取得する。
次に、ステップＳ１４０２では、位相制御回路１１４は、ビットエラーレートＢＥＲが閾値より小さいか否かをチェックする。ビットエラーレートＢＥＲが閾値より小さい場合には、ステップＳ１１１０に進む。ステップＳ１１１０では、図１１と同様に、受信回路は、等化制御回路１１２の適応等化制御を有効にする。その後、受信回路は、通常動作を行う。この場合、ステップＳ１１０５〜Ｓ１１０９の処理により、ビットエラーレートＢＥＲが小さくなったので、通常動作に移行する。
ビットエラーレートＢＥＲが閾値より大きい場合には、ステップＳ１４０３に進む。ステップＳ１４０３では、等化制御回路１１２は、等化係数Ｃｚ及び／又はＣｄの演算方法を変える。すなわち、等化制御回路１１２は、ステップＳ１１０３における演算方法に対して、異なる演算方法で等化係数Ｃｚ及び／又はＣｄを生成するように設定する。その後、最初のステップＳ１１０１に戻り、位相制御処理を最初からやり直す。ステップＳ１１１０では、上記と同様に、受信回路は、等化制御回路１１２の適応等化制御を有効にする。その後、受信回路は、通常動作を行う。この場合、ステップＳ１１０５〜Ｓ１１０９の処理ではビットエラーレートＢＥＲを小さくすることができなかったので、ステップＳ１４０３で等化係数演算方法を変えることにより、ビットエラーレートＢＥＲを低減し、通常動作に移行する。例えば、ステップＳ１１０３における等化制御回路１１２の等化係数演算方法が適切でない場合、アイパターンの開口部の面積が小さくなり、ビットエラーレートＢＥＲが閾値より大きくなってしまう。この場合、ステップＳ１４０３で等化制御回路１１２の等化係数演算方法を変えることにより、ビットエラーレートＢＥＲを小さくすることができる。
（第４の実施形態）
図１５は、第４の実施形態による受信回路の構成例を示す図である。図１５の受信回路は、図１の受信回路に対して、モニタ回路１５００及び等化係数固定回路１５０１を追加したものである。以下、本実施形態（図１５）が第１の実施形態（図１）と異なる点を説明する。
等化係数固定回路１５０１は、指示に応じて、その時の等化係数Ｃｄを記憶し、その記憶した等化係数Ｃｄを固定の等化係数Ｃｄ１として出力する。その後、等化係数固定回路１５０１は、固定の等化係数Ｃｄ１を出力する。
モニタ回路１５００は、判定帰還等化回路１０２ａ、判定回路１０４ａ、逆多重化回路１０５ａ，１０７ａ、加算器１０９ａ、位相調整回路１１１ａ、及び振幅モニタ１１３ａを有する。図１５の受信回路のうちの図１と同様の回路の部分が被モニタ回路である。モニタ回路１５００は、被モニタ回路をモニタリングするための回路である。
判定帰還等化回路１０２ａは、判定帰還等化回路１０２と同様の構成を有し、等化係数Ｃｄ１を用いて、クロック信号ＣＫ２ａに同期して、入力データ信号Ｄｉ１を等化及び２値判定したデータをセンタデータとして出力する。判定回路１０４ａは、判定回路１０４と同様の構成を有し、クロック信号ＣＫ２ａに同期して、入力データ信号Ｄｉ１を閾値Ｃｅａを基に２値判定したデータを出力する。
逆多重化回路１０５ａは、逆多重化回路１０５と同様の構成を有し、判定帰還等化回路１０２ａの出力データを逆多重化し、センタデータを出力する。逆多重化回路１０７ａは、逆多重化回路１０７と同様の構成を有し、判定回路１０４ａの出力データを逆多重化し、振幅データを出力する。
振幅モニタ１１３ａは、振幅モニタ１１３に対応し、逆多重化回路１０５ａ及び１０７ａの出力データを入力し、閾値Ｃｅａを判定回路１０４ａに出力し、振幅値ＥＲＥＦを位相制御回路１１４に出力する。位相制御回路１１４は、第１の実施形態と同様に、振幅ＥＲＥＦ及び位相情報Ｐｈを入力し、位相差情報Ｓｈを加算器１０９及び１０９ａに出力する。
加算器１０９ａは、加算器１０９と同様に、位相情報Ｐｈ及び位相差情報Ｓｈを加算し、位相情報Ｐｈ１ａを位相調整回路１１１ａに出力する。位相調整回路１１１ａは、位相調整回路１１１と同様に、位相情報Ｐｈ１ａを基にクロック信号ＣＫ２ａの位相を調整する。
図１６は、本実施形態による受信回路の制御方法を示すフローチャートである。ステップＳ１６０１〜Ｓ１６０３は初期化シーケンスの処理であり、ステップＳ１６０４〜Ｓ１６１１は通常動作の処理である。
ステップＳ１６０１では、図１１のステップＳ１１０１と同様に、位相調整回路１１１は、初期値の位相情報Ｐｈ１を基に、第２のクロック信号ＣＫ２を出力する。位相調整回路１１１ａは、初期値の位相情報Ｐｈ１ａを基に、クロック信号ＣＫ２ａを出力する。例えば、初期値の位相差情報Ｓｈは、０．５［ＵＩ］に相当する値である。
次に、ステップＳ１６０２では、受信回路は、入力データ信号Ｄｉとしてデータを送信回路から受信する。次に、ステップＳ１６０３では、受信回路は、等化制御回路１１２の適応等化制御を有効にする。次に、ステップＳ１６０４では、受信回路は、等化係数Ｃｚ及びＣｄが収束するまで待機し、等化係数Ｃｚ及びＣｄが収束した場合にはステップＳ１６０５に進む。
ステップＳ１６０５では、等化係数固定回路１５０１は、等化係数Ｃｄを記憶し、その記憶した等化係数Ｃｄを固定の等化係数Ｃｄ１として出力する。次に、ステップＳ１６０６では、位相調整回路１１１ａは、入力データ信号Ｄｉのビットレートより低速で、例えば１［ＵＩ］の範囲内でクロック信号ＣＫ２ａの位相を変化させる。その際、位相制御回路１１４は、特定パターンの振幅値ＥＲＥＦを振幅モニタ１１３ａから取得する。
次に、ステップＳ１６０７では、図１１のステップＳ１１０７と同様に、位相制御回路１１４は、アイパターンの開口部の交点７０１〜７０４（図７）の座標を求める。次に、ステップＳ１６０８では、図１１のステップＳ１１０８と同様に、位相制御回路１１４は、アイパターンの開口部の重心Ｇｃ（図１０）を計算する。次に、ステップＳ１６０９では、図１１のステップＳ１１０９と同様に、位相制御回路１１４は、重心Ｇｃの位相差を位相差情報Ｓｈとして出力する。加算器１０９及び１０９ａは、それぞれ、位相情報Ｐｈ及び位相差情報Ｓｈを加算し、位相情報Ｐｈ１及びＰｈ１ａを出力する。位相調整回路１１１は、位相情報Ｐｈ１を基に第２のクロック信号ＣＫ２の位相を制御する。位相調整回路１１１ａは、位相情報Ｐｈ１ａを基にクロック信号ＣＫ２ａの位相を制御する。これにより、クロック信号ＣＫ２及びＣＫ２ａの立ち上がりエッジの位相は、重心Ｇｃの位相になる。判定帰還等化回路１０２及び１０２ａは、それぞれ、クロック信号ＣＫ２及びＣＫ２ａの立ち上がりエッジに同期して２値判定を行うので、重心Ｇｃの位相におけるセンタデータ７１１（図７）を出力することができる。これにより、判定エラー率を低減することができる。
次に、ステップＳ１６１０では、受信回路は、ステップＳ１６０４〜Ｓ１６０９の自動調整の処理を終了するか否かを判断する。例えば、消費電力削減の目的のため、モニタ回路１５００の動作を停止させたい場合には、自動調整の処理を終了させることができる。自動調整の処理を終了させない場合にはステップＳ１６０４に戻り、自動調整の処理を終了させる場合にはステップＳ１６１１に進む。
ステップＳ１６１１では、受信回路は、モニタ回路１５００の電源をオフし、モニタ回路１５００の動作を停止させる。これにより、消費電力を低減することができる。この後、モニタ回路１５００以外の受信回路（被モニタ回路）は、動作を継続する。すなわち、受信回路は、センタデータＤｏを再生するための通常動作を継続する。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０１ 等化回路
１０２ 判定帰還等化回路
１０３ 判定回路
１０４ 判定回路
１０５〜１０７ 逆多重化回路
１０８ 位相検出回路
１０９ 加算器
１１０ 第１の位相調整回路
１１１ 第２の位相調整回路
１１２ 等化制御回路
１１３ 振幅モニタ
１１４ 位相制御回路

Claims (9)

  1. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
    前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、
    前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、
    前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路とを有し、
    前記位相制御回路は、「１０１」のデータ遷移パターンと「０１０」のデータ遷移パターンとの交点を前記アイパターンの開口部の左の交点として検出し、「１１０」のデータ遷移パターンと「０１０」のデータ遷移パターンとの交点を前記アイパターンの開口部の上の交点として検出し、「１１０」のデータ遷移パターンと「００１」のデータ遷移パターンとの交点を前記アイパターンの開口部の右の交点として検出し、「１０１」のデータ遷移パターンと「００１」のデータ遷移パターンとの交点を前記アイパターンの開口部の下の交点として検出し、前記４個の交点で形成される四角形の重心を演算し、前記四角形の重心を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力することを特徴とする受信回路。
  2. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
    前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、
    前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、
    前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と、
    前記第１の判定帰還等化回路の出力データ及び期待値を比較することによりビットエラーレートを出力するパターンチェッカとを有し、
    前記位相制御回路は、前記ビットエラーレートが第１の閾値より大きい場合には、前記アイパターンの開口部を基に前記第１の判定帰還等化回路の出力データの位相差情報を出力し、前記ビットエラーレートが前記第１の閾値より小さい場合には、０．５ユニットインターバルに相当する位相差情報を出力することを特徴とする受信回路。
  3. さらに、前記第１の判定帰還等化回路の出力データを基に前記第１の等化係数を演算する等化制御回路を有し、
    前記位相制御回路が前記アイパターンの開口部を基に前記第１の判定帰還等化回路の出力データの位相差情報を出力した後、前記ビットエラーレートが第２の閾値より大きい場合には、前記等化制御回路は、前記第１の等化係数の演算方法を変えることを特徴とする請求項２記載の受信回路。
  4. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
    第２の等化係数を用いて、第３のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第２の判定帰還等化回路と、
    前記第２の判定帰還等化回路の出力データを基に、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出する検出部と、
    前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第２の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、
    前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、
    前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と、
    前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第３のクロック信号の位相を調整する第３の位相調整回路とを有し、
    前記第１の判定帰還等化回路が出力するセンタデータが最終的に出力されるデータとして用いられることを特徴とする受信回路。
  5. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
    前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力する位相制御回路と、
    前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、
    前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と、
    前記第２のクロック信号に同期して、第３の閾値を基に前記入力データ信号を２値判定する第２の判定回路とを有し、
    前記位相制御回路は、前記第２の判定回路の判定結果を基に前記位相差情報を出力することを特徴とする受信回路。
  6. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
    位相制御回路により、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部において、「１０１」のデータ遷移パターンと「０１０」のデータ遷移パターンとの交点を前記アイパターンの開口部の左の交点として検出し、「１１０」のデータ遷移パターンと「０１０」のデータ遷移パターンとの交点を前記アイパターンの開口部の上の交点として検出し、「１１０」のデータ遷移パターンと「００１」のデータ遷移パターンとの交点を前記アイパターンの開口部の右の交点として検出し、「１０１」のデータ遷移パターンと「００１」のデータ遷移パターンとの交点を前記アイパターンの開口部の下の交点として検出し、前記４個の交点で形成される四角形の重心を演算し、前記四角形の重心を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力し、
    第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
    第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路の制御方法。
  7. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
    位相制御回路により、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力し、
    第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
    第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整し、
    パターンチェッカにより、前記第１の判定帰還等化回路の出力データ及び期待値を比較することによりビットエラーレートを出力し、
    前記位相制御回路により、前記ビットエラーレートが第１の閾値より大きい場合には、前記アイパターンの開口部を基に前記第１の判定帰還等化回路の出力データの位相差情報を出力し、前記ビットエラーレートが前記第１の閾値より小さい場合には、０．５ユニットインターバルに相当する位相差情報を出力することを特徴とする受信回路の制御方法。
  8. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
    第２の等化係数を用いて、第３のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第２の判定帰還等化回路とを有する受信回路の制御方法であって、
    検出部により、前記第２の判定帰還等化回路の出力データを基に、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、
    位相制御回路により、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第２の判定帰還等化回路の出力データの位相差情報を出力し、
    第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
    第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整し、
    第３の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第３のクロック信号の位相を調整し、
    前記第１の判定帰還等化回路が出力するセンタデータが最終的に出力されるデータとして用いられることを特徴とする受信回路の制御方法。
  9. 第１のクロック信号に同期して、入力データ信号を２値判定したデータをバウンダリデータとして出力する第１の判定回路と、
    第１の等化係数を用いて、第２のクロック信号に同期して、前記入力データ信号を等化及び２値判定したデータをセンタデータとして出力する第１の判定帰還等化回路と、
    前記第１の判定帰還等化回路及び前記第１の判定回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
    位相制御回路により、前記入力データ信号の複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるアイパターンの開口部を検出し、前記アイパターンの開口部を基に、前記位相検出回路により検出された位相情報に対する前記第１の判定帰還等化回路の出力データの位相差情報を出力し、
    第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
    第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相制御回路により出力された位相差情報を基に前記第２のクロック信号の位相を調整し、
    第２の判定回路により、前記第２のクロック信号に同期して、第３の閾値を基に前記入力データ信号を２値判定し、
    前記位相制御回路により、前記第２の判定回路の判定結果を基に前記位相差情報を出力することを特徴とする受信回路の制御方法。
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