JPH02206263A - 遅延検波回路 - Google Patents
遅延検波回路Info
- Publication number
- JPH02206263A JPH02206263A JP1026202A JP2620289A JPH02206263A JP H02206263 A JPH02206263 A JP H02206263A JP 1026202 A JP1026202 A JP 1026202A JP 2620289 A JP2620289 A JP 2620289A JP H02206263 A JPH02206263 A JP H02206263A
- Authority
- JP
- Japan
- Prior art keywords
- output
- shift register
- frequency
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 37
- 238000001514 detection method Methods 0.000 claims description 34
- 230000003111 delayed effect Effects 0.000 claims description 13
- 230000005540 biological transmission Effects 0.000 claims description 11
- 238000005070 sampling Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000001186 cumulative effect Effects 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 7
- 230000008929 regeneration Effects 0.000 claims description 6
- 238000011069 regeneration method Methods 0.000 claims description 6
- 238000011084 recovery Methods 0.000 claims description 4
- 239000000284 extract Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 238000004422 calculation algorithm Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005562 fading Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＰＳＫ変澗のディジタル移動無線の受信装置におけるＰ
ＳＫ復調器の遅延検波回路に関し、移動無線で避けられ
ない受信機の局部発振器の発振周波数ωＬの変動に対し
、遅延検波出力のアイパターン開口が劣化しない遅延検
波回路を提供することを目的とし、 受信信号Ｒｉｎの位相と遅延用のシフトレジスタの途中
段の出力にの位相とを比較する位相比較器の出力誤差に
よりシフトレジスタへのサンプルクロック供給の電圧制
御発振器の発振周波数ｆｓを制御するＰＬＬ回路２を構
成する（第１発明）か、又は前記受信信号Ｒｉｎと遅延
用シフトレジスタの出力とを乗算し低域フィルタで取出
した低周波成分を、＾／Ｄ変換して演算器ＣＰＵに読込
み、タイミング再生回路で得られる最適タイミングでＮ
回サンプリングし、得られたＮ個のサンプルデータの累
積分布の２つのピーク値の差の絶対値を求め該絶対値の
前回サンプリング時の値との差の正負により出力値の加
減算を繰り返す信号処理回路のＤ／Ａ変換出力により、
復調出力のアイパターン開口が最大となるようにシフト
レジスタへのサンプルクロック供給の電圧制御発振器の
発振周波数ｆｓを制御するサンプルクロック制御ループ
３を構成する（第２発明）か、前記信号処理回路と同じ
信号処理回路の演算器ｃｐｕの出力により、前記復調出
力のアイパターン開口が最大となるようにｍ段のシフト
レジスタの途中段のシフト出力を選択する選択回路から
なる段数選択ループ４を構成する（第３発明）ことによ
り、常に所定の遅延検波の条件を満たすように遅延用シ
フトレジスタの遅延ＩＴ（・ｍ／ｆｓ）を可変するよう
に構成する。
ＳＫ復調器の遅延検波回路に関し、移動無線で避けられ
ない受信機の局部発振器の発振周波数ωＬの変動に対し
、遅延検波出力のアイパターン開口が劣化しない遅延検
波回路を提供することを目的とし、 受信信号Ｒｉｎの位相と遅延用のシフトレジスタの途中
段の出力にの位相とを比較する位相比較器の出力誤差に
よりシフトレジスタへのサンプルクロック供給の電圧制
御発振器の発振周波数ｆｓを制御するＰＬＬ回路２を構
成する（第１発明）か、又は前記受信信号Ｒｉｎと遅延
用シフトレジスタの出力とを乗算し低域フィルタで取出
した低周波成分を、＾／Ｄ変換して演算器ＣＰＵに読込
み、タイミング再生回路で得られる最適タイミングでＮ
回サンプリングし、得られたＮ個のサンプルデータの累
積分布の２つのピーク値の差の絶対値を求め該絶対値の
前回サンプリング時の値との差の正負により出力値の加
減算を繰り返す信号処理回路のＤ／Ａ変換出力により、
復調出力のアイパターン開口が最大となるようにシフト
レジスタへのサンプルクロック供給の電圧制御発振器の
発振周波数ｆｓを制御するサンプルクロック制御ループ
３を構成する（第２発明）か、前記信号処理回路と同じ
信号処理回路の演算器ｃｐｕの出力により、前記復調出
力のアイパターン開口が最大となるようにｍ段のシフト
レジスタの途中段のシフト出力を選択する選択回路から
なる段数選択ループ４を構成する（第３発明）ことによ
り、常に所定の遅延検波の条件を満たすように遅延用シ
フトレジスタの遅延ＩＴ（・ｍ／ｆｓ）を可変するよう
に構成する。
〔産業上の利用分野］
本発明はディジタル変調の移動無線通信に係り特にＰＳ
Ｋ変調の移動無線通信の受信装置におけるＰＳＫ変調信
号を復調するＰＳＫ復調器の遅延検波回路に関する。
Ｋ変調の移動無線通信の受信装置におけるＰＳＫ変調信
号を復調するＰＳＫ復調器の遅延検波回路に関する。
移動前ｖＡｉｉ１１信では受信波の途切れる高速フェー
ジング等を伴う劣悪な電波伝播の環境下でも機能する必
要があるため、移動無線に用いるＰＳＫ復調器には移動
無線に適した技術の開発が要求されて、固定無線おける
同期検波によるＰＳＫ復調の如く受信入力に同期した搬
送波信号を再生する事の不要な遅延検波回路が有望と考
えられている。
ジング等を伴う劣悪な電波伝播の環境下でも機能する必
要があるため、移動無線に用いるＰＳＫ復調器には移動
無線に適した技術の開発が要求されて、固定無線おける
同期検波によるＰＳＫ復調の如く受信入力に同期した搬
送波信号を再生する事の不要な遅延検波回路が有望と考
えられている。
（従来の技術〕
従来の遅延検波回路の構成を２相ＰＳＫ信号を復調する
場合について説明すると、第５図に示す如く、図示しな
い送信側のＰＳＫ変調では、送りたいデータ列Ｘ、に１
ビツト前の送信データＹ、−１との和をとって出力ビッ
トとする和分変換を施す。
場合について説明すると、第５図に示す如く、図示しな
い送信側のＰＳＫ変調では、送りたいデータ列Ｘ、に１
ビツト前の送信データＹ、−１との和をとって出力ビッ
トとする和分変換を施す。
その変換後の送信データ列をＹ□とすると、Ｙム＝ ｙ
ｉ−＋ ＋ Ｘ、 （１）と表され
る。このＹ、をＰＳＫの変調信号として、Ｙｉの符号１
，０に対応して搬送波の位相を０．πと変化させた２相
ＰＳＫ変調波を図示した受信側へ送信するが、このＰＳ
Ｋ変調波１？（ｔ）は次式で表される。
ｉ−＋ ＋ Ｘ、 （１）と表され
る。このＹ、をＰＳＫの変調信号として、Ｙｉの符号１
，０に対応して搬送波の位相を０．πと変化させた２相
ＰＳＫ変調波を図示した受信側へ送信するが、このＰＳ
Ｋ変調波１？（ｔ）は次式で表される。
Ｒ（ｔ）＝ＣＯ５（ωＬｔ＋ｙ、π）（２）ここで、ω
Ｌは搬送波周波数である。受信側ではこの無線周波数ω
。のＰＳＸ変調波をアンテナ１０で受信し周波数ωＬの
受信局部発振器２０の発振波とミキサ３０で混合し周波
数変換して次式の受信信号Ｌ（ｔ） ＝Ｃ０Ｓ （（
ω。−ωＬ）ｔ＋ Ｖ 、π〕（３）を得る。この受信
信号Ｌ（ｔ）を例えばシフトレジスタの遅延回路１で、
伝送データの１シンボル時間Ｔだけ遅延させた信号は、 Ｌ（ｔ −Ｔ） ＝ ＣＯＳ （（ω。−ωＬ Ｘｔ Ｔ） 十Ｙ ＝
−＋π〕（４）となる。従って受信信号を遅延検波する
為、式（３）と式（４）の信号を乗算器５にて掛合せる
と、Ｄ＝ Ｌ（ｔ）χＬ（Ｌ −Ｔ） ＝１７２ ・ＣＯＳ （（ω。−ωＬ）Ｔ＋（Ｙ
。
Ｌは搬送波周波数である。受信側ではこの無線周波数ω
。のＰＳＸ変調波をアンテナ１０で受信し周波数ωＬの
受信局部発振器２０の発振波とミキサ３０で混合し周波
数変換して次式の受信信号Ｌ（ｔ） ＝Ｃ０Ｓ （（
ω。−ωＬ）ｔ＋ Ｖ 、π〕（３）を得る。この受信
信号Ｌ（ｔ）を例えばシフトレジスタの遅延回路１で、
伝送データの１シンボル時間Ｔだけ遅延させた信号は、 Ｌ（ｔ −Ｔ） ＝ ＣＯＳ （（ω。−ωＬ Ｘｔ Ｔ） 十Ｙ ＝
−＋π〕（４）となる。従って受信信号を遅延検波する
為、式（３）と式（４）の信号を乗算器５にて掛合せる
と、Ｄ＝ Ｌ（ｔ）χＬ（Ｌ −Ｔ） ＝１７２ ・ＣＯＳ （（ω。−ωＬ）Ｔ＋（Ｙ
。
ｙ ｔ−１） π〕
＝１／２ −ＣＯ３（（ω。−＜ＩＪＬ ）Ｔ十Ｘｓ
ｘ ） （５）が得られ、低域フィルタ６でその低周
波成分のみを取出す。ここで （ωＬ−ωＬ）Ｔ＝２ｎｇ （ｎは自然数）、（６）
を満たすようにωＬＥＴを設定すると、式（５）はＤ工
１７２ ・ＣＯ５（Ｘ ｉ π）（７）となり復調出
力が得られる。この乗算器５の出力を識別器７にて、デ
ータのタイミング再生回路８の出力の識別に最適なタイ
ミングにより、その極性の正を符号１．負を符号０と符
号化することにより、元のデータ列ｘｉが誤り無く再生
されＦＳＸ復調が行われる。そして送信側で伝送帯域幅
の制限を施した場合の、式（７）の出力が識別器７にて
識別される余裕を表す復調出力のアイパターン開口が第
６図Ａに示される。
ｘ ） （５）が得られ、低域フィルタ６でその低周
波成分のみを取出す。ここで （ωＬ−ωＬ）Ｔ＝２ｎｇ （ｎは自然数）、（６）
を満たすようにωＬＥＴを設定すると、式（５）はＤ工
１７２ ・ＣＯ５（Ｘ ｉ π）（７）となり復調出
力が得られる。この乗算器５の出力を識別器７にて、デ
ータのタイミング再生回路８の出力の識別に最適なタイ
ミングにより、その極性の正を符号１．負を符号０と符
号化することにより、元のデータ列ｘｉが誤り無く再生
されＦＳＸ復調が行われる。そして送信側で伝送帯域幅
の制限を施した場合の、式（７）の出力が識別器７にて
識別される余裕を表す復調出力のアイパターン開口が第
６図Ａに示される。
従来の遅延検波回路は、上述の如く、受信機の局部発振
器２０の発振周波数ωＬが変動した場合（移動無線機の
場合、周囲条件の変化により局発周波数ωＬは変動し易
い）、弐（６）の所定の遅延検波の条件が満たされなく
なるため、ＰＳＫ復調出力のアイパターン開口が減少し
、復調特性が第６図Ｂの如く劣化する。特に遅延回路１
で受信信号Ｌ（１）を遅延させる伝送データの１シンボ
ル時間′ｒが大きい場合（データ速度が遅い場合）は、
受信機の局部発振器２０の発振周波数ωＬの変動による
ミキサ３０出力の周波数変換後の周波数（ω。−ωＬ）
の変動Δωと時間Ｔの積Δω・Ｔが２ｎπに近づき、復
調出力のアイパターン開口の許容される劣化度がクリテ
ィカルとなり、移動無線の実用上問題となる。本発明は
、移動無線で避けられない受信機の局部発振器２０の発
振周波数ωＬが成る程度変動した場合でも、識別器７で
許容される低域フィルタ６の出力のアイパターン開口が
劣化しない遅延検波回路を提供することを課題とする。
器２０の発振周波数ωＬが変動した場合（移動無線機の
場合、周囲条件の変化により局発周波数ωＬは変動し易
い）、弐（６）の所定の遅延検波の条件が満たされなく
なるため、ＰＳＫ復調出力のアイパターン開口が減少し
、復調特性が第６図Ｂの如く劣化する。特に遅延回路１
で受信信号Ｌ（１）を遅延させる伝送データの１シンボ
ル時間′ｒが大きい場合（データ速度が遅い場合）は、
受信機の局部発振器２０の発振周波数ωＬの変動による
ミキサ３０出力の周波数変換後の周波数（ω。−ωＬ）
の変動Δωと時間Ｔの積Δω・Ｔが２ｎπに近づき、復
調出力のアイパターン開口の許容される劣化度がクリテ
ィカルとなり、移動無線の実用上問題となる。本発明は
、移動無線で避けられない受信機の局部発振器２０の発
振周波数ωＬが成る程度変動した場合でも、識別器７で
許容される低域フィルタ６の出力のアイパターン開口が
劣化しない遅延検波回路を提供することを課題とする。
この課題は、第１図の原理図に示す如く、アンテナ１０
で受信した無線周波数ωゎのＰＳＫ変調の信号Ｒ（ｔ）
を、発振周波数ωＬの局部発振器２０の出力とミキサ３
０にて混合して周波数変換した受信信号１１ｉｎを、伝
送データの１シンボル時間の整数倍だけ遅延させるサン
プルクロック周波数がｆｓでありシフト段数がｍ段の、
遅延時間Ｔが式Ｔ＝ｍ ／ｆ、で与えられる遅延用シフ
トレジスタ（１）の出力と乗算器５で乗算し、その低周
波数成分のみを低域フィルタ（６）で取出し、データの
タイミング再生回路（８）で再生した最適タイミングで
識別（７）シデータを再生するＰＳＫ復調器の遅延検波
回路において、入力の受信信号Ｒｉｎと遅延用のシフト
レジスタ１の途中段の出力にの位相を比較する位相比較
器２１の出力誤差によりシフトレジスタｌへのサンプル
クロック供給の電圧制御発振器２２の発振周波数ｆｓを
制御するＰＬＬ回路２を構成する（第１発明）か、又は
前記低域フィルタ６で取出した低周波成分を、Ａ／Ｄ変
換し符号化して演算器ＣＰＵに読込み、タイミング再生
回路８で得られる最適タイミングでＮ回ザンプリングし
、得られたＮ個のサンプルデータの累積分布の２つのピ
ーク値の差の絶対値を求め該絶対値の前回サンプリング
時の値との差の正負によりＤ／Ａ変換器への出力値の加
減算を繰り返す信号処理回路３１のＤ／Ａ変換出力によ
り、低域フィルタ６の出力の復調アイパターンの開口が
最大となるように、シフトレジスタ１へのサンプルクロ
ック供給の電圧制御発振器１２の発振周波数ｆｓを制御
するサンプルクロック制御ループ３を構成する（第２発
明）か、前記信号処理回路３１と同じ信号処理回路４１
の演算器ｃｐυの出力により、前記低域フィルタ６で取
出した復調アイパターンの開口が最大となるようにｍ段
のシフトレジスタ１の途中段のシフト出力を選択する選
択回路４２により段数選択ループ４を構成する（第３発
明）ことにより、乗算器５にて常に遅延検波の所定の条
件式（６）を満たすようにシフトレジスタ１の遅延量Ｔ
＝ｍ／ｆｓを可変する本発明の構成によって解決される
。
で受信した無線周波数ωゎのＰＳＫ変調の信号Ｒ（ｔ）
を、発振周波数ωＬの局部発振器２０の出力とミキサ３
０にて混合して周波数変換した受信信号１１ｉｎを、伝
送データの１シンボル時間の整数倍だけ遅延させるサン
プルクロック周波数がｆｓでありシフト段数がｍ段の、
遅延時間Ｔが式Ｔ＝ｍ ／ｆ、で与えられる遅延用シフ
トレジスタ（１）の出力と乗算器５で乗算し、その低周
波数成分のみを低域フィルタ（６）で取出し、データの
タイミング再生回路（８）で再生した最適タイミングで
識別（７）シデータを再生するＰＳＫ復調器の遅延検波
回路において、入力の受信信号Ｒｉｎと遅延用のシフト
レジスタ１の途中段の出力にの位相を比較する位相比較
器２１の出力誤差によりシフトレジスタｌへのサンプル
クロック供給の電圧制御発振器２２の発振周波数ｆｓを
制御するＰＬＬ回路２を構成する（第１発明）か、又は
前記低域フィルタ６で取出した低周波成分を、Ａ／Ｄ変
換し符号化して演算器ＣＰＵに読込み、タイミング再生
回路８で得られる最適タイミングでＮ回ザンプリングし
、得られたＮ個のサンプルデータの累積分布の２つのピ
ーク値の差の絶対値を求め該絶対値の前回サンプリング
時の値との差の正負によりＤ／Ａ変換器への出力値の加
減算を繰り返す信号処理回路３１のＤ／Ａ変換出力によ
り、低域フィルタ６の出力の復調アイパターンの開口が
最大となるように、シフトレジスタ１へのサンプルクロ
ック供給の電圧制御発振器１２の発振周波数ｆｓを制御
するサンプルクロック制御ループ３を構成する（第２発
明）か、前記信号処理回路３１と同じ信号処理回路４１
の演算器ｃｐυの出力により、前記低域フィルタ６で取
出した復調アイパターンの開口が最大となるようにｍ段
のシフトレジスタ１の途中段のシフト出力を選択する選
択回路４２により段数選択ループ４を構成する（第３発
明）ことにより、乗算器５にて常に遅延検波の所定の条
件式（６）を満たすようにシフトレジスタ１の遅延量Ｔ
＝ｍ／ｆｓを可変する本発明の構成によって解決される
。
本発明の遅延検波回路の構成を示す第１図の原理図にお
いて、 １は、アンテナ１０で受信したＰＳＫ変調の無線周波数
ω。の受信信号Ｒ（ｔ）を局部発振器２０の発振周波数
ωＬとミクサ３０にて混合し周波数変換した受信信号Ｒ
ｉｎを入力とし、伝送データの１シンボル時間の整数倍
だけ遅延させる遅延回路素子であって、ビットシフトの
為のサンプルクロックの周波数がｆｓでシフト段数がｍ
段の、遅延時間Ｔが式Ｔ＝ｍ／ｆＳで表せる遅延用シフ
トレジスタである。
いて、 １は、アンテナ１０で受信したＰＳＫ変調の無線周波数
ω。の受信信号Ｒ（ｔ）を局部発振器２０の発振周波数
ωＬとミクサ３０にて混合し周波数変換した受信信号Ｒ
ｉｎを入力とし、伝送データの１シンボル時間の整数倍
だけ遅延させる遅延回路素子であって、ビットシフトの
為のサンプルクロックの周波数がｆｓでシフト段数がｍ
段の、遅延時間Ｔが式Ｔ＝ｍ／ｆＳで表せる遅延用シフ
トレジスタである。
２は、第１発明に対するもので、受信信号Ｒｉｎとｍ段
のシフトレジスタｌの途中段の出力にとの位相比較器２
１の出力誤差により、シフトレジスタ１へのサンプルク
ロック供給の電圧制御発振器２２の発振周波数ｆｓを制
御するＰＬＬ回路であって、受信信号Ｒｉｎと乗算する
乗算器５にて遅延検波の所定の関係式（６）を満たすよ
うに、シフトレジスタ１の遅延量Ｔ（・ｍ／ｆｓ）を可
変する。
のシフトレジスタｌの途中段の出力にとの位相比較器２
１の出力誤差により、シフトレジスタ１へのサンプルク
ロック供給の電圧制御発振器２２の発振周波数ｆｓを制
御するＰＬＬ回路であって、受信信号Ｒｉｎと乗算する
乗算器５にて遅延検波の所定の関係式（６）を満たすよ
うに、シフトレジスタ１の遅延量Ｔ（・ｍ／ｆｓ）を可
変する。
３は、第２発明に対するもので、受信信号Ｒｉｎと遅延
用のシフトレジスタ１の出力とを乗算器５にて乗算した
出力から低域フィルタ６で取出した低周波成分を、Ａ／
Ｄ変換し符号化して演算器ＣＰＵに読込み、タイミング
再生回路８で得られる最適タイミングでＮ回サンプリン
グし、得られたＮ個のサンプルデータの累積分布の２つ
のピーク値の差の絶対値を求め該絶対値の前回サンプリ
ング時の値との差の正負によりＤ／Ａ変換器への出力値
の加減算を繰り返す信号処理回路３１のＤ／Ａ変換出力
により、低域フィルタ６の出力の復調アイパターンの開
口が最大となるように、シフトレジスタ１へのサンプル
クロック供給の電圧制御発振器３２の発振周波数ｆｓを
制御するサンプルクロック制御ループである。
用のシフトレジスタ１の出力とを乗算器５にて乗算した
出力から低域フィルタ６で取出した低周波成分を、Ａ／
Ｄ変換し符号化して演算器ＣＰＵに読込み、タイミング
再生回路８で得られる最適タイミングでＮ回サンプリン
グし、得られたＮ個のサンプルデータの累積分布の２つ
のピーク値の差の絶対値を求め該絶対値の前回サンプリ
ング時の値との差の正負によりＤ／Ａ変換器への出力値
の加減算を繰り返す信号処理回路３１のＤ／Ａ変換出力
により、低域フィルタ６の出力の復調アイパターンの開
口が最大となるように、シフトレジスタ１へのサンプル
クロック供給の電圧制御発振器３２の発振周波数ｆｓを
制御するサンプルクロック制御ループである。
４は、第３発明に対するもので、前記信号処理回路３１
ど同じ信号処理回路４１の演算器ＣＰＵの出力により、
前記低域フィルタ６で取出した復調出力のアイパターン
開口が最大となるように１段のシフトレジスタ１の途中
段のシフト出力を選択する選択回路４３により構成され
た段数選択ループである。
ど同じ信号処理回路４１の演算器ＣＰＵの出力により、
前記低域フィルタ６で取出した復調出力のアイパターン
開口が最大となるように１段のシフトレジスタ１の途中
段のシフト出力を選択する選択回路４３により構成され
た段数選択ループである。
そしてＰＬＬ回路２．サンプルクロック制御卸ループ３
、又は段数選択ループ４の何れかにより、受信信号Ｒｉ
ｎと受信信号Ｒｉｎを伝送データの１シンボル時間の整
数倍だけ遅延させるシフトレジスタ１の出力との乗積出
力の低周波数成分を誤り無く識別する遅延検波の所定の
関係式（６）を満たすようにシフトレジスタ１の遅延Ｍ
Ｔを可変し設定する。
、又は段数選択ループ４の何れかにより、受信信号Ｒｉ
ｎと受信信号Ｒｉｎを伝送データの１シンボル時間の整
数倍だけ遅延させるシフトレジスタ１の出力との乗積出
力の低周波数成分を誤り無く識別する遅延検波の所定の
関係式（６）を満たすようにシフトレジスタ１の遅延Ｍ
Ｔを可変し設定する。
遅延用シフトレジスタ１は、アンテナ１０で受信した無
線周波数ω。のＰＳＫ変調の受信信号列Ｒ（ｔ）を発振
周波数ωＬの局部発振器２０の出力とミクサ３０にて混
合し周波数変換された受信信号Ｒｉｎを入力し、伝送デ
ータの１シンボル時間の整数倍だけ遅延させる。そして
ビットシフトの為のサンプルクロックの周波数がｆｓで
ありシフト段数がｍ段であるので、その遅延時間Ｔは式
Ｔ＝ｍ／ｆｓで表せる。 本発明の第１発明では、ＰＬ
Ｌ回路２が、受信信号Ｒｉｎの位相とシフトレジスタｌ
の途中段の出力にの位相を比較する位相比較器２１の出
力誤差により、シフトレジスタ１のサンプルクロックの
電圧制御発振器２２の周波数ｆｓを制御し、受信信号Ｒ
１ｎとシフトレジスタ１の最終段ｌのシフト出力との積
の低周波数成分を誤り無く識別する遅延検波の所定の関
係式（６）を満たすシフトレジスタ１の遅延量Ｔ＝ｍ／
ｆｓ を設定する。従って無線周波数ω。の受信信号
Ｒ（ｔ）を周波数変換する受信の局部発振器２０の発振
周波数ωＬが変動しても、上記のＰＬＬ回路２が遅延検
波の所定の関係式（６）を満たすようにシフトレジスタ
１の遅延、ＩＴを設定するので、乗算器５の出力の復調
アイパターン開口の劣化は生ぜず、常に最適のＰＳＫ復
調の復調特性を得ることができるので問題が解決される
。
線周波数ω。のＰＳＫ変調の受信信号列Ｒ（ｔ）を発振
周波数ωＬの局部発振器２０の出力とミクサ３０にて混
合し周波数変換された受信信号Ｒｉｎを入力し、伝送デ
ータの１シンボル時間の整数倍だけ遅延させる。そして
ビットシフトの為のサンプルクロックの周波数がｆｓで
ありシフト段数がｍ段であるので、その遅延時間Ｔは式
Ｔ＝ｍ／ｆｓで表せる。 本発明の第１発明では、ＰＬ
Ｌ回路２が、受信信号Ｒｉｎの位相とシフトレジスタｌ
の途中段の出力にの位相を比較する位相比較器２１の出
力誤差により、シフトレジスタ１のサンプルクロックの
電圧制御発振器２２の周波数ｆｓを制御し、受信信号Ｒ
１ｎとシフトレジスタ１の最終段ｌのシフト出力との積
の低周波数成分を誤り無く識別する遅延検波の所定の関
係式（６）を満たすシフトレジスタ１の遅延量Ｔ＝ｍ／
ｆｓ を設定する。従って無線周波数ω。の受信信号
Ｒ（ｔ）を周波数変換する受信の局部発振器２０の発振
周波数ωＬが変動しても、上記のＰＬＬ回路２が遅延検
波の所定の関係式（６）を満たすようにシフトレジスタ
１の遅延、ＩＴを設定するので、乗算器５の出力の復調
アイパターン開口の劣化は生ぜず、常に最適のＰＳＫ復
調の復調特性を得ることができるので問題が解決される
。
本発明の第２発明では、サンプルクロック制御ループ３
が、人力信号Ｒｉｎとｍ段のシフトレジスタ１の最終段
出力ｍとの積の低周波数成分を、信号処理回路３１で、
先ずＡ／Ｄ変換して符号化し、演算器ＣＰυに読込み、
タイミング再生回路８で得られる最適タイミングでＮ回
サンプリングし、得られたＮ個のサンプルデータの累積
分布の２つのピーク値の差の絶対値を求め該絶対値の前
回サンプリング時の値との差の正負によりＤ／Ａ変換器
への出力値の加減算を繰り返し、最後にＤ／Ａ変換した
出力電圧により、低域フィルタ６の出力の復調アイパタ
ーン開口が最大となるように、シフトレジスタ１へのサ
ンプルクロック供給の電圧制御発振器３２の発振周波数
ｆｓを制御するので、前記低周波数成分が遅延検波の所
定の関係式（６）を満たすようにシフトレジスタ１の遅
延量Ｔ（・ｍ／ｆｓ）を設定する。
が、人力信号Ｒｉｎとｍ段のシフトレジスタ１の最終段
出力ｍとの積の低周波数成分を、信号処理回路３１で、
先ずＡ／Ｄ変換して符号化し、演算器ＣＰυに読込み、
タイミング再生回路８で得られる最適タイミングでＮ回
サンプリングし、得られたＮ個のサンプルデータの累積
分布の２つのピーク値の差の絶対値を求め該絶対値の前
回サンプリング時の値との差の正負によりＤ／Ａ変換器
への出力値の加減算を繰り返し、最後にＤ／Ａ変換した
出力電圧により、低域フィルタ６の出力の復調アイパタ
ーン開口が最大となるように、シフトレジスタ１へのサ
ンプルクロック供給の電圧制御発振器３２の発振周波数
ｆｓを制御するので、前記低周波数成分が遅延検波の所
定の関係式（６）を満たすようにシフトレジスタ１の遅
延量Ｔ（・ｍ／ｆｓ）を設定する。
本発明の第３発明では、段数選択ループ４が、その前記
信号処理回路３１と同じ信号処理回路４１の演算器ｃｐ
ｕの出力により、前記低域フィルタ６で取出した復調出
力のアイパターンの開口が最大となるようにｍ段のシフ
トレジスタ１の途中段のシフト出力を選択回路４２によ
り選択するので、前記低周波数成分が遅延検波の所定の
関係式（６）を満たすシフトレジスタ１の遅延量Ｔ （
＝ｍ／ｆｓ）を設定する。従って本発明の第１発明、第
２発明、第３発明の何れでも、無線周波数ω。の受信信
号Ｒ（ｔ）を周波数変換する受信の局部発振器２０の発
振周波数ωＬが変動しても、上記のＰＬＬ回路２．サン
プルクロツク制御ループ３９段数選択ループ４の何れか
により、乗算器５にて遅延検波の所定の関係式（６）を
満たすようにシフトレジスタ１の遅延ＩＪＴを設定する
ので、復調出力のアイパターンの開口は劣化せず、常に
最適のＰＳＫ復調の復調特性を得ることができて問題が
解決される。
信号処理回路３１と同じ信号処理回路４１の演算器ｃｐ
ｕの出力により、前記低域フィルタ６で取出した復調出
力のアイパターンの開口が最大となるようにｍ段のシフ
トレジスタ１の途中段のシフト出力を選択回路４２によ
り選択するので、前記低周波数成分が遅延検波の所定の
関係式（６）を満たすシフトレジスタ１の遅延量Ｔ （
＝ｍ／ｆｓ）を設定する。従って本発明の第１発明、第
２発明、第３発明の何れでも、無線周波数ω。の受信信
号Ｒ（ｔ）を周波数変換する受信の局部発振器２０の発
振周波数ωＬが変動しても、上記のＰＬＬ回路２．サン
プルクロツク制御ループ３９段数選択ループ４の何れか
により、乗算器５にて遅延検波の所定の関係式（６）を
満たすようにシフトレジスタ１の遅延ＩＪＴを設定する
ので、復調出力のアイパターンの開口は劣化せず、常に
最適のＰＳＫ復調の復調特性を得ることができて問題が
解決される。
第２図は本発明の第１発明の実施例の遅延検波回路の構
成を示すブロック図であり、第７図の（ａ）。
成を示すブロック図であり、第７図の（ａ）。
（ｂ）、 （Ｃ）、 （ｄ）が、その動作を説明するた
めの説明図である。そして第３図、第４図は第２発明、
第３発明の実施例の遅延検波回路の構成を示すブロック
図である。何れも２相ＰＳＫ遅延検波器に適用した場合
であり、遅延回路素子は、サンプルクロックがｆｓ（Ｉ
ｌｚ）であり、シフト段数がｍ段のシフトレジスタ１で
構成され、その遅延時間Ｔは次式で定まる。
めの説明図である。そして第３図、第４図は第２発明、
第３発明の実施例の遅延検波回路の構成を示すブロック
図である。何れも２相ＰＳＫ遅延検波器に適用した場合
であり、遅延回路素子は、サンプルクロックがｆｓ（Ｉ
ｌｚ）であり、シフト段数がｍ段のシフトレジスタ１で
構成され、その遅延時間Ｔは次式で定まる。
Ｔ ＝ ｍ／ｆｓ （８）遅延検
波のＰＳＫ復調器では、アンテナ１０で受信した無線周
波数ω。のＰＳＫ変調の受信信号Ｒ（ｔ）を局部発振器
２０の出力ωＬで周波数変換した受信信号Ｒｉｎと、遅
延用の段数ｍのシフトレジスタ１の出力とを乗算器５に
て乗積し、低域通過フィルタ６によりその低周波数成分
のみを取り出し、前記の式（５）で表される復調出力を
得る。この復調出力を識別器７にて、データのタイミン
グ再生回路８からのアイパターン開口が最大となる識別
に最適のタイミングで識別してデータを再生する。
波のＰＳＫ復調器では、アンテナ１０で受信した無線周
波数ω。のＰＳＫ変調の受信信号Ｒ（ｔ）を局部発振器
２０の出力ωＬで周波数変換した受信信号Ｒｉｎと、遅
延用の段数ｍのシフトレジスタ１の出力とを乗算器５に
て乗積し、低域通過フィルタ６によりその低周波数成分
のみを取り出し、前記の式（５）で表される復調出力を
得る。この復調出力を識別器７にて、データのタイミン
グ再生回路８からのアイパターン開口が最大となる識別
に最適のタイミングで識別してデータを再生する。
第２図の第１発明の実施例では、遅延素子のシフト段数
がｍ段のシフＩ・レジスタ１の入力Ｒｉｎと、ｍ段の途
中段のシフト出力にとを、ＰＬＬ回路２の位相比較器２
１の入力端ａ、ｂへ入力し、その位相誤差の誤差電圧ｏ
ｕｔを、電圧制御発振器２２（自動発振器ｖＣＯ１又は
水晶発振器ＶＣＸＯ）の制御電圧として印加し、電圧制
御発振器２２の発振周波数ｆｓを可変する。ここでｋは
、 （ｍ−ｋ）／ｆｓ−π／２／（ω０−ωＬ）（９）で与
えられる。この人力Ｒｉｎとに段遅延後の出力との位相
差は、入力の２相ＰＳＫ信号Ｒｉｎの位相０゜πによっ
て、±π／２となる。このＰＬＬ回路２０位相比較器２
１の入力端ａ、ｂの位相誤差と、出力電圧Ｖｏｕｔの関
係を説明図の第７図の（ａ） ＰＬＬ回路の特性に、電
圧制御発振器２２の制御電圧Ｖｃと発振周波数ｆの関係
を第７図の（ｂ）電圧′制御発振器の特性に示す。これ
より、Ｉ’ＬＬ回路２の位相安定点は、第７図の（ａ）
ＰＬＬ回路の特性の位相誤差が±π／２の２点であり
、これは遅延素子のシフトレジスタ１の入力Ｒｉｎとｍ
段シフト後の出力の位相差帆πに対応している。
がｍ段のシフＩ・レジスタ１の入力Ｒｉｎと、ｍ段の途
中段のシフト出力にとを、ＰＬＬ回路２の位相比較器２
１の入力端ａ、ｂへ入力し、その位相誤差の誤差電圧ｏ
ｕｔを、電圧制御発振器２２（自動発振器ｖＣＯ１又は
水晶発振器ＶＣＸＯ）の制御電圧として印加し、電圧制
御発振器２２の発振周波数ｆｓを可変する。ここでｋは
、 （ｍ−ｋ）／ｆｓ−π／２／（ω０−ωＬ）（９）で与
えられる。この人力Ｒｉｎとに段遅延後の出力との位相
差は、入力の２相ＰＳＫ信号Ｒｉｎの位相０゜πによっ
て、±π／２となる。このＰＬＬ回路２０位相比較器２
１の入力端ａ、ｂの位相誤差と、出力電圧Ｖｏｕｔの関
係を説明図の第７図の（ａ） ＰＬＬ回路の特性に、電
圧制御発振器２２の制御電圧Ｖｃと発振周波数ｆの関係
を第７図の（ｂ）電圧′制御発振器の特性に示す。これ
より、Ｉ’ＬＬ回路２の位相安定点は、第７図の（ａ）
ＰＬＬ回路の特性の位相誤差が±π／２の２点であり
、これは遅延素子のシフトレジスタ１の入力Ｒｉｎとｍ
段シフト後の出力の位相差帆πに対応している。
よってＰＬＬ回路２は、２相ＰＳＫ変調波に対して常に
次式を満たすように収束する。
次式を満たすように収束する。
（ω。−ωＬ）ｘＴ＝ｎπ （ｎは自然数＞ （１０
）ただし式（１０）においてｎが奇数に収束した場合は
、式（５）の出力の正負が反転し、再生データにビット
符号の逆転が起きてしまうので、これに対しては、復調
後のデータタイミング再生回路５にて同期信号の検出時
に確定するか、周波数変換用局部発振器２０にて±π／
２を超える位相誤差を生じる発振周波数ωＬの変動が無
いようにすることで、正しい再生データ列を得ることが
出来る。
）ただし式（１０）においてｎが奇数に収束した場合は
、式（５）の出力の正負が反転し、再生データにビット
符号の逆転が起きてしまうので、これに対しては、復調
後のデータタイミング再生回路５にて同期信号の検出時
に確定するか、周波数変換用局部発振器２０にて±π／
２を超える位相誤差を生じる発振周波数ωＬの変動が無
いようにすることで、正しい再生データ列を得ることが
出来る。
第７図の（Ｃ）は位相比較器２１の構成例を示し、第７
図の（ｄ）はその動作タイムチャートを示す。第７図の
（Ｃ）の位相比較器の構成は、エツジ検出器２１１゜エ
ツジ検出器２１２． ＲＳフリップフロップ２１３．差
動増幅器２１４．低域フィルタ２１５で構成され、エツ
ジ検出器２１１ とエツジ検出器２１２は、第７図の（
ｄ）タイムチャートの如く、位相比較する２つの入力信
号ａ、ｂの立上りと立下りを検出してパルスｃ、ｄを発
生してＲＳフリップフロップ２１３へ入力し、ａ入力の
立上り又は立下りエツジでＲＳフリップフロップ２１３
をセットし、ｂ入力の立上り又は立下りエツジでリセッ
トする。これより、ｌ？ｓフリップフロップ２１３の出
力口には、第７図（ｄ）タイムチャートのｅの如く、２
つのディジタル信号入力ａ、ｂの位相差−に対応したパ
ルス幅−の矩形信号が得られる。
図の（ｄ）はその動作タイムチャートを示す。第７図の
（Ｃ）の位相比較器の構成は、エツジ検出器２１１゜エ
ツジ検出器２１２． ＲＳフリップフロップ２１３．差
動増幅器２１４．低域フィルタ２１５で構成され、エツ
ジ検出器２１１ とエツジ検出器２１２は、第７図の（
ｄ）タイムチャートの如く、位相比較する２つの入力信
号ａ、ｂの立上りと立下りを検出してパルスｃ、ｄを発
生してＲＳフリップフロップ２１３へ入力し、ａ入力の
立上り又は立下りエツジでＲＳフリップフロップ２１３
をセットし、ｂ入力の立上り又は立下りエツジでリセッ
トする。これより、ｌ？ｓフリップフロップ２１３の出
力口には、第７図（ｄ）タイムチャートのｅの如く、２
つのディジタル信号入力ａ、ｂの位相差−に対応したパ
ルス幅−の矩形信号が得られる。
このＲＳフリップフロップ２１３の出力口とその反転出
力Ｑを差動増幅器２１４のオペアンプを用いて、第７図
（ｄ）のｆの如く、電圧Ｏνを中心に変化する波形に変
換した後、低域フィルタ２１５をループフィルタとして
、パルス幅−に比例した値の直流電圧を得る。この直流
電圧を誤差電圧ＶｃとしてＰＬＬ回路２の電圧制御発振
器２２の発振周波数ｆを制御し、第７図の（ハ）の如く
、誤差電圧Ｖｃ＝Ｏの発振周波数ｆ。
力Ｑを差動増幅器２１４のオペアンプを用いて、第７図
（ｄ）のｆの如く、電圧Ｏνを中心に変化する波形に変
換した後、低域フィルタ２１５をループフィルタとして
、パルス幅−に比例した値の直流電圧を得る。この直流
電圧を誤差電圧ＶｃとしてＰＬＬ回路２の電圧制御発振
器２２の発振周波数ｆを制御し、第７図の（ハ）の如く
、誤差電圧Ｖｃ＝Ｏの発振周波数ｆ。
になるように制御する。ＰＬＬ回路２のループフィルタ
２１５の時定数は、高速フェーディングによるＰＬＬ回
路２の入力信号ａ、ｂの変動により電圧制御発振器２２
の発振周波数ｆが振られない程度に長く、且つＰＬＬ回
路２が適当な引込み時間を得るように設定する。
２１５の時定数は、高速フェーディングによるＰＬＬ回
路２の入力信号ａ、ｂの変動により電圧制御発振器２２
の発振周波数ｆが振られない程度に長く、且つＰＬＬ回
路２が適当な引込み時間を得るように設定する。
第３図の第２発明の実施例では、入力信号Ｒｉｎと、ｍ
段のシフトレジスタ１のシフト後の出力ｍとを乗算器５
にて乗算し、低域フィルタ６によりその低周波数成分の
みを取り出し、前記の式（５）で表される復調出力を得
、この復調出力を識別器７にてアイパターン開口が最も
大きくなる識別に最適のタイミングで識別してデータを
再生するが、この低域フィルタ６の出力を、サンプルク
ロック制御ループ３の信号処理回路３１のＡ／Ｄ変換器
３１１にてＡ／Ｄ変喚してＣＦ’Ｕ ３１２に読込み、
後述のアイパターン開口を最大とするアルゴリズムに従
って演算し、得られた値をＤ／Ａ変換器３１３でＤ／Ａ
変換して電圧制御発振器３２のＶＣＯ（可変）の制御電
圧として印加し、その発振周波数ｆｓを可変しシフトレ
ジスタ１のサンプルクロックｆｓを設定する。
段のシフトレジスタ１のシフト後の出力ｍとを乗算器５
にて乗算し、低域フィルタ６によりその低周波数成分の
みを取り出し、前記の式（５）で表される復調出力を得
、この復調出力を識別器７にてアイパターン開口が最も
大きくなる識別に最適のタイミングで識別してデータを
再生するが、この低域フィルタ６の出力を、サンプルク
ロック制御ループ３の信号処理回路３１のＡ／Ｄ変換器
３１１にてＡ／Ｄ変喚してＣＦ’Ｕ ３１２に読込み、
後述のアイパターン開口を最大とするアルゴリズムに従
って演算し、得られた値をＤ／Ａ変換器３１３でＤ／Ａ
変換して電圧制御発振器３２のＶＣＯ（可変）の制御電
圧として印加し、その発振周波数ｆｓを可変しシフトレ
ジスタ１のサンプルクロックｆｓを設定する。
以下にサンプルクロック制御ループ３の信号処理回路３
１のＣＰＵ ３１２の演算アルゴリズムを示す。■Ｄ／
Ａ変換器３１３へＯを出力し初期設定する。 ■Ａ／Ｄ
変換器３１１からの入力値νｉを、タイミング再生回路
８で得られる最適タイミングでＮ回すンプルする。
１のＣＰＵ ３１２の演算アルゴリズムを示す。■Ｄ／
Ａ変換器３１３へＯを出力し初期設定する。 ■Ａ／Ｄ
変換器３１１からの入力値νｉを、タイミング再生回路
８で得られる最適タイミングでＮ回すンプルする。
■得られたＮ個のデータ値Ｖに対する累積分布を求める
。
。
■累積分布にはアイパターン開口に対応した２つのピー
ク値が生じる。これを夫々、Ｖ ｏ 、Ｖ ｔとして、
差の絶対値Δν０＝ ｖＨ−ｖＬ を求める。
ク値が生じる。これを夫々、Ｖ ｏ 、Ｖ ｔとして、
差の絶対値Δν０＝ ｖＨ−ｖＬ を求める。
■Ｄ／Ａ変換器３１３への出力値ΔｖＯをインクリメン
ト、またはデクリメントする。
ト、またはデクリメントする。
■ ■〜■を繰り返し、値ΔＶＫ＝ＶＭ−ＶＬを求める
。
。
■ 前回サンプリング時の値ΔＶ Ｋ−１との差が正Δ
ＶＫ−ΔＶ Ｋ−１＞ ０の場合は、■に戻り同じ操作
を続け、負ΔｖＫ−ΔＶ Ｘ−１＜ ０の場合は、■に
戻り反対の操作を行う。
ＶＫ−ΔＶ Ｋ−１＞ ０の場合は、■に戻り同じ操作
を続け、負ΔｖＫ−ΔＶ Ｘ−１＜ ０の場合は、■に
戻り反対の操作を行う。
ＣＰＵ３１２は、以上の演算を繰り返して、アイパター
ンのση口が最・大となるように電圧制御発振器２２の
発振周波数ｆを制御する。そして■のＡ／Ｄ変換器３１
１からの入力４ｆｌ Ｖ ｉをサンプルするサンプル数
Ｎは、高速フェーディングによってＣＰＵ ３１２から
Ｄ／Ａ変換器３１３への出力値が変動して電圧制御発振
器３２のＶＣＯ発振周波数ｆが振られない程度に大きく
、且つ適当な収束時間が得られるような数に設定する。
ンのση口が最・大となるように電圧制御発振器２２の
発振周波数ｆを制御する。そして■のＡ／Ｄ変換器３１
１からの入力４ｆｌ Ｖ ｉをサンプルするサンプル数
Ｎは、高速フェーディングによってＣＰＵ ３１２から
Ｄ／Ａ変換器３１３への出力値が変動して電圧制御発振
器３２のＶＣＯ発振周波数ｆが振られない程度に大きく
、且つ適当な収束時間が得られるような数に設定する。
第４図の第３発明の実施例は、段数選択ループ４が、前
記信号処理回路３１と同じ信号処理回路４１とｍ段シフ
トレジスタｌの途中段のシフト出力を選択する選択回路
４２と乗算器５と低域フィルタ６で構成され、信号処理
回路４１の演算器ＣＰＵ ４１２の出力により、前記低
域フィルタ６で取出した復調出力の低周波成分のアイパ
ターン開口が最大となるようにｍ段のシフトレジスタ１
の途中段のシフト出力を選択回路４２のｍ対ｌセレクタ
により選択するので、前記低域フィルタ６の出力の低周
波成分が常に遅延検波の所定の関係式（６）を満たすよ
うにシフトレジスタ１の遅延ＷＴ （、・ｍ／ｆｓ）を
設定する。
記信号処理回路３１と同じ信号処理回路４１とｍ段シフ
トレジスタｌの途中段のシフト出力を選択する選択回路
４２と乗算器５と低域フィルタ６で構成され、信号処理
回路４１の演算器ＣＰＵ ４１２の出力により、前記低
域フィルタ６で取出した復調出力の低周波成分のアイパ
ターン開口が最大となるようにｍ段のシフトレジスタ１
の途中段のシフト出力を選択回路４２のｍ対ｌセレクタ
により選択するので、前記低域フィルタ６の出力の低周
波成分が常に遅延検波の所定の関係式（６）を満たすよ
うにシフトレジスタ１の遅延ＷＴ （、・ｍ／ｆｓ）を
設定する。
信号処理回路４１の演算器ＣＰＵ ４１２の出力により
選択口８４２を制御してシフトレジスタｌの途中段のシ
フト出力を選択しアイパターン開口が最大となるように
切り換えるアルゴリズムは、前述の第３図の第２発明の
実施例と同様である。
選択口８４２を制御してシフトレジスタｌの途中段のシ
フト出力を選択しアイパターン開口が最大となるように
切り換えるアルゴリズムは、前述の第３図の第２発明の
実施例と同様である。
以上、第２図の第１発明の実施例、第３図の第２発明の
実施例、第４図の第３発明の実施例の何れでも、無線周
波数ω。の受信信号Ｒ（ｔ）を周波数変換する受信の局
部発振器２０の発振周波数ωＬが周囲温度や振動や電源
電圧変動などで変動しても、上記のＰＬＬ回路２．サン
プルクロック制御ループ３゜段数選択ループ４の何れか
により、遅延検波の所定の関係式（６）を満たすように
シフトレジスタ１の遅延量Ｔを可変し設定するので、乗
算器５の出力の復調アイパターンの開口は劣化せず、常
に最適のＰＳＫ復調の復調特性を得ることができて問題
が無い。
実施例、第４図の第３発明の実施例の何れでも、無線周
波数ω。の受信信号Ｒ（ｔ）を周波数変換する受信の局
部発振器２０の発振周波数ωＬが周囲温度や振動や電源
電圧変動などで変動しても、上記のＰＬＬ回路２．サン
プルクロック制御ループ３゜段数選択ループ４の何れか
により、遅延検波の所定の関係式（６）を満たすように
シフトレジスタ１の遅延量Ｔを可変し設定するので、乗
算器５の出力の復調アイパターンの開口は劣化せず、常
に最適のＰＳＫ復調の復調特性を得ることができて問題
が無い。
なお、以上の実施例は、２相ＰＳＫ復調について説明し
たが、多相ｐｓに復調においても本発明を適用できるこ
とは勿論である。
たが、多相ｐｓに復調においても本発明を適用できるこ
とは勿論である。
以上説明した如く、本発明によれば、ＰＳＫ復調に用い
る受信機の遅延検波器において、受信機の周波数変換の
為の局部発振器の発振周波数が変動した場合でも復調出
力のアイパターンの劣化が生じないため、ＰＳＫ変調の
移動無線の受信機が常に最適の復調特性を有する効果が
得られる。
る受信機の遅延検波器において、受信機の周波数変換の
為の局部発振器の発振周波数が変動した場合でも復調出
力のアイパターンの劣化が生じないため、ＰＳＫ変調の
移動無線の受信機が常に最適の復調特性を有する効果が
得られる。
第１図は本発明の遅延検波回路の構成を示す原理図、
第２図は本発明の第１発明の実施例の遅延検波回路の構
成を示すブロック図、 第３図は本発明の第２発明の実施例の遅延検波回路の構
成を示すブロック図、 第４図は本発明の第３発明の実施例の遅延検波回路の構
成を示すブロック図、 第５図は従来の遅延検波回路のブロック図、第６図は従
来の遅延検波回路の動作を説明するための復調アイパタ
ーン、 第７図の（ａ）、 （ｂ）、 （Ｃ）、 （ｄ）は第１
発明の詳細な説明するための説明図である。 図において、 １は遅延用シフトレジスタ、２はＰＬＬ回路、２１は位
相比較器、２２は電圧制御発振器、３はサンプルクロッ
ク制御ループ、３１は信号処理回路、３１１はへ／Ｄ変
換器、３１２はＣＰＵ 、３１３はＤ／Ａ変換器、３２
は電圧制御発振器、４は段数選択ループ、４１は信号処
理回路、４１１はＡ／Ｄ変換器、４１２はＣＰＵ 、４
２はシフト段数の選択回路、５は乗算器、６は低域フィ
ルタ、７は識別器、８はタイミング再生回路、１０はア
ンテナ、２０は局部発振器、３０はミキサである。 ＼０ （ｄ）クイムチｖ−） 本命明の第１売明の大梵４Ｊ’ｌの説明図第７図 （イの２）
成を示すブロック図、 第３図は本発明の第２発明の実施例の遅延検波回路の構
成を示すブロック図、 第４図は本発明の第３発明の実施例の遅延検波回路の構
成を示すブロック図、 第５図は従来の遅延検波回路のブロック図、第６図は従
来の遅延検波回路の動作を説明するための復調アイパタ
ーン、 第７図の（ａ）、 （ｂ）、 （Ｃ）、 （ｄ）は第１
発明の詳細な説明するための説明図である。 図において、 １は遅延用シフトレジスタ、２はＰＬＬ回路、２１は位
相比較器、２２は電圧制御発振器、３はサンプルクロッ
ク制御ループ、３１は信号処理回路、３１１はへ／Ｄ変
換器、３１２はＣＰＵ 、３１３はＤ／Ａ変換器、３２
は電圧制御発振器、４は段数選択ループ、４１は信号処
理回路、４１１はＡ／Ｄ変換器、４１２はＣＰＵ 、４
２はシフト段数の選択回路、５は乗算器、６は低域フィ
ルタ、７は識別器、８はタイミング再生回路、１０はア
ンテナ、２０は局部発振器、３０はミキサである。 ＼０ （ｄ）クイムチｖ−） 本命明の第１売明の大梵４Ｊ’ｌの説明図第７図 （イの２）
Claims (1)
- 【特許請求の範囲】 １、受信した無線周波数のＰＳＫ変調の信号を発振周波
数ω＿Ｌの局部発振器（２０）の出力と混合して周波数
変換した受信信号（Ｒｉｎ）を、伝送データの１シンボ
ル時間の整数倍だけ遅延させた信号と乗算（５）しその
低周波数成分のみを低域フィルタ（６）で取出し、デー
タのタイミング再生回路（８）で再生した最適のタイミ
ングで識別（７）しデータを再生するＰＳＫ復調器の遅
延検波回路において、伝送データを遅延させる手段とし
てシフトレジスタ（１）を用い、該シフトレジスタの入
力（Ｒｉｎ）と途中段の出力（ｋ）の位相を比較する位
相比較器（２１）の出力誤差により該シフトレジスタへ
サンプルクロックを供給する電圧制御発振器（２２）の
発振周波数ｆｓを制御するＰＬＬ回路（２）を備え、該
ＰＬＬ回路（２）の電圧制御発振器（２２）の発振周波
数ｆｓの出力を前記遅延用のシフトレジスタ（１）のサ
ンプルクロックとすることにより前記局部発振器（２０
）の発振周波数ω＿Ｌが変動しても常に該シフトレジス
タ（１）が所定時間Ｔだけ受信信号（Ｒｉｎ）を遅延す
ることを特徴とした遅延検波回路。 ２、受信した無線周波数のＰＳＫ変調の信号を発振周波
数ω＿Ｌの局部発振器（２０）の出力と混合して周波数
変換した受信信号（Ｒｉｎ）を、伝送データの１シンボ
ル時間の整数倍だけ遅延させた信号と乗算（５）し、そ
の低周波数成分のみを低域フィルタ（６）で取出し、デ
ータのタイミング再生回路（８）で再生したアイパター
ン開口が最大となる最適のタイミングで識別（７）しデ
ータを再生するＰＳＫ復調器の遅延検波回路において、 伝送データを遅延させる手段としてシフトレジスタ（１
）を用い、該低域フィルタ（６）で取出した低周波数成
分を符号化し演算器ＣＰＵに読込み前記タイミング再生
回路（８）で得られる最適タイミングでＮ回サンプリン
グし、得られたＮ個のサンプルデータの累積分布の２つ
のピーク値の差の絶対値を求め該絶対値の前回サンプリ
ング時の値との差の正負により出力値の加減算を繰り返
す信号処理回路（３１）のＤ／Ａ変換出力により前記ア
イパターン開口が最大となるように該シフトレジスタ（
１）へサンプルクロックを供給する電圧制御発振器（３
２）の発振周波数ｆｓを制御するサンプルクロック制御
ループ（３）を備え、 該サンプルクロック制御ループ（３）の電圧制御発振器
（３２）の出力ｆｓを該シフトレジスタ（１）のサンプ
ルクロックとすることにより前記局部発振器（２０）の
発振周波数ω＿Ｌが変動しても常に該シフトレジスタ（
１）が所定時間Ｔだけ受信信号（Ｒｉｎ）を遅延するこ
とを特徴とした遅延検波回路。 ３、受信した無線周波数のＰＳＫ変調の信号を発振周波
数ω＿Ｌの局部発振器（２０）の出力と混合して周波数
変換した受信信号（Ｒｉｎ）を、伝送データの１シンボ
ル時間の整数倍だけ遅延させた信号と乗算（５）し、そ
の低周波数成分のみを低域フィルタ（６）で取出し、デ
ータのタイミング再生回路（８）で再生したアイパター
ン開口が最大となる最適のタイミングで識別（９）しデ
ータを再生するＰＳＫ復調器の遅延検波回路において、 該低域フィルタ（６）で取出した低周波数成分を符号化
し演算器ＣＰＵに読込み前記タイミング再生回路（８）
で得られる最適タイミングでＮ回サンプリングし、得ら
れたＮ個のサンプルデータの累積分布の２つのピーク値
の差の絶対値を求め該絶対値の前回サンプリング時の値
との差の正負により出力値の加減算を繰り返す信号処理
回路（４１）の出力により前記アイパターン開口が最大
となるように該シフトレジスタ（１）の途中段のシフト
出力を選択する選択回路（４２）からなる段数選択ルー
プ（４）を備え、 該段数選択ループ（４）の選択回路（４２）が選択した
シフト出力により前記局部発振器（２０）の発振周波数
ω＿Ｌが変動しても常に該シフトレジスタ（１）が所定
時間Ｔだけ受信信号（Ｒｉｎ）を遅延することを特徴と
した遅延検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026202A JPH02206263A (ja) | 1989-02-03 | 1989-02-03 | 遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026202A JPH02206263A (ja) | 1989-02-03 | 1989-02-03 | 遅延検波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206263A true JPH02206263A (ja) | 1990-08-16 |
Family
ID=12186885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026202A Pending JPH02206263A (ja) | 1989-02-03 | 1989-02-03 | 遅延検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095744A (ja) * | 2013-11-12 | 2015-05-18 | 日本電信電話株式会社 | 無線通信システム |
| JP2016076751A (ja) * | 2014-10-02 | 2016-05-12 | 富士通株式会社 | 受信回路及びその制御方法 |
-
1989
- 1989-02-03 JP JP1026202A patent/JPH02206263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095744A (ja) * | 2013-11-12 | 2015-05-18 | 日本電信電話株式会社 | 無線通信システム |
| JP2016076751A (ja) * | 2014-10-02 | 2016-05-12 | 富士通株式会社 | 受信回路及びその制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970007618B1 (ko) | 자동 주파수 제어(afc)회로 | |
| US5093848A (en) | Method of controlling the frequency of a coherent radio receiver and apparatus for carrying out the method | |
| US5640427A (en) | Demodulator | |
| US4827488A (en) | Demodulator for PSK-modulated signals | |
| US6411658B1 (en) | Demodulation device | |
| CN108712190B (zh) | 多载波跟踪方法及跟踪装置 | |
| JPH02206263A (ja) | 遅延検波回路 | |
| JP3489493B2 (ja) | シンボル同期装置および周波数ホッピング受信装置 | |
| JP2931454B2 (ja) | ディジタル位相変調信号復調回路 | |
| US5982200A (en) | Costas loop carrier recovery circuit using square-law circuits | |
| JPH0541717A (ja) | デジタル変調波の復調装置 | |
| CN114793154B (zh) | 一种定时同步锁定检测方法 | |
| JPH0897874A (ja) | オフセットｑｐｓｋ復調器 | |
| JPH07235835A (ja) | 全デジタルｉｆ−ベースバンド信号変換器 | |
| EP0534180B1 (en) | MSK signal demodulating circuit | |
| KR19980077667A (ko) | 심볼 타이밍 복구장치 | |
| KR100246619B1 (ko) | 고속 디지털 가입자 선로의 상향 링크용 디지털 복조 장치 | |
| Shevyakov et al. | Carrier recovery techniques analysis for PSK signals | |
| JPH1028149A (ja) | クロック再生回路 | |
| Gustrau et al. | Reducing the PLL noise bandwidth by a digital split-loop | |
| JPH066397A (ja) | 遅延検波器 | |
| JPH0648828B2 (ja) | 回線モニタ回路 | |
| Patel et al. | Digital Implementation of Costas Loop with Carrier Recovery | |
| KR960027863A (ko) | 반송파 복구장치 | |
| JPH04315342A (ja) | 遅延検波回路 |