JPWO2012017609A1 - 適応型受信システム及び適応型送受信システム - Google Patents
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Abstract
位相比較部(101)は、サンプリングタイミングとサンプリングタイミングよりも第一の所定位相分前のタイミングとの間の第一区間に、等化信号EQDATAのエッジが存在するか否かを示す位相比較信号LAG(n)を出力するとともに、サンプリングタイミングとサンプリングタイミングよりも第二の所定位相分後のタイミングとの間の第二区間に、等化信号EQDATAのエッジが存在するか否かを示す位相比較信号LEAD(n)を出力する。判定部(104)は、検出データパターンの各ビットに対応する位相比較信号LAG(n),LEAD(n)の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、等化信号EQDATAの1ビットがサンプリングクロックCKの1周期よりも長いか短いかを判定する。
Description
本発明は、受信信号を受信する適応型受信システム、及び当該適応型受信システムを備えた適応型送受信システムに関するものである。
特許文献1には、送信機からのデジタル信号を受信して周波数特性を変更するイコライザと、イコライザのゲインを調整する受信機ロジックとを備えた受信機が開示されている。この受信機では、前記受信機ロジックが、イコライザの出力をあるデータ点でサンプリングすることによりデータ値を生成するとともに、イコライザの出力をあるデータの境界点でサンプリングすることにより境界値を生成し、生成したデータ値と境界値とに基づいて前記イコライザのゲインを調整する。
特許文献2には、入力デジタル信号に基づいてクロック信号を復元するクロックデータ復元装置が開示されている。このクロックデータ復元装置は、イコライザ部とサンプラ部とクロック生成部とイコライザ制御部とを備えている。前記イコライザ部は、入力デジタル信号のレベルを調整して調整後のデジタル信号を出力する。前記サンプラ部は、イコライザ部により出力されたデジタル信号に対し、データのビットの遷移タイミングを示すクロックCKXによるサンプリングを行って値DX(n)を取得するとともに、各ビット期間の中央時刻を示すクロックCKによるサンプリングを行って値D(n)を取得する。また、前記クロック生成部は、前記クロックCKX、及びクロックCKの位相を、特許文献2の図2に示すように、「D(n−1)≠DX(n−1)=D(n)」が成立しているときに有意値となるUP信号(位相比較信号)と、「D(n−1)=DX(n−1)≠D(n)」が成立しているときに有意値となるDN信号(位相比較信号)とに基づいて調整する。前記イコライザ制御部は、値D(n)と値DX(n)とに基づいて、イコライザ部により入力デジタル信号に付加されるオフセット電圧値を制御する。
特許文献3には、入力データとサンプリングクロックとの位相を比較し、比較結果に応じてサンプリングクロックを生成するクロックデータリカバリ回路であって、サンプリングクロックのエッジが入力データのエッジから所定間隔以上離れるようにサンプリングクロックの位相を変化させるようにしたものが開示されている。
しかし、上記特許文献2では、ロックポイント付近でも常に位相比較信号が出力され続けるため、ロックポイント付近におけるサンプリングクロックの位相の調整、及びイコライザ部の適応制御動作がいずれも不安定であり、ジッタトレランスが低くなる。さらに、サンプリングクロックの位相の調整と、イコライザ部により入力デジタル信号に付加されるオフセット電圧値の制御とが、いずれも値D(n)と値DX(n)とに基づいて行われるので、サンプリングクロックの位相の調整とオフセット電圧値の制御とが干渉し合い、それぞれが誤ロックしてしまう恐れがある。
また、上記特許文献1には、イコライザの出力のサンプリングに用いられるクロックの生成方法は記載されていない。
また、上記特許文献3では、イコライザが搭載されていないため、ISI(Inter-Symbol Interference)の影響を低減できない。サンプリングクロックの位相の調整、及びイコライザの適応制御の双方の安定性を向上させなければ、高速化を実現できない。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ロックポイント付近におけるサンプリングクロックの位相の調整と、イコライザ部の制御とを安定させ、ジッタトレランスを高めることにある。
上記の課題を解決するため、本発明の一態様に係る適応型受信システムは、受信信号を受信する適応型受信システムであって、等化強度を示す強度調節信号に基づいて前記受信信号を等化し、等化信号を出力するイコライザ部と、サンプリングクロックと、当該サンプリングクロックよりも第一の所定位相進んだ第一クロックとに基づいて、サンプリングタイミングと当該サンプリングタイミングよりも前記第一の所定位相分前のタイミングとの間の第一区間に、前記等化信号のエッジが存在するか否かを示す第一の位相比較信号を出力するとともに、前記サンプリングクロックと、当該サンプリングクロックよりも第二の所定位相遅れた第二クロックとに基づいて、サンプリングタイミングと当該サンプリングタイミングよりも前記第二の所定位相後のタイミングとの間の第二区間に、前記等化信号のエッジが存在するか否かを示す第二の位相比較信号を出力し、前記第一区間及び第二区間は、前記等化信号と前記サンプリングクロックとの位相が一致した状態において前記等化信号のエッジを含まないように設定された位相比較部と、前記第一及び第二の位相比較信号に基づいて、前記等化信号と前記サンプリングクロックとの位相を一致させるように、前記サンプリングクロックの位相を調整して出力するクロック調整部と、前記等化信号に対して前記サンプリングクロックによるサンプリングを行うことにより得られる復元信号から、少なくとも2箇所のビット反転を含む3ビット以上の連続する検出データパターンを検出するパターン検出部と、前記パターン検出部により検出された検出データパターンの各ビットに対応する前記第一及び第二の位相比較信号の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、前記等化信号のビット時間幅が1UIよりも長いか短いかを判定する判定部と、前記判定部による判定結果に基づいて前記強度調節信号を調節する適応制御用フィルタ部とを備えていることを特徴とする。
この態様によると、等化信号のエッジがサンプリングタイミング前後の第一区間と第二区間に存在するか否かに基づいて、第一及び第二の位相比較信号が生成される。したがって、等化信号とサンプリングクロックとの位相が一致した状態、すなわちロックポイント付近において、第一及び第二の位相比較信号の値が安定し、サンプリングクロックの位相の調整が行われない。したがって、高周波ノイズに対するトレランスが高く保たれるとともに、安定したイコライザの適応動作が可能になる。また、サンプリングクロックの位相の調整と、等化強度の制御との干渉を抑制できる。
本発明により、高周波ノイズに対するトレランスが高く保たれるとともに、安定したイコライザの適応動作が可能になる。また、サンプリングクロックの位相の調整と、等化強度の制御との干渉を抑制できる。
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《実施形態1》
図1は、本発明の実施形態1に係る適応型送受信システム1を示す。この適応型送受信システム1は、適応型送信システム20と伝送路30と適応型受信システム10とを備えている。適応型送信システム20は、受信信号RXDATA(論理信号)を生成するTXロジック201aと、TXロジック201aにより生成された受信信号RXDATAを伝送路30に出力するTXドライバ201bとを備えている。
図1は、本発明の実施形態1に係る適応型送受信システム1を示す。この適応型送受信システム1は、適応型送信システム20と伝送路30と適応型受信システム10とを備えている。適応型送信システム20は、受信信号RXDATA(論理信号)を生成するTXロジック201aと、TXロジック201aにより生成された受信信号RXDATAを伝送路30に出力するTXドライバ201bとを備えている。
図2は、適応型受信システム10を示す。この適応型受信システム10は、イコライザ部11とクロックデータリカバリ部12と適応制御部13とを備えている。イコライザ部11は、伝送路30を通過し歪の生じた受信信号RXDATAを受信し、波形等化を行って等化信号EQDATAを出力する。クロックデータリカバリ部12は、イコライザ部11により出力された等化信号EQDATAからクロックを抽出し、抽出したクロックによるサンプリングにより復元信号RDOUTを取得する。
図3(a)は、イコライザ部11を示す。イコライザ部11は、1対のnMOSトランジスタ11a,11bと、nMOSトランジスタ11a,11bのソース間に接続された抵抗11cと、nMOSトランジスタ11a,11bのソース間に接続されたコンデンサ11dと、上記nMOSトランジスタ11aに電流を流す電流源11eと,上記nMOSトランジスタ11bに電流を流す電流源11fと、上記nMOSトランジスタ11aのドレイン側に直列に接続された抵抗11gと、上記nMOSトランジスタ11bのドレイン側に直列に接続された抵抗11hとを備えている。
抵抗11cの抵抗値は、強度調節信号EQADJによって調節される。強度調節信号EQADJによって抵抗11cの抵抗値を調節することにより、DCゲインを調節できる。抵抗11cの抵抗値を大きくすることによりDCゲインを小さくすると、DCゲインに対して高周波ゲインが相対的に高くなる一方、抵抗11cの抵抗値を小さくすることによりDCゲインを大きくすると、DCゲインに対して高周波ゲインが相対的に低くなる。したがって、強度調節信号EQADJによって抵抗11cの抵抗値を調節することにより、等化強度を調節できる。図3(b)は、周波数とイコライザ強度(等化強度)との関係を示す。強度調節信号EQADJは連続信号であってもよいし、離散信号であってもよい。なお、イコライザ部11として他の構成のイコライザを用いてもよい。例えば、図3(a)に示したイコライザ部11を多段に接続した回路や、FFE(Feed-Forward Equalizer)やDFE(Decision Feedback Equalizer)のような離散イコライザをイコライザ部11として用いてもよい。
クロックデータリカバリ部12は、位相比較部101と、クロック調整部102とを備えている。
位相比較部101は、等化信号EQDATAのエッジとサンプリングクロックCKのエッジとの位相差を比較し、第一の位相比較信号LAG及び第二の位相比較信号LEADを出力する。
クロック調整部102は、第一の位相比較信号LAG及び第二の位相比較信号LEADに基づいて、サンプリングクロックCKと、位相比較ウィンドウを規定する第一のクロックCKLAG及び第二のクロックCKLEADとに対し、位相の調整を行って出力する。位相の調整は、等化信号EQDATAとサンプリングクロックCKとの位相を一致させるように行われる。
図4は、クロックデータリカバリ部12の位相比較動作を示す。クロックデータリカバリ部12の位相比較部101は、第一のクロックCKLAGと第二のクロックCKLEADとにより規定される位相比較ウィンドウに等化信号EQDATAのエッジが存在した場合に位相比較信号を活性化させる。詳しくは、位相比較部101は、第一のクロックCKLAGとサンプリングクロックCKとにより規定される第一区間、すなわち、第一のクロックCKLAGの立ち上がりエッジとサンプリングクロックCKの立ち上がりエッジとの間に等化信号EQDATAのエッジが存在した場合、第一のクロックCKLAG、サンプリングクロックCK、及び第二のクロックCKLEADの位相をそれぞれ遅らせるための第一の位相比較信号LAGを活性化させる。また、位相比較部101は、サンプリングクロックCKと第二のクロックCKLEADとにより規定される第二区間、すなわち、サンプリングクロックCKの立ち上がりエッジと第二のクロックCKLEADの立ち上がりエッジとの間に等化信号EQDATAのエッジが存在した場合、第一のクロックCKLAG、サンプリングクロックCK、及び第二のクロックCKLEADの位相をそれぞれ進ませるための第二の位相比較信号LEADを活性化させる。第一区間及び第二区間は、等化信号EQDATAとサンプリングクロックCKとの位相が一致した状態において等化信号EQDATAのエッジを含まないように設定され、例えば、サンプリングクロックCKの周期、すなわち1UIの1/3以下に設定される。
また、クロックデータリカバリ部12の位相比較部101は、等化信号EQDATAに対してサンプリングクロックCKによるサンプリングを行うことにより復元信号RDOUTを得る。
適応制御部13は、位相比較部101により得られた復元信号RDOUTと、第一の位相比較信号LAGと、第二の位相比較信号LEADとを受信し、イコライザ部11の等化状態を判別する。適応制御部13は、少なくとも3ビットの連続した復元信号RDOUTの各ビット毎に、対応するサンプリングクロックCKの立ち上がりエッジの直前、及び直後に存在する位相比較区間において第一の位相比較信号LAG、及び第二の位相比較信号LEADがそれぞれ活性化されたか否かを判別する。そして、判別結果を予め規定された出力パターンと比較することによって1ビットの時間幅を推定する。適応制御部13は、推定した1ビットの時間幅が1UIより大きい場合には等化強度を低くするように強度調節信号EQADJを調節する一方、推定した1ビットの時間幅が1UIより小さい場合には等化強度を高くするように強度調節信号EQADJを調節する。位相比較ウィンドウが所定の範囲に制限され、位相比較を行わない区間が存在する場合でも、連続した少なくとも3ビットの復元信号RDOUTの各ビット毎に、復元信号RDOUTと、第一の位相比較信号LAGと、第二の位相比較信号LEADとを参照することにより、1ビットの時間幅を推定することが可能である。また、位相比較ウィンドウが制限されているため、ロック時に位相比較ウィンドウ外に等化信号EQDATAのエッジが集中し、位相比較信号が活性化しない。したがって、最適な等化強度でISIを除去するとともにロックポイントでの安定性を確保でき、かつ高周波ノイズに対するトレランスを高めることができる。
ここで、適応制御部13の詳細な構成及び動作について説明する。適応制御部13は、図5に示すように、パターン検出部103、判定部104、及び適応制御用フィルタ部105を備えている。
パターン検出部103は、復元信号RDOUTから、予め規定された検出データパターンを検出した場合に、活性化された検出フラグ信号PTFRGを出力する。検出データパターンは、kビットの連続する0の後に010が続くパターン、及びkビットの連続する1の後に101が続くパターンである。ここで、kは0以上の整数である。ISIによる歪みの大きさは、到来するパターンに大きく依存する。図6に示すように、複数回連続して同一データが到来した後、反転した1ビットのデータが到来し、さらに反転したデータが到来する場合、例えばデータパターンが00010や11101である場合、ISIの影響が強く生じる。
送信側から出力されたデータの送信波形TXOUTが、時間幅がちょうど1UIの孤立ビットを含む場合、例えば図6に示すように、受信側で受け取られるデータRXDATAの孤立ビットの時間幅は、伝送路30を通過したことにより減衰し、1UIより小さくなる。イコライザ部11は、このようなISIによる歪みの生じた波形を等化して送信波形TXOUTにできるだけ近づけようとするが、等化強度が弱いアンダーブースト状態において、孤立ビットの時間幅は1UIよりも小さいままである。一方、等化強度が強いオーバーブースト状態においては、孤立ビットのエッジが強調された後、振幅が安定する前にデータが反転してしまうため、孤立ビットの時間幅は逆に1UIよりも大きくなる。このように、複数回連続して同一データが到来した後、反転した1ビットのデータが到来し、さらに反転したデータが到来する場合、孤立ビットの時間幅を検知することにより、現在の等化状態がアンダーブースト状態であるかオーバーブースト状態であるかを判別できる。したがって、パターン検出部103は、時刻t=(n−1)T(nは1以上の整数)においてサンプルされた復元信号RDOUTと時刻t=nTにおいてサンプルされた復元信号RDOUTとが異なり、さらに時刻t=nTにおいてサンプルされた復元信号RDOUTと時刻t=(n+1)Tにおいてサンプルされた復元信号RDOUTとが異なることを検出するとともに、時刻t=(n−1)Tにおいてサンプルされた復元信号RDOUTが時刻t=(n−1)T以前の連続するk回分のサンプルにより得られる復元信号RDOUTと等しくなっている(低周波信号となっている)ことを検出した場合、活性化された検出フラグ信号PTFRGを判定部104に出力する。
判定部104は、復元信号RDOUT、第一の位相比較信号LAG、及び第二の位相比較信号LEADに基づいて、孤立ビットの時間幅が1UIより長いか短いかを判定し、1UIより長い場合にはイコライザ部11の等化強度を低くするために、活性化された第一の調整信号EQADJ−DNを出力する。一方、孤立ビットの時間幅が1UIより短い場合にはイコライザ部11の等化強度を強めるために、活性化された第二の調整信号EQADJ−UPを出力する。本実施形態では、位相比較ウィンドウがある範囲に制限され、データとデータの境界点を判別するためのクロックを用いない。そのため、境界点でのサンプリングデータを参照して孤立ビットの時間幅を判定することはできない。しかし、孤立ビット(2箇所の反転)を含む少なくとも3ビットの連続する復元信号RDOUTと、その復元信号RDOUTの各ビットに対応するサンプリングクロックCKの直前、直後の位相比較ウィンドウで比較された第一の位相比較信号LAG、及び第二の位相比較信号LEADの活性状態を解析することにより、孤立ビットの時間幅を判定できる。
図7及び図8は、孤立ビットの時間幅の判定アルゴリズムを示す。図7は、孤立ビットの時間幅が1UI以上であることを判定するためのアルゴリズム、図8は孤立ビットの時間幅が1UI以下であることを判定するためのアルゴリズムを示す。
図7及び図8において、位相比較ウィンドウ(n−1)、位相比較ウィンドウ(n)、及び位相比較ウィンドウ(n+1)は、3つの連続する位相比較ウィンドウであり、LAG(n−1)/LEAD(n−1)、LAG(n)/LEAD(n)、LAG(n+1)/LEAD(n+1)は、それぞれの位相比較ウィンドウに等化信号EQDATAのエッジが存在した場合に活性化される第一及び第二の位相比較信号を示す。CK(n−1)によりサンプリングされたデータとCK(n)によりサンプリングされたデータとが異なり、かつCK(n)によりサンプリングされたデータとCK(n+1)によりサンプリングされたデータとが異なる場合、即ちデータパターンが010又は101というデータ列を含む場合には、孤立ビットの時間幅判定が可能である。
このような条件の下、図7のEQDATA(パターン1)、EQDATA(パターン2)、EQDATA(パターン3)が到来した場合、孤立ビットの時間幅は1UIよりも長いと判定される。孤立ビットの時間幅が1UIよりも長いか否かは、位相比較ウィンドウ(n)において、第一の位相比較信号LAG(n)及び第二の位相比較信号LEAD(n)が共に不活性状態であるという条件と、位相比較ウィンドウ(n−1)の第二の位相比較信号LEAD(n−1)と位相比較ウィンドウ(n+1)の第一の位相比較信号LAG(n+1)とのうちの少なくとも一方が活性化される条件とを満たすか否かに基づいて判定できる。これらの条件がいずれも満たされる場合には、孤立ビットの時間幅が1UIよりも長いと判定され、第一の調整信号EQADJ−DNが活性化される一方、これらの一方又は両方の条件が満たされない場合には、孤立ビットの時間幅が1UIよりも長くはないと判定され、第一の調整信号EQADJ−DNは活性化されない。
また、図8のEQDATA(パターン1)、EQDATA(パターン2)、EQDATA(パターン3)が到来した場合、孤立ビットの時間幅は1UIよりも短いと判定できる。孤立ビットの時間幅が1UIよりも短いか否かは、位相比較ウィンドウ(n−1)及び位相比較ウィンドウ(n+1)において第一の位相比較信号LAG(n−1)/LAG(n+1)及び第二の位相比較信号LEAD(n−1)/LEAD(n+1)が共に不活性状態であるという条件と、位相比較ウィンドウ(n)の第一の位相比較信号LAG(n)及び第二の位相比較信号LEAD(n)のうちの少なくとも一方が活性化されるという条件とを満たすか否かに基づいて判定できる。これらの条件がいずれも満たされる場合には、孤立ビットの時間幅が1UIよりも短いと判定され、第二の調整信号EQADJ−UPが活性化される一方、これらの一方又は両方の条件が満たされない場合には、孤立ビットの時間幅が1UIよりも短くはないと判定され、第二の調整信号EQADJ−UPは活性化されない。
適応制御用フィルタ部105は、判定部104により出力された第一の調整信号EQADJ−DN、及び第二の調整信号EQADJ−UPに基づいて、強度調節信号EQADJを出力する。適応制御用フィルタ部105のフィルタ段数は3段である。
図9は、適応制御用フィルタ部105の状態遷移を示す。活性化された第一の調整信号EQADJ−DNを受信する毎に状態が1つ右に移動し、活性化された第二の調整信号EQADJ−UPを受信する毎に状態が1つ左に移動する。第一の調整信号EQADJ−DN及び第二の調整信号EQADJ−UPがいずれも不活性状態にあるときには状態は移動しない。活性化された第一の調整信号EQADJ−DNの受信回数が、活性化された第二の調整信号EQADJ−UPの受信回数を3回、すなわちフィルタ段数(規定回数)分上回った場合、イコライザ部11の等化強度を低くするように強度調節信号EQADJを一段階変更する。一方、活性化された第二の調整信号EQADJ−UPの受信回数が、活性化された第一の調整信号EQADJ−DNの受信回数を3回、すなわちフィルタ段数分上回った場合、イコライザ部11の等化強度を高めるように強度調節信号EQADJを一段階変更する。強度調節信号EQADJの変更を行った後、状態は初期状態(Initial State)に戻る。このような適応制御用フィルタ部105を搭載することにより、ロック時の動作をさらに安定させることできる。なお、適応制御用フィルタ部105のフィルタ段数は3段に限られない。
また、適応型受信システム10の適応型送信システム20との接続直後、すなわち適応型受信システム10による受信信号RXDATAの受信開始直後において、強度調節信号EQADJにより設定される等化強度は、設定可能な等化強度の範囲における最高値と最低値との中間値となる。
強度調節信号EQADJは、図10の右側に示すようにグレイコードによって表される。図10の左側に示すように、強度調節信号EQADJがバイナリコードである場合、繰り上がり時に変化するビットの数が多い。例えば、等化強度が強度3から強度4に切り換わる際、011から100に変化するため、トータルで3ビット変化したことになる。イコライザ部11と適応制御部13とが物理的に離れて配置されると、各桁の信号を伝送する配線の配線距離や寄生容量がそれぞれ異なってしまうため、信号の遅延時間がばらつき、一瞬所望の強度とは異なる強度に設定される。この場合、等化信号EQDATAにはグリッチが生じ、復元信号RDOUTにエラーが生じる。しかし、本実施形態1では、グレイコードによって強度調節信号EQADJを表すので、強度が1段階切り換わる際に、強度調節信号EQADJの値は1ビットずつしか変化しない。したがって、強度調節信号EQADJの各ビットの遅延にばらつきが生じても、等化強度が変更前か後の強度に設定され、グリッチは生じにくい。なお、グリッチを防止する効果を得ることはできなくなるが、強度調節信号EQADJをバイナリコード等、グレイコード以外の方式で表すようにしてもよい。
《実施形態1の変形例1》
上記実施形態1では、イコライザ部11の適応制御(等化強度の調整)に、3ビット分の復元信号RDOUT及び位相比較信号LAG/LEADを用いたが、4ビット以上のビット分の復元信号RDOUT及び位相比較信号LAG/LEADを用いてもよい。
上記実施形態1では、イコライザ部11の適応制御(等化強度の調整)に、3ビット分の復元信号RDOUT及び位相比較信号LAG/LEADを用いたが、4ビット以上のビット分の復元信号RDOUT及び位相比較信号LAG/LEADを用いてもよい。
図3(a)の回路を複数段接続してイコライザ部11を構成する場合、各段のイコライザの零点を異なる周波数に配置することが多い。連続する3ビット以上のビットの出力状態を監視することにより、各段の等化強度を独立に調整できる。例えば、等化信号EQDATAのビット時間幅が1UIよりも長いか短いかの判定に、孤立ビットを含むビット列を用いる場合(010、101)には、ビット列が最も高い周波数成分を含むため、零点が最も高い周波数に配置されている段の等化強度を調整する。一方、等化信号EQDATAのビット時間幅が1UIよりも長いか短いかの判定に、2箇所のビット反転の間に2ビットの連続同一値を含むビット列を用いる場合(0110、1001)には、このビット列が、孤立ビットを含むビット列よりも低い周波数成分を含むため、零点が2番目に高い周波数に配置されている段の等化強度を調整する。このように、2箇所の反転間の連続同一値のビット数が多くなるほど、信号に含まれる周波数成分は低くなっていくため、イコライザ部11の各段の等化強度を独立して調整できる。これによりイコライザ部11の等化特性をより最適な状態に調整できる。
《実施形態1の変形例2》
本発明の実施形態1の変形例2に係る適応型送受信システム1は、実施形態1の適応制御部13に代えて、図11に示す適応制御部213を備えている。
本発明の実施形態1の変形例2に係る適応型送受信システム1は、実施形態1の適応制御部13に代えて、図11に示す適応制御部213を備えている。
この適応制御部213は、パターン検出部203、判定部104、及び適応制御用フィルタ部205を備えている。
パターン検出部203は、図12の(1)〜(8)の検出データパターンを検出し、検出したデータパターンに応じた値の検出フラグ信号PTFLGを出力する。具体的には、パターン検出部203は、(1)〜(8)の各データパターンを検出した場合、検出フラグ信号PTFLGとして1〜8を出力する。(1)〜(8)のいずれのデータパターンも検出されなかった場合には、PTFLG=0を出力する。 適応制御用フィルタ部205は、8つのフィルタ205a〜205h、選択回路205i及びOR回路205jを備え、フィルタ205a〜205hのフィルタ段数は互いに異なっている。
選択回路205iは、いずれのフィルタ205a〜205hを用いるかを、検出フラグ信号PTFLGの値、すなわちパターン検出部203により(1)〜(8)のデータパターンのうちのいずれが検出されたかに応じて決定する。そして、用いるフィルタ205a〜205hに、検出フラグ信号PTFLGと、第一及び第二の調整用信号EQADJ−DN/EQADJ−UPとを入力する。例えば、PTFLG=1である場合にはフィルタ段数128段のフィルタ205aが使用され、PTFLG=8である場合にはフィルタ段数1段のフィルタ205hが使用される。各フィルタ205a〜205hの出力はOR回路205jに入力され、OR回路205jの出力が強度調節信号EQADJとなる。検出データパターンの種類、数、検出フラグ信号の値、フィルタの段数は上述の例に限定されない。
ISIによる歪の大きさは、図6で示したように、孤立ビット以前のデータパターンに強く依存する。上述したkの値が大きいときほどISIによる歪が大きくなり、逆にkの値が小さいときほどISIによる歪が小さくなる。ISIの影響を最小化するには、kの値に依存せず孤立ビットの時間幅を1Tに近づけるように波形等化を行う必要があるが、図12に示すようにkの値が大きくなるほど、そのデータパターンの出現確率は減少する。0/1がランダムに出現する場合、各データの出現確率は1/2であるため、kの値が1つ増加するごとにパターンの出現確率には1/2が乗算される。
適応制御用フィルタ部105のフィルタ段数が1種類に固定されていた場合、出現確率が高いパターンに対しては頻繁に第一及び第二の調整用信号EQSET−DN/EQSET−UPが活性化されるため、十分ISIの影響は除去される。しかし、逆に出現確率の低いパターンは、出現頻度が低いため、ISIの影響が残留する。
その他の構成は実施形態1と同じであるのでその説明を省略する。
本変形例2によると、図12に示すように、検出データ列の出現確率に応じて異なる段数のフィルタが使用される。詳しくは、検出データ列の出現確率が2倍増加するごとにフィルタの段数も2倍増加する。これにより、第一及び第二の調整用信号EQSET−DN/EQSET−UPが活性化される頻度はデータパターンによらず一定となり、最適に等化強度を調節できる。
《実施形態2》
本発明の実施形態2に係る適応型送受信システム1は、実施形態1の適応型受信システム10に代えて、図13に示す適応型受信システム40を備えている。この適応型受信システム40は、適応制御部13に代えて適応制御部43を備えているとともに、クロック調整部102に代えてクロック調整部402を備えている。位相比較部101とクロック調整部402とでクロックデータリカバリ部42が構成されている。
本発明の実施形態2に係る適応型送受信システム1は、実施形態1の適応型受信システム10に代えて、図13に示す適応型受信システム40を備えている。この適応型受信システム40は、適応制御部13に代えて適応制御部43を備えているとともに、クロック調整部102に代えてクロック調整部402を備えている。位相比較部101とクロック調整部402とでクロックデータリカバリ部42が構成されている。
適応制御部43は、実施形態1の適応制御部13の構成に加え、適応制御イネーブル信号ADCENが不活性状態である場合に強度調節信号EQADJを固定する機能を備えている。適応制御部43は、適応制御イネーブル信号ADCENが活性状態である場合には、強度調節信号EQADJを変化させることができ、実施形態1の適応制御部13と同様の方法により、強度調節信号EQADJを出力する。
また、クロック調整部402は、クロック調整イネーブル信号CDRENが不活性状態である場合には各クロックの位相を固定する。一方、クロック調整イネーブル信号CDRENが活性状態である場合には、サンプリングクロックCK、第一のクロックCKLAG、及び第二のクロックCKLEADの位相を変化させることができ、実施形態1のクロック調整部102と同様の方法により、サンプリングクロックCK、第一のクロックCKLAG、及び第二のクロックCKLEADを出力する。
位相比較ウィンドウの時間幅がある値に制限されていると位相比較信号LAG/LEADの活性頻度が減少するため、ロックするまでに時間がかかる。図14(a)に示すように、適応型受信システム10の適応型送信システム20との接続開始直後、すなわち受信信号RXDATAの受信開始直後において、クロック調整イネーブル信号CDRENを所定期間不活性化させておくと、かかる所定期間、クロック調整部402は、サンプリングクロックCK、第一のクロックCKLAG、及び第二のクロックCKLEADの位相の調整を行わず、クロックデータリカバリ部42はジッタに対する追従動作を行わない。したがって、図14(b)に示すように、位相比較信号LAG/LEADが高頻度で活性化される。一方、受信信号RXDATAの受信開始直後から適応動作イネーブル信号ADCENを活性化させ、適応制御用フィルタ部105による強度調節信号EQADJの調節を開始させておくことにより、ロックするまでの時間を短縮することができる。接続開始直後から所定時間経過後にクロック調整イネーブル信号CDRENを活性化させることにより、等化信号EQDATAのエッジは位相比較ウィンドウ外に追いやられるため、位相比較信号LAG/LEADの不要な活性化が検出されずロック状態での安定性が向上する。
その他の構成は実施形態1と同じであるのでその説明を省略する。
また、通信する際のデータシーケンスは、シーケンスによって異なるエンコード方式でエンコードされたデータが出力される場合がある。例えば、HDMI(High Definition Multimedia Interface)により送受信を行う場合、図15に示すように、Videoデータ出力区間では遷移最小化エンコード方式が採用されるので、同一のデータ列が連続しやすく、それ以外の区間では遷移最大化エンコード方式が採用されるので同一のデータ列が連続することは少ない。したがって、等化信号EQDATAに所定のデータ列が周期的に2以上の所定回数含まれていることを検出した場合には、適応動作イネーブル信号ADCENを不活性状態にする一方、等化信号EQDATAに上記所定のデータ列が周期的に2以上の所定回数含まれていることを検出しない場合には、適応動作イネーブル信号ADCENを活性状態にすることにより、等化信号EQDATAがISIによる歪の大きいデータである場合にのみ適応動作を有効化できる。例えば、上記所定回数を3回に設定すると、等化信号EQDATAに所定のデータ列が周期的に3回含まれていることが検出された場合に、適応動作イネーブル信号ADCENが不活性状態にされ、等化信号EQDATAに上記所定のデータ列が周期的に3回含まれていることが検出されない場合に、適応動作イネーブル信号ADCENが活性状態にされる。これにより、データパターンの偏りに伴う誤ロックを防止できる。
《実施形態3》
本発明の実施形態3に係る適応型送受信システム1は、実施形態2の適応型受信システム40に代えて、図16に示す適応型受信システム50を備えている。この適応型受信システム50は、クロック調整部402に代えてクロック調整部502を備えている。位相比較部101とクロック調整部502とでクロックデータリカバリ部52が構成されている。
本発明の実施形態3に係る適応型送受信システム1は、実施形態2の適応型受信システム40に代えて、図16に示す適応型受信システム50を備えている。この適応型受信システム50は、クロック調整部402に代えてクロック調整部502を備えている。位相比較部101とクロック調整部502とでクロックデータリカバリ部52が構成されている。
クロック調整部502は、外部位相調整信号EXTADJの活性状態に応じて、サンプリングクロックCK、第一のクロックCKLAG、及び第二のクロックCKLEADの位相を強制的に変更できる。
位相比較ウィンドウの時間幅がある値に制限されている場合、第一及び第二の位相比較信号LAG(n)/LEAD(n)の活性頻度が減少するため、ロックするまでに時間がかかる。そこで、図17(a)に示すように、適応型受信システム10の適応型送信システム20との接続開始直後、すなわち受信信号RXDATAの受信開始直後から所定期間、クロック調整イネーブル信号CDRENを不活性化させた状態で、外部位相調整信号EXTADJの活性状態を一定期間毎に変更する。すると、クロック調整部502によるサンプリングクロックCK、第一のクロックCKLAG、及び第二のクロックCKLEADの位相の調整が、上記所定期間、外部位相調整信号EXTADJに基づいて行われ、図17(b)に示すように、位相比較ウィンドウが移動し、データやクロックのジッタが少ない場合でも高頻度で位相比較信号LAG/LEADが活性化される。このとき、受信信号RXDATAの受信開始直後から適応動作イネーブル信号ADCENを活性化させ、適応制御用フィルタ部105による強度調節信号EQADJの調節を開始させておくことにより、ロックするまでの時間をさらに短縮することができる。そして、実施形態2と同様、接続開始から所定時間経過後にクロック調整イネーブル信号CDRENを活性化させ、同時に外部調整信号EXTADJを不活性化させることにより、ロック状態における安定性を向上できる。
その他の構成は実施形態2と同じであるのでその説明を省略する。
本発明に係る適応型受信システム及び適応型送受信システムは、例えば、Gb/sを超える超高速伝送システム等に有用である。
1 適応型送受信システム
10 適応型受信システム
11 イコライザ部
20 適応型送信システム
40 適応型受信システム
50 適応型受信システム
101 位相比較部
102 クロック調整部
103 パターン検出部
104 判定部
105 適応制御用フィルタ部
203 パターン検出部
205 適応制御用フィルタ部
213 適応制御部
402 クロック調整部
502 クロック調整部
10 適応型受信システム
11 イコライザ部
20 適応型送信システム
40 適応型受信システム
50 適応型受信システム
101 位相比較部
102 クロック調整部
103 パターン検出部
104 判定部
105 適応制御用フィルタ部
203 パターン検出部
205 適応制御用フィルタ部
213 適応制御部
402 クロック調整部
502 クロック調整部
上記の課題を解決するため、本発明の一態様に係る適応型受信システムは、受信信号を受信する適応型受信システムであって、等化強度を示す強度調節信号に基づいて前記受信信号を等化し、等化信号を出力するイコライザ部と、サンプリングクロックと、当該サンプリングクロックよりも第一の所定位相進んだ第一クロックとが与えられ、前記サンプリングクロックのサンプリングタイミングと前記第一クロックのサンプリングタイミングとの間の第一区間に、前記等化信号のエッジが存在するか否かを示す第一の位相比較信号を出力する第一の位相比較器と、前記サンプリングクロックと、当該サンプリングクロックよりも第二の所定位相遅れた第二クロックとが与えられ、前記サンプリングクロックのサンプリングタイミングと前記第二クロックのサンプリングタイミングとの間の第二区間に、前記等化信号のエッジが存在するか否かを示す第二の位相比較信号を出力する第二の位相比較器とを備えた位相比較部と、前記第一及び第二の位相比較信号に基づいて、前記等化信号と前記サンプリングクロックとの位相を一致させるように、前記サンプリングクロックの位相を調整して出力するクロック調整部と、前記等化信号に対して前記サンプリングクロックによるサンプリングを行うことにより得られる復元信号を出力する復元器と、前記復元信号から、検出データパターンを検出するパターン検出部と、前記パターン検出部の出力信号を入力して、前記検出データパターンが検出されたとき、前記第一及び第二の位相比較信号の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、前記等化信号の時間幅を判定する判定部と、前記判定部による判定結果に基づいて前記強度調節信号を調節する適応制御用フィルタ部とを備えていることを特徴とする。
Claims (16)
- 受信信号を受信する適応型受信システムであって、
等化強度を示す強度調節信号に基づいて前記受信信号を等化し、等化信号を出力するイコライザ部と、
サンプリングクロックと、当該サンプリングクロックよりも第一の所定位相進んだ第一クロックとに基づいて、サンプリングタイミングと当該サンプリングタイミングよりも前記第一の所定位相分前のタイミングとの間の第一区間に、前記等化信号のエッジが存在するか否かを示す第一の位相比較信号を出力するとともに、前記サンプリングクロックと、当該サンプリングクロックよりも第二の所定位相遅れた第二クロックとに基づいて、サンプリングタイミングと当該サンプリングタイミングよりも前記第二の所定位相後のタイミングとの間の第二区間に、前記等化信号のエッジが存在するか否かを示す第二の位相比較信号を出力し、前記第一区間及び第二区間は、前記等化信号と前記サンプリングクロックとの位相が一致した状態において前記等化信号のエッジを含まないように設定された位相比較部と、
前記第一及び第二の位相比較信号に基づいて、前記等化信号と前記サンプリングクロックとの位相を一致させるように、前記サンプリングクロックの位相を調整して出力するクロック調整部と、
前記等化信号に対して前記サンプリングクロックによるサンプリングを行うことにより得られる復元信号から、少なくとも2箇所のビット反転を含む3ビット以上の連続する検出データパターンを検出するパターン検出部と、
前記パターン検出部により検出された検出データパターンの各ビットに対応する前記第一及び第二の位相比較信号の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、前記等化信号のビット時間幅が1UIよりも長いか短いかを判定する判定部と、
前記判定部による判定結果に基づいて前記強度調節信号を調節する適応制御用フィルタ部とを備えていることを特徴とする適応型受信システム。 - 請求項1に記載の適応型受信システムにおいて、
前記第一区間及び第二区間の長さは、1/3UI以下であることを特徴とする適応型受信システム。 - 請求項1又は請求項2に記載の適応型受信システムにおいて、
前記パターン検出部により検出される検出データパターンは、中央ビットの値が前後のビットの値と異なっている連続する3ビットを含むことを特徴とする適応型受信システム。 - 請求項3に記載の適応型受信システムにおいて、
前記パターン検出部により検出される検出データパターンは、前記中央ビットの前に2以上連続する同一の値のビットを含むことを特徴とする適応型受信システム。 - 請求項3に記載の適応型受信システムにおいて、
前記比較対象パターンは、前記中央ビットの直前のビットに対応する前記第二の位相比較信号が、エッジが存在することを示し、かつ、前記中央ビットに対応する前記第一及び第二の位相比較信号が、いずれもエッジが存在しないことを示すものであり、
前記判定部は、前記出力パターンが前記比較対象パターンと合致した場合に、前記等化信号のビット時間幅が1UIよりも長いと判定することを特徴とする適応型受信システム。 - 請求項3に記載の適応型受信システムにおいて、
前記比較対象パターンは、前記中央ビットの直後のビットに対応する前記第一の位相比較信号が、エッジが存在することを示し、かつ、前記中央ビットに対応する前記第一及び第二の位相比較信号が、いずれもエッジが存在しないことを示すものであり、
前記判定部は、前記出力パターンが前記比較対象パターンと合致した場合に、前記等化信号のビット時間幅が1UIよりも長いと判定することを特徴とする適応型受信システム。 - 請求項3に記載の適応型受信システムにおいて、
前記比較対象パターンは、前記中央ビットに対応する第一又は第二の位相比較信号のいずれか一方が、エッジが存在することを示し、前記中央ビットの直前及び直後のビットに対応する前記第一及び第二の位相比較信号が、いずれもエッジが存在しないことを示すものであり、
前記判定部は、前記出力パターンが前記比較対象パターンと合致した場合に、前記等化信号のビット時間幅が1UIよりも短いと判定することを特徴とする適応型受信システム。 - 請求項3に記載の適応型受信システムにおいて、
前記比較対象パターンは、前記中央ビットに対応する第一及び第二の位相比較信号の両方が、エッジが存在することを示し、前記中央ビットの直前及び直後のビットに対応する第一及び第二の位相比較信号が、いずれもエッジが存在しないことを示すものであり、
前記判定部は、前記出力パターンが前記比較対象パターンと合致した場合に、前記等化信号のビット時間幅が1UIよりも短いと判定することを特徴とする適応型受信システム。 - 請求項3〜8のいずれか1項に記載の適応型受信システムにおいて、
前記適応制御用フィルタ部は、前記判定部により前記等化信号のビット時間幅が1UIよりも長いと判定された回数が、前記判定部により前記等化信号のビット時間幅が1UIよりも短いと判定された回数を所定の規定回数分上回っている場合に、等化強度を低くするように前記強度調節信号を変更する一方、前記判定部により前記等化信号のビット時間幅が1UIよりも短いと判定された回数が、前記判定部により前記等化信号のビット時間幅が1UIよりも長いと判定された回数を前記所定の規定回数分上回っている場合に、等化強度を高めるように前記強度調節信号を変更することを特徴とする適応型受信システム。 - 請求項9に記載の適応型受信システムにおいて、
前記パターン検出部は、複数種類の検出データパターンを検出し、
前記適応制御用フィルタ部は、前記パターン検出部により前記複数種類の検出データパターンのうちのいずれが検出されたかに応じて、前記所定の規定回数を決定する選択回路を備えていることを特徴とする適応型受信システム。 - 請求項1〜10のいずれか1項に記載の適応型受信システムにおいて、
前記クロック調整部によるサンプリングクロックの位相の調整は、前記受信信号の受信開始直後から所定期間行われず、
前記適応制御用フィルタ部による強度調節信号の調節は、前記受信信号の受信開始直後から開始されることを特徴とする適応型受信システム。 - 請求項1〜10のいずれか1項に記載の適応型受信システムにおいて、
前記クロック調整部によるサンプリングクロックの位相の調整は、前記受信信号の受信開始直後から所定期間、外部位相調整信号に基づいて行われ、
前記適応制御用フィルタ部による強度調節信号の調節は、前記受信信号の受信開始直後から開始されることを特徴とする適応型受信システム。 - 請求項1〜12のいずれか1項に記載の適応型受信システムにおいて、
前記強度調節信号は、グレイコードにより強度を表すものであることを特徴とする適応型受信システム。 - 請求項1〜13のいずれか1項に記載の適応型受信システムにおいて、
前記受信信号の受信開始直後において、前記強度調節信号により設定される等化強度は、設定可能な等化強度の範囲における最高値と最低値との中間値であることを特徴とする適応型受信システム。 - 請求項1〜14のいずれか1項に記載の適応型受信システムにおいて、
前記等化信号に、所定のデータ列が周期的に2以上の所定回数含まれていることを検出した場合には、前記適応制御用フィルタ部による強度調節信号の調節を停止する一方、前記等化信号に、所定のデータ列が周期的に2以上の所定回数含まれていることを検出しない場合には、前記適応制御用フィルタ部による強度調節信号の調節を実行させる検出部をさらに備えていることを特徴とする適応型受信システム。 - 請求項1〜15のいずれか1項に記載の適応型受信システムと、
前記受信信号を出力する適応型送信システムとを備えていることを特徴とする適応型送受信システム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010174696 | 2010-08-03 | ||
JP2010174696 | 2010-08-03 | ||
PCT/JP2011/004065 WO2012017609A1 (ja) | 2010-08-03 | 2011-07-15 | 適応型受信システム及び適応型送受信システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2012017609A1 true JPWO2012017609A1 (ja) | 2013-09-19 |
Family
ID=45559134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012527575A Withdrawn JPWO2012017609A1 (ja) | 2010-08-03 | 2011-07-15 | 適応型受信システム及び適応型送受信システム |
Country Status (4)
Country | Link |
---|---|
US (1) | US8565296B2 (ja) |
JP (1) | JPWO2012017609A1 (ja) |
CN (1) | CN103053140B (ja) |
WO (1) | WO2012017609A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7639736B2 (en) | 2004-05-21 | 2009-12-29 | Rambus Inc. | Adaptive receive-side equalization |
KR20160069093A (ko) * | 2014-12-05 | 2016-06-16 | 에스케이하이닉스 주식회사 | 클럭 데이터 리커버리 회로 및 이를 이용하는 시스템 |
EP3357064B1 (en) * | 2015-09-29 | 2022-03-16 | Rambus Inc. | Transmitter with self-triggered transition equalizer |
JP6945198B2 (ja) * | 2017-06-29 | 2021-10-06 | ヌヴォトンテクノロジージャパン株式会社 | クロックリカバリシステム |
US10291439B1 (en) * | 2017-12-13 | 2019-05-14 | Micron Technology, Inc. | Decision feedback equalizer |
JP2020048054A (ja) * | 2018-09-19 | 2020-03-26 | キオクシア株式会社 | 受信装置、通信システム、及びクロック再生方法 |
US10530614B2 (en) * | 2018-12-21 | 2020-01-07 | Intel Corporation | Short link efficient interconnect circuitry |
CN109831398B (zh) * | 2018-12-29 | 2021-11-26 | 晶晨半导体(上海)股份有限公司 | 一种串行数据接收器的多级均衡器增益的自动调整方法 |
US20230095927A1 (en) * | 2020-03-02 | 2023-03-30 | Lg Electronics Inc. | Signal processing device, and image display device comprising same |
KR20220022398A (ko) * | 2020-08-18 | 2022-02-25 | 삼성전자주식회사 | 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템 |
CN116486852B (zh) * | 2022-01-14 | 2024-06-28 | 长鑫存储技术有限公司 | 一种时钟电路、时钟对齐***和时钟对齐方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4196657B2 (ja) * | 2002-11-29 | 2008-12-17 | 株式会社日立製作所 | データ再生方法およびデジタル制御型クロックデータリカバリ回路 |
US7688887B2 (en) * | 2003-09-02 | 2010-03-30 | Gennum Corporation | Precision adaptive equalizer |
JP4652961B2 (ja) * | 2005-11-30 | 2011-03-16 | 富士通株式会社 | シリアル転送用インターフェース |
US7639737B2 (en) * | 2006-04-27 | 2009-12-29 | Rambus Inc. | Adaptive equalization using correlation of edge samples with data patterns |
US7839955B2 (en) | 2006-05-30 | 2010-11-23 | Fujitsu Limited | System and method for the non-linear adjustment of compensation applied to a signal |
US7764757B2 (en) | 2006-05-30 | 2010-07-27 | Fujitsu Limited | System and method for the adjustment of offset compensation applied to a signal |
US7787534B2 (en) | 2006-05-30 | 2010-08-31 | Fujitsu Limited | System and method for adjusting offset compensation applied to a signal |
US7817712B2 (en) | 2006-05-30 | 2010-10-19 | Fujitsu Limited | System and method for independently adjusting multiple compensations applied to a signal |
US7817757B2 (en) | 2006-05-30 | 2010-10-19 | Fujitsu Limited | System and method for independently adjusting multiple offset compensations applied to a signal |
CN101094003B (zh) * | 2006-05-30 | 2013-08-21 | 富士通株式会社 | 独立调节施加给信号的多重补偿的***和方法 |
US7804894B2 (en) * | 2006-05-30 | 2010-09-28 | Fujitsu Limited | System and method for the adjustment of compensation applied to a signal using filter patterns |
US7848470B2 (en) | 2006-05-30 | 2010-12-07 | Fujitsu Limited | System and method for asymmetrically adjusting compensation applied to a signal |
US7804921B2 (en) | 2006-05-30 | 2010-09-28 | Fujitsu Limited | System and method for decoupling multiple control loops |
US7801208B2 (en) | 2006-05-30 | 2010-09-21 | Fujitsu Limited | System and method for adjusting compensation applied to a signal using filter patterns |
JP4557948B2 (ja) | 2006-10-12 | 2010-10-06 | ザインエレクトロニクス株式会社 | クロックデータ復元装置 |
US7916780B2 (en) * | 2007-04-09 | 2011-03-29 | Synerchip Co. Ltd | Adaptive equalizer for use with clock and data recovery circuit of serial communication link |
JP4558028B2 (ja) * | 2007-11-06 | 2010-10-06 | ザインエレクトロニクス株式会社 | クロックデータ復元装置 |
-
2011
- 2011-07-15 JP JP2012527575A patent/JPWO2012017609A1/ja not_active Withdrawn
- 2011-07-15 WO PCT/JP2011/004065 patent/WO2012017609A1/ja active Application Filing
- 2011-07-15 CN CN201180037743.0A patent/CN103053140B/zh not_active Expired - Fee Related
-
2013
- 2013-02-04 US US13/758,657 patent/US8565296B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8565296B2 (en) | 2013-10-22 |
CN103053140A (zh) | 2013-04-17 |
CN103053140B (zh) | 2015-01-28 |
US20130148704A1 (en) | 2013-06-13 |
WO2012017609A1 (ja) | 2012-02-09 |
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