JP6355302B2 - プリント回路板、プリント配線板及び電子機器 - Google Patents

プリント回路板、プリント配線板及び電子機器 Download PDF

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Description

本発明は、プリント配線板に半導体パッケージを実装したプリント回路板、半導体パッケージが実装されるプリント配線板、及び電子機器に関するものである。
近年、半導体パッケージとしての半導体集積回路（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ。以下、ＬＳＩ）の消費電流の増大に伴い、ＬＳＩの電源電位変動に起因する誤動作が問題となっている。
ＬＳＩが動作すると、ＬＳＩと電源回路との間の給電経路のインピーダンスと、給電経路上の電流との積によって決まる電位変動が発生する。電源電位変動が大きい場合、ＬＳＩを駆動する電源電圧が不足し、誤動作を引き起こす。さらに電源電位変動がプリント回路板に接続されたケーブル等へ伝搬することによりケーブル等をアンテナとして放射ノイズが発生し、周囲の電子機器を誤動作させる。
そのため、ＬＳＩの電源電位変動の低減と伝搬抑制が求められる。電源電位変動を低減する技術として、ＬＳＩの給電経路のインピーダンスを低減する技術がある。また、電源電位変動の伝搬を抑制する技術として、高周波領域において電気的に分離するデカップリング技術がある。
従来、ＬＳＩの給電経路のインピーダンスを低減する技術が知られている（特許文献１参照）。この特許文献１では、ＬＳＩの多数の電源端子と基幹電源パターンとを、複数の電源パターンにより多点で接続することによりＬＳＩ内の半導体素子と電源端子とを接続する電源配線を並列接続する。この並列効果により、ＬＳＩの給電経路のインピーダンスが低減され、電源電位変動が低減される。この特許文献１では、電源回路に接続される電源パターンを、プリント配線板の内層に設けた電源層に配置している。また、プリント配線板の表層には、ＬＳＩの複数の電源端子同士を接続する電源パターンが形成されており、ヴィアを用いて表層の電源パターンと内層の基幹電源パターンとが接続されている。
特開２００１−１１９１１０号公報
近年、ＬＳＩの多電源化が進んでおり、ＬＳＩは各直流電圧に対応するよう電源端子群を複数備えているものがある。この種のＬＳＩが実装されるプリント配線板には、互いに異なる直流電圧が印加される複数の基幹電源パターンを形成する必要がある。そして、コスト削減のためにプリント配線板の内層の電源層をなくして、表層に信号配線パターンと共に基幹電源パターンを形成することが求められている。
また、異なる直流電圧が印加される複数の基幹電源パターンから延びる複数の電源パターンのそれぞれを、複数の電源端子に対して形成する場合、各基幹電源パターンが交差しショートしないよう配線しなければならない。上記特許文献１に記載されているように、基幹電源パターンを配置する電源層が内層に形成されたプリント配線板であれば、各電源パターンが交差しショートしないよう配線することは可能である。しかしながら、プリント配線板の表層に信号配線パターンと共に電源パターンを形成する場合、ＬＳＩの各電源端子に、ＬＳＩの周辺から各電源パターンを形成すると、必ず各電源パターンが交差してしまう。そのため、互いに異なる直流電圧が供給されるＬＳＩの各電源端子と各電源パターンとを表層で接続することができなかった。そのため、プリント配線板の層数を削減することができなかった。
そこで、本発明は、多電源供給が必要なＬＳＩをプリント配線板に実装した際に、電源電位の変動を低減して放射ノイズを抑制しつつ、プリント配線板の層数を削減することを目的とするものである。
本発明のプリント回路板は、第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンとが表層に形成されたプリント配線板と、半導体素子を有する本体部と、前記半導体素子に電気的に接続され、前記本体部の周方向に互いに間隔をあけて配置された複数の端子群とを有し、前記表層に実装された半導体パッケージと、を備えるプリント回路板であって、前記複数の端子群のそれぞれは、前記第１直流電圧が供給される第１、第２端子と、前記第２直流電圧が供給される第３、第４端子と、を含み、前記第１乃至第４端子は、前記複数の端子群それぞれにおいて前記第３端子、前記第１端子、前記第２端子、前記第４端子の順に前記本体部の辺に沿って配置されており、前記第１配線パターンは、前記複数の端子群それぞれに含まれる前記第１、第２端子を順につなぐように、一筆書き状に配線されており、前記第２配線パターンは、前記複数の端子群それぞれに含まれる前記第３、第４端子を順につなぐように、一筆書き状に配線されており、前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とする。
また、本発明のプリント回路板は、第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンとが表層に形成されたプリント配線板と、半導体素子を有する本体部と、前記半導体素子に電気的に接続され、前記本体部の周方向に互いに間隔をあけて配置された複数の端子群とを有し、前記表層に実装された半導体パッケージと、を備えるプリント回路板であって、前記複数の端子群のそれぞれは、前記第１直流電圧が供給される第１、第２端子と、前記第２直流電圧が供給される第３端子と、を含み、前記第１乃至第３端子は、前記複数の端子群それぞれにおいて前記第１端子、前記第３端子、前記第２端子の順に前記本体部の辺に沿って配置されており、前記第１配線パターンは、前記複数の端子群それぞれに含まれる前記第１、第２端子を順につなぐように、一筆書き状に配線されており、前記第２配線パターンは、分岐を有し、前記複数の端子群それぞれに含まれる前記第３端子をつなぐように配線されており、前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とする。
また、本発明のプリント配線板は、第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンと、実装される半導体パッケージの複数の端子が接合される複数のランド群と、が表層に形成されており、前記複数のランド群のそれぞれは、前記第１直流電圧が供給される第１、第２ランドと、前記第２直流電圧が供給される第３、第４ランドと、を含み、前記第１乃至第４ランドは、前記複数のランド群それぞれにおいて前記第３ランド、前記第１ランド、前記第２ランド、前記第４ランドの順に前記半導体パッケージが実装される領域の辺に沿って配置されており、前記第１配線パターンは、前記複数のランド群それぞれに含まれる前記第１、第２ランドを順につなぐように、一筆書き状に配線されており、前記第２配線パターンは、前記複数のランド群それぞれに含まれる前記第３、第４ランドを順につなぐように、一筆書き状に配線されており、前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とする。
また、本発明のプリント配線板は、第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンと、実装される半導体パッケージの複数の端子が接合される複数のランド群と、が表層に形成されており、前記複数のランド群のそれぞれは、前記第１直流電圧が供給される第１、第２ランドと、前記第２直流電圧が供給される第３ランドと、を含み、前記第１乃至第３ランドは、前記複数のランド群それぞれにおいて前記第１ランド、前記第３ランド、前記第２ランドの順に前記半導体パッケージが実装される領域の辺に沿って配置されており、前記第１配線パターンは、前記複数のランド群それぞれに含まれる前記第１、第２ランドを順につなぐように、一筆書き状に配線されており、前記第２配線パターンは、分岐を有し、前記複数のランド群それぞれに含まれる前記第３ランドをつなぐように配線されており、前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とする。
本発明によれば、電源電位の変動を低減し、放射ノイズを抑制しつつ、プリント配線板の層数を削減することが可能となる。
第１実施形態に係るプリント回路板の概略構成を示す平面図。 第１実施形態に係るＬＳＩの概略構成を示す概念図。 第１実施形態に係るプリント配線板のＬＳＩ近傍の平面図。 第１実施形態に係るプリント回路板における等価回路図。 第２実施形態に係るプリント回路板の説明図。 第３実施形態に係るプリント回路板の説明図。 第４実施形態に係るプリント回路板の説明図。 第５実施形態に係るプリント回路板の説明図。 第６実施形態に係るプリント回路板の説明図。 第７実施形態に係るプリント回路板の説明図。 第８実施形態に係るプリント回路板の説明図。 第９実施形態に係るプリント回路板の説明図。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の概略構成を示す説明図である。図１に示すプリント回路板１００は、プリント配線板２００と、プリント配線板２００の表層２００ａに実装された半導体パッケージとしてのＬＳＩ３００と、表層２００ａに実装され、ＬＳＩ３００に電力を供給する電源回路４００と、を備えている。
ＬＳＩ３００は、多電源供給が必要なＬＳＩ、つまり互いに異なる複数の直流電圧が印加されて動作するＬＳＩである。電源回路４００は、互いに異なる複数の直流電圧を供給するものである。
プリント配線板２００は、第１乃至第３基幹電源パターンである基幹電源パターン２０１〜２０３を有し、各基幹電源パターン２０１〜２０３は、導体パターンで構成され、プリント配線板２００の表層２００ａに配置されている。
ＬＳＩ３００と電源回路４００とは、基幹電源パターン２０１〜２０３により電気的に接続されている。電源回路４００は、各基幹電源パターン２０１〜２０３を介してＬＳＩ３００に互いに異なる複数の直流電圧を印加し、ＬＳＩ３００を動作させる。プリント配線板２００の表層２００ａには、ＬＳＩ３００に電気的に接続された不図示の信号配線パターンが配置されている。なお以下の説明において基幹電源パターンとは、ソース電源からＬＳＩに電源電圧を供給する際に、電源電圧の低下を抑制するため、インダクタンスが小さくなるように形成された配線である。これに対して、電源パターンとは、基幹電源パターンとＬＳＩ等を接続するために設けられた、インダクタンスの大きい配線である。従って、通常の基幹電源パターンは電源パターンよりも配線幅が大きく、面積も大きい。
図２は、ＬＳＩの概略構成を示す説明図であり、図２（ａ）は封止樹脂の上半分を省略したＬＳＩの平面図、図２（ｂ）はＬＳＩの断面図である。ＬＳＩ３００は、第１実施形態では、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型の半導体パッケージである。
ＬＳＩ３００は、図２（ｂ）に示すように、半導体チップ（半導体素子）３０１と、半導体チップ３０１を支持するダイパッド３０２と、半導体チップ３０１を封止する封止樹脂３０３とを有している。これら半導体チップ３０１、ダイパッド３０２及び封止樹脂３０３により本体部３１０が構成されている。
本体部３１０の平面視形状（本体部の平面に垂直な方向から見た形状）は、図２（ａ）に示すように、多角形、例えば正方形や長方形等の四角形である。
ＬＳＩ３００は、本体部３１０の側面３１０ａから外側に突出する複数の端子（リード）３２０を有しており、これら端子３２０は、互いに間隔をあけて本体部３１０の周方向に並んで配置されている。第１実施形態では、これら端子３２０は、本体部３１０の辺部において所定の間隔をあけて周方向に並んで配置されており、本体部３１０の角部は端子がない領域となっている。
半導体チップ３０１は、その上面に形成された複数の電極パッド３０４を有しており、各電極パッド３０４と各端子３２０とが、金属ワイヤ３０５で電気的に接続されている。これにより、半導体チップ３０１と各端子３２０とが電気的に接続されている。
第１実施形態では、これら複数の端子３２０には、複数（図２では６つ）の電源端子を有する複数の端子群３５１，３５２，３５３が含まれている。つまり、ＬＳＩ３００は、複数の電源端子を有する端子群を複数備えている。具体的に説明すると、端子群３５１は、第１乃至第６電源端子である電源端子３２１１乃至電源端子３２６１を有している。端子群３５２は、第１乃至第６電源端子である電源端子３２１２乃至電源端子３２６２を有している。端子群３５３は、第１乃至第６電源端子である電源端子３２１３乃至電源端子３２６３を有している。また、複数の端子３２０には、第７乃至第９電源端子である電源端子３２７，３２８，３２９が含まれている。
各端子群３５１，３５２，３５３は、本体部３１０の周方向に間隔をあけて配置されており、より具体的には、四角形状の本体部３１０の４つの辺のうち、３つの辺のそれぞれに配置されている。電源端子３２７，３２８，３２９は、四角形状の本体部３１０の４つの辺のうち、残りの１辺に配置されている。これら複数の端子３２０のうち、端子群３５１，３５２，３５３及び電源端子３２７，３２８，３２９以外の端子は、信号端子、グラウンド端子、又は電源端子３２７，３２８，３２９とは異なる電圧の電源端子である。
端子群３５１と端子群３５２との間には、電源端子以外の端子である信号端子又はグラウンド端子が配置されており、また、端子群３５２と端子群３５３との間には、電源端子以外の端子である信号端子又はグラウンド端子が配置されている。
半導体チップ３０１は、２種類以上の直流電圧、第１実施形態では３種類の直流電圧（例えば１．０Ｖ，１．８Ｖ，３．３Ｖ）が印加されて動作するものである。各端子群３５１〜３５３の第１電源端子である電源端子３２１１〜３２１３，第２電源端子である電源端子３２２１〜３２２３には、互いに同じ第１直流電圧である直流電圧（例えば１．０Ｖ）が供給される。各端子群３５１〜３５３の第３電源端子である電源端子３２３１〜３２３３，第４電源端子である電源端子３２４１〜３２４３には、互いに同じ第２直流電圧である直流電圧（例えば１．８Ｖ）が供給される。各端子群３５１〜３５３の第５電源端子である電源端子３２５１〜３２５３，第６電源端子である電源端子３２６１〜３２６３には、互いに同じ第３直流電圧である直流電圧（例えば３．３Ｖ）が供給される。ここで、第１直流電圧、第２直流電圧、第３直流電圧は互いに異なる直流電圧である。なお、電源端子３２７，３２８，３２９には、互いに異なる直流電圧が供給される。即ち半導体チップ３０１は、電源端子３２１，３２２，３２７に例えば１．０Ｖの直流電圧、電源端子３２３，３２４，３２８に例えば１．８Ｖの直流電圧、電源端子３２５，３２６，３２９に例えば３．３Ｖの直流電圧が供給されて動作するよう構成されている。
端子群３５１において、第３、第４電源端子である電源端子３２３１，３２４１が、第１、第２電源端子である電源端子３２１１，３２２１を挟むように配置されている。また、端子群３５１において、第５、第６電源端子である電源端子３２５１，３２６１が、第１乃至第４電源端子である電源端子３２１１〜３２４１を挟むように配置されている。なお、端子群３５２，３５３の電源端子も、端子群３５１の電源端子と同様に配置されている。
第１実施形態では、これら電源端子３２１１〜３２６１，３２１２〜３２６２，３２１３〜３２６３は、連続して並んでいるが、これら端子間に別の端子（例えば信号端子）が配置されていてもよい。ただし、各端子群３５１〜３５３において、電源端子３２１１〜３２６１，３２１２〜３２６２，３２１３〜３２６３の並びは同じ順番になっていなければならない。
即ち、端子群３５１において、電源端子３２５１，電源端子３２３１，電源端子３２１１，電源端子３２２１，電源端子３２４１，電源端子３２６１の順に配置されている。また、端子群３５２において、電源端子３２５２，電源端子３２３２，電源端子３２１２，電源端子３２２２，電源端子３２４２，電源端子３２６２の順に配置されている。また、端子群３５３において、電源端子３２５３，電源端子３２３３，電源端子３２１３，電源端子３２２３，電源端子３２４３，電源端子３２６３の順に配置されている。なお、これらの配列は、表層２００ａを見たときに、時計回り及び反時計回りうちの一方に沿うものであり、第１実施形態では、時計回りの配列である。
図３は、本発明の第１実施形態に係るプリント配線板のＬＳＩ近傍の平面図である。プリント配線板２００は、上述したように、表層２００ａに配置された複数（３つ）の基幹電源パターン２０１，２０２，２０３を有している。各基幹電源パターン２０１〜２０３には、互いに異なる３種類の第１〜第３直流電圧（例えば１．０Ｖ，１．８Ｖ，３．３Ｖ）がそれぞれ電源回路４００により印加される。
このプリント配線板２００の表層２００ａにおいて、ＬＳＩ３００の本体部３１０に対向する領域を第１領域Ｒ１とし、この第１領域以外の領域を第２領域Ｒ２とする。第１領域Ｒ１は、ＬＳＩ３００の本体部３１０をプリント配線板２００の表層２００ａに垂直に投影した領域である。第１領域Ｒ１は、本体部３１０が平面視で正方形等である多角形であるので、正方形等の多角形である。
基幹電源パターン２０１，２０２，２０３は、第２領域Ｒ２に配線されている。なお、プリント配線板２００の内層には、基幹グラウンドパターンが配置されたグラウンド層が設けられている。なお、基幹電源パターン２０１，２０２，２０３は、必ずしもプリント配線板２００の表層に形成する必要はなく、異なる配線層に形成されていても構わない。
プリント配線板２００は、表層２００ａにおいて、端子群３５１〜３５３の電源端子３２１１〜３２１３，３２２１〜３２２３及び電源端子３２７をつなぐように配線された第１電源パターンである電源パターン２１１を有する。また、プリント配線板２００は、表層２００ａにおいて、端子群３５１〜３５３の電源端子３２３１〜３２３３，３２４１〜３２４３及び電源端子３２８をつなぐように配線された第２電源パターンである電源パターン２１２を有する。また、プリント配線板２００は、表層２００ａにおいて、端子群３５１〜３５３の電源端子３２５１〜３２５３，３２６１〜３２６３及び電源端子３２９をつなぐように配線された第３電源パターンである電源パターン２１３を有する。
プリント配線板２００の表層２００ａには、ＬＳＩ３００の端子群３５１〜３５３が接合されるランド群２５１〜２５３が形成されている。また、プリント配線板２００の表層２００ａには、ＬＳＩ３００の電源端子３２７〜３２９が接合される第７乃至第９ランドであるランド２２７〜２２９が形成されている。
ランド群２５１は、第１乃至第６ランドであるランド２２１１乃至ランド２２６１を有している。ランド群２５２は、第１乃至第６ランドであるランド２２１２乃至ランド２２６２を有している。ランド群２５３は、第１乃至第６ランドであるランド２２１３乃至ランド２２６３を有している。
ランド群２５１の各ランド２２１１〜２２６１には、端子群３５１の各電源端子３２１１〜３２６１が接合される。ランド群２５２の各ランド２２１２〜２２６２には、端子群３５２の各電源端子３２１２〜３２６２が接合される。ランド群２５３の各ランド２２１３〜２２６３には、端子群３５１の各電源端子３２１３〜３２６３が接合される。
ランド群２５１において、第３、第４ランドであるランド２２３１，２２４１が、第１、第２ランドであるランド２２１１，２２２１を挟むように配置されている。また、ランド群２５１において、第５、第６ランドであるランド２２５１，２２６１が、第１乃至第４ランドであるランド２２１１〜２２４１を挟むように配置されている。なお、ランド群２５２，２５３のランドもランド群２５１のランドと同様に配置されている。
電源パターン２１１は、基幹電源パターン２０１に電気的に接続された導体パターンであり、ランド２２２１，２２１１，２２２２，２２１２，２２２３，２２１３，２２７の順に一筆書き状に接続されている。これにより電源パターン２１１は、複数の端子群３５１，３５２，３５３の電源端子３２１１〜３２１３，３２２１〜３２１３、及び電源端子３２７が基幹電源パターン２０１に電気的に接続されている。
電源パターン２１２は、基幹電源パターン２０２に電気的に接続された導体パターンであり、ランド２２４１，２２３１，２２４２，２２３２，２２４３，２２３３，２２８の順に一筆書き状に接続されている。これにより電源パターン２１２は、複数の端子群３５１，３５２，３５３の電源端子３２３１〜３２３３，３２４１〜３２４３、及び電源端子３２８が基幹電源パターン２０２に電気的に接続されている。
電源パターン２１３は、基幹電源パターン２０３に電気的に接続された導体パターンであり、ランド２２６１，２２５１，２２６２，２２５２，２２６３，２２５３，２２９の順に一筆書き状に接続されている。これにより電源パターン２１３は、複数の端子群３５１，３５２，３５３の電源端子３２５１〜３２５３，３２６１〜３２６３、及び電源端子３２９が基幹電源パターン２０３に電気的に接続されている。
第１実施形態では、電源パターン２１１は、基幹電源パターン２０１から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。そして、電源パターン２１１は、端子群３５１における電源端子３２１１と電源端子３２２１とを第２領域Ｒ２でつないでいる。また、電源パターン２１１は、端子群３５２における電源端子３２１２と電源端子３２２２とを第２領域Ｒ２でつないでいる。また、電源パターン２１１は、端子群３５３における電源端子３２１３と電源端子３２２３とを第２領域Ｒ２でつないでいる。
即ち、電源パターン２１１は、端子群３５１に対応するランド群２５１のランド２２１１とランド２２２１を第２領域Ｒ２でつないでいる。また、電源パターン２１１は、端子群３５２に対応するランド群２５２のランド２２１２とランド２２２２を第２領域Ｒ２でつないでいる。また、電源パターン２１１は、端子群３５３に対応するランド群２５３のランド２２１３とランド２２２３を第２領域Ｒ２でつないでいる。
また、電源パターン２１１は、互いに隣接する２つの端子群３５１，３５２の間で一方の端子群３５１の電源端子３２１１と他方の端子群３５２の電源端子３２２２とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１１は、互いに隣接する２つのランド群２５１，２５２の間で、端子群３５１に対応する一方のランド群２５１のランド２２１１と端子群３５２に対応する他方のランド群２５２のランド２２２２とを第１領域Ｒ１でつないでいる。更に、電源パターン２１１は、互いに隣接する２つの端子群３５２，３５３の間で一方の端子群３５２の電源端子３２１２と他方の端子群３５２の電源端子３２２３とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１１は、互いに隣接する２つのランド群２５２，２５３の間で、端子群３５２に対応する一方のランド群２５２のランド２２１２と端子群３５３に対応する他方のランド群２５３のランド２２２３とを第１領域Ｒ１でつないでいる。
なお、電源パターン２１１は、端子群３５３に対応するランド群２５３のランド２２１３と電源端子３２７に対応するランド２２７を第１領域Ｒ１でつないでいる。
このとき、電源パターン２１１は、基幹電源パターン２０１から電源端子３２７まで、各端子群３５１，３５２，３５３の各電源端子３２１１〜３２１３，３２２１〜３２２３を一筆書き状につなぐように形成されている。換言すると、電源パターン２１１が一筆書き状となるように、ＬＳＩ３００の各電源端子３２１１〜３２１３，３２２１〜３２２３，３２７が配置されている。なお、第１実施形態では、基幹電源パターン２０１と電源パターン２１１とは連続した１本の導体パターンで一体に形成されている。
また、電源パターン２１２は、プリント配線板２００の表層２００ａにおいて、ＬＳＩ３００の中心から見て、電源パターン２１１よりも外周側に配線されている。電源パターン２１２は、基幹電源パターン２０２から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。そして、電源パターン２１２は、端子群３５１における電源端子３２３１と電源端子３２４１とを電源端子３２１１，３２２１を跨いで第２領域Ｒ２でつないでいる。また、電源パターン２１２は、端子群３５２における電源端子３２３２と電源端子３２４２とを電源端子３２１２，３２２２を跨いで第２領域Ｒ２でつないでいる。また、電源パターン２１２は、端子群３５３における電源端子３２３３と電源端子３２４３とを電源端子３２１３，３２２３を跨いで第２領域Ｒ２でつないでいる。
即ち、電源パターン２１２は、端子群３５１に対応するランド群２５１のランド２２３１とランド２２４１を第２領域Ｒ２でつないでいる。また、電源パターン２１２は、端子群３５２に対応するランド群２５２のランド２２３２とランド２２４２を第２領域Ｒ２でつないでいる。また、電源パターン２１２は、端子群３５３に対応するランド群２５３のランド２２３３とランド２２４３を第２領域Ｒ２でつないでいる。
また、電源パターン２１２は、互いに隣接する２つの端子群３５１，３５２の間で一方の端子群３５１の電源端子３２３１と他方の端子群３５２の電源端子３２４２とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１２は、互いに隣接する２つのランド群２５１，２５２の間で、端子群３５１に対応する一方のランド群２５１のランド２２３１と端子群３５２に対応する他方のランド群２５２のランド２２４２とを第１領域Ｒ１でつないでいる。更に、電源パターン２１２は、互いに隣接する２つの端子群３５２，３５３間で、一方の端子群３５２の電源端子３２３２と他方の端子群３５３の電源端子３２４３とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１２は、互いに隣接する２つのランド群２５２，２５３の間で、端子群３５２に対応する一方のランド群２５２のランド２２３２と端子群３５３に対応する他方のランド群２５３のランド２２４３とを第１領域Ｒ１でつないでいる。
なお、電源パターン２１２は、端子群３５３に対応するランド群２５３のランド２２３３と電源端子３２８に対応するランド２２８とを第１領域Ｒ１でつないでいる。
このとき、電源パターン２１２は、基幹電源パターン２０２から電源端子３２８まで、各端子群３５１，３５２，３５３の各電源端子３２３１〜３２３３，３２４１〜３２４３を一筆書き状につなぐように形成されている。換言すると、電源パターン２１２が一筆書き状となるように、ＬＳＩ３００の各電源端子３２３１〜３２３３，３２４１〜３２４３，３２８が配置されている。なお、第１実施形態では、基幹電源パターン２０２と電源パターン２１２とは連続した１本の導体パターンで一体に形成されている。
また、電源パターン２１３は、プリント配線板２００の表層２００ａにおいて、ＬＳＩ３００の中心から見て、電源パターン２１２よりも外周側に配線されている。電源パターン２１３は、基幹電源パターン２０３から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。そして、電源パターン２１３は、端子群３５１における電源端子３２５１と電源端子３２６１とを電源端子３２３１，３２４１（及び電源端子３２１１，３２２１）を跨いで第２領域Ｒ２でつないでいる。また、電源パターン２１３は、端子群３５２における電源端子３２５２と電源端子３２６２とを電源端子３２３２，３２４２（及び電源端子３２１２，３２２２）を跨いで第２領域Ｒ２でつないでいる。また、電源パターン２１３は、端子群３５３における電源端子３２５３と電源端子３２６３とを電源端子３２３３，３２４３（及び電源端子３２１３，３２２３）を跨いで第２領域Ｒ２でつないでいる。
即ち、電源パターン２１３は、端子群３５１に対応するランド群２５１のランド２２５１とランド２２６１を第２領域Ｒ２でつないでいる。また、電源パターン２１３は、端子群３５２に対応するランド群２５２のランド２２５２とランド２２６２を第２領域Ｒ２でつないでいる。また、電源パターン２１３は、端子群３５３に対応するランド群２５３のランド２２５３とランド２２６３を第２領域Ｒ２でつないでいる。
また、電源パターン２１３は、互いに隣接する２つの端子群３５１，３５２の間で一方の端子群３５１の電源端子３２５１と他方の端子群３５２の電源端子３２６２とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１３は、互いに隣接する２つのランド群２５１，２５２の間で、端子群３５１に対応する一方のランド群２５１のランド２２５１と端子群３５２に対応する他方のランド群２５２のランド２２６２とを第１領域Ｒ１でつないでいる。更に、電源パターン２１３は、互いに隣接する２つの端子群３５２，３５３で、一方の端子群３５２の電源端子３２５２と他方の端子群３５３の電源端子３２６３とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１３は、互いに隣接する２つのランド群２５２，２５３で、端子群３５２に対応する一方のランド群２５２のランド２２５２と端子群３５３に対応する他方のランド群２５３のランド２２６３とを第１領域Ｒ１でつないでいる。
なお、電源パターン２１３は、端子群３５３に対応するランド群２５３のランド２２５３と電源端子３２９に対応するランド２２９を第１領域Ｒ１でつないでいる。
このとき、電源パターン２１３は、基幹電源パターン２０３から電源端子３２９まで、各端子群３５１，３５２，３５３の各電源端子３２５１〜３２５３，３２６１〜３２６３を一筆書き状につなぐように形成されている。換言すると、電源パターン２１３が一筆書き状となるように、ＬＳＩ３００の各電源端子３２５１〜３２５３，３２６１〜３２６３，３２９が配置されている。なお、第１実施形態では、基幹電源パターン２０３と電源パターン２１３とは連続した１本の導体パターンで一体に形成されている。
以上、これら複数の基幹電源パターン２０１〜２０３及び複数の電源パターン２１１〜２１３は、互いに交差せずに、同一層である表層２００ａに配置されている。これにより、プリント配線板２００の内層において電源層を省略することができるので、プリント配線板２００の層数を削減することができる。
なお、第１実施形態では、図示は省略するが、各端子群３５１〜３５３の電源端子３２１〜３２６及び電源端子３２７〜３２９のそれぞれの電源端子と不図示のグラウンドパターンとの間には、デカップリング用のコンデンサが設けられている。
図４は、本発明の第１実施形態に係るプリント回路板における１つの電源配線についての等価回路である。なお、金属ワイヤ３０５の寄生抵抗をＲｐｋｇ、金属ワイヤ３０５の寄生インダクタンスをＬｐｋｇ、電源パターン２１３の寄生抵抗をＲｐｃｂ、電源パターン２１３の寄生インダクタンスをＬｐｃｂとする。また、不図示のデカップリング用のコンデンサの寄生インダクタンスをＬｃａｐとする。また、金属ワイヤ３０５に流れる電流をＩとする。
電源電圧変動をΔＶとすると、ΔＶ＝（Ｒｐｃｂ＋Ｒｐｋｇ）×Ｉ＋（Ｌｃａｐ＋Ｌｐｋｇ）×ｄＩ／ｄｔである。ＬＳＩ３００における複数の金属ワイヤ３０５を電源パターン２１３に多点接続することによる並列効果により、インピーダンス、即ちＲｐｋｇ，Ｌｃａｐ，Ｌｐｋｇを低減することができる。これにより、電源電圧変動ΔＶを低減することができる。なお、Ｒｐｃｂは、Ｒｐｋｇに対して抵抗値が低く、寄与率が低いため、電源電圧変動ΔＶに与える影響度は低い。
また、放射ノイズＥＭＩは、ＥＭＩ∝Ｌｃａｐ／Ｌｐｃｂ×Ｉである。並列効果によりＬｃａｐを低減することができるので、放射ノイズＥＭＩを低減することができる。なお、Ｌｐｃｂは、電源パターン２１３の配線幅や配線長により調整可能である。つまり、電源パターン２１３を細く長くするほど、高周波電流に対するインダクタンスを高めることが可能となる。つまり、高周波電流のデカップリング効果を得ることができる。
なお、電源パターン２１３について説明したが、電源パターン２１１，２１２についても同様である。
以上、第１実施形態では、電源電位の変動を低減し、放射ノイズを抑制しつつ、基幹電源パターン２０１〜２０３及び電源パターン２１１〜２１３を表層２００ａに配線することができるので、プリント配線板２００の層数を削減することが可能となる。
［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図５は、本発明の第２実施形態に係るプリント回路板の説明図である。図５（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図５（ｂ）は、ＬＳＩの平面図である。なお、第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第１実施形態では、図３に示すように、第１の電源パターン２１１が一筆書き状に形成されている場合について説明したが、これに限定するものではなく、図５（ａ）に示すように、電源パターン２１１Ａが一筆書き状でなくてもよい。
第２実施形態では、ＬＳＩ３００Ａは、図５（ｂ）に示すように、複数の端子群として２つの端子群３５１Ａ，３５２Ａを有している。端子群３５１Ａは、他の電源端子３２３１〜３２６１とは異なる直流電圧が印加される１つの電源端子３２１Ａ１を有している。端子群３５２Ａは、他の電源端子３２３２〜３２６２とは異なる直流電圧が印加される１つの電源端子３２１Ａ２を有している。
図５（ａ）に示すように、プリント配線板は、表層２００ａに配置され、端子群３５１Ａが接合されるランド群２５１Ａと、端子群３５２Ａが接合されるランド群２５２Ａとを有する。具体的に説明すると、表層２００ａには、電源端子３２１Ａ１，３２３１，３２４１，３２５１，３２６１がそれぞれ接合されるランド２２１Ａ１，２２３１，２２４１，２２５１，２２６１が形成されている。また、表層２００ａには、電源端子３２１Ａ２，３２３２，３２４２，３２５２，３２６２がそれぞれ接合されるランド２２１Ａ２，２２３２，２２４２，２２５２，２２６２が形成されている。
ここで、各電源端子３２１Ａ１，３２１Ａ２は、第１電源端子と第２電源端子とを兼ねており、上記第１実施形態よりも電源端子の数が削減されている。
電源パターン２１１Ａは、表層２００ａにおいて基幹電源パターン２０１から第１領域Ｒ１に導かれ、各端子群３５１Ａ，３５２Ａの電源端子３２１Ａ１，３２１Ａ２をつなぐように配線されている。
第２実施形態では、電源パターン２１１Ａは、第１領域Ｒ１において各電源端子３２１Ａ１，３２１Ａ２に分岐するように配線されている。この電源パターン２１１Ａにより、複数の端子群３５１Ａ，３５２Ａの電源端子３２１Ａ１，３２１Ａ２は、基幹電源パターン２０１に電気的に接続されている。
以上、第２実施形態においても、電源電位の変動を低減し、放射ノイズを抑制しつつ、基幹電源パターン２０１〜２０３及び電源パターン２１１Ａ〜２１３を表層２００ａに配線することができるので、プリント配線板の層数を削減することが可能となる。
［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図６は、本発明の第３実施形態に係るプリント回路板の説明図である。図６（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図６（ｂ）は、ＬＳＩの平面図である。なお、第３実施形態において、上記第１，第２実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第１実施形態では、図３に示すように、各電源パターン２１１〜２１３が、第１領域Ｒ１の１つの角部Ｃ１を通過するように配線されている場合について説明したが、複数の角部のいずれかを通過するように配線されている場合であってもよい。
第３実施形態のプリント配線板は、図６（ａ）に示すように、表層２００ａにおいて第２領域Ｒ２に配置された、電源回路により互いに異なる直流電圧が印加される第１〜第３基幹電源パターンである基幹電源パターン２０１Ｂ，２０２，２０３を有している。基幹電源パターン２０１Ｂは第１領域Ｒ１の角部Ｃ２近傍まで延びて配線され、基幹電源パターン２０２，基幹電源パターン２０３は第１領域Ｒ１の角部Ｃ２とは異なる角部Ｃ１近傍まで延びて配線されている。そして、電源パターン２１１Ｂは、基幹電源パターン２０１Ｂから第１領域Ｒ１の角部Ｃ２を通過して第１領域Ｒ１に導かれる。また、電源パターン２１２，２１３は、基幹電源パターン２０２，２０３から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれる。つまり、電源パターン２１１Ｂと電源パターン２１２，２１３とが互いに異なる角部Ｃ１，Ｃ２を通過して配線されている。
このように、電源パターン２１２，２１３は、基幹電源パターン２０２，２０３から第１領域Ｒ１へ侵入する方向に配線されており、電源パターン２１１Ｂは、基幹電源パターン２０１Ｂから第１領域Ｒ１へ侵入する方向に配線されている。これら電源パターン２１１Ｂと電源パターン２１２，２１３とは、侵入方向が異なっており、２方向からの給電となっている。なお、説明を簡単にするため、第３実施形態では侵入方向を２方向で記載しているが、３方向以上あっても良い。
また、上記第１実施形態では、基幹グラウンドパターンが内層に配置されている場合について説明した。第３実施形態では、プリント配線板は、表層２００ａにおいて第２領域Ｒ２に配置された基幹グラウンドパターン２０６，２０７を有している。各基幹グラウンドパターン２０６，２０７は、電源回路のグラウンド端子に接続された導体パターンである。
第３実施形態では、基幹グラウンドパターン２０６は、電源回路から第１領域Ｒ１の角部Ｃ２近傍に延びて配線され、基幹グラウンドパターン２０７は、電源回路から第１領域Ｒ１の角部Ｃ２とは異なる角部Ｃ１近傍に延びて配線されている。
ＬＳＩ３００Ｂは、図６（ｂ）に示すように、複数の端子群として２つの端子群３５１Ｂ，３５２Ｂを有している。端子群３５１Ｂは、上記第１実施形態と同様に、電源端子３２１１〜３２６１を有し、端子群３５２Ｂは、上記第１実施形態と同様に、電源端子３２１２〜３２６２を有している。更に第３実施形態では、端子群３５１Ｂは、第１乃至第４グラウンド端子であるグラウンド端子３６１１〜３６４１を有している。端子群３５２Ｂは、第１乃至第４グラウンド端子であるグラウンド端子３６１２〜３６４２を有している。
第１グラウンド端子であるグラウンド端子３６１は、第１電源端子である電源端子３２１と第３電源端子である電源端子３２３との間に配置されている。第２グラウンド端子であるグラウンド端子３６２は、第２電源端子である電源端子３２２と第４電源端子である電源端子３２４との間に配置されている。また、第３グラウンド端子であるグラウンド端子３６３は、第３電源端子である電源端子３２３と第５電源端子である電源端子３２５との間に配置されている。第４グラウンド端子であるグラウンド端子３６４は、第４電源端子である電源端子３２４と第６電源端子である電源端子３２６との間に配置されている。
プリント配線板は、表層２００ａに配置された、第１グラウンドパターンであるグラウンドパターン２３１、及び第２グラウンドパターンであるグラウンドパターン２３２を有している。また、プリント配線板は、表層２００ａに配置され、端子群３５１Ｂ，３５２Ｂにそれぞれ対応するランド群２５１Ｂ，２５２Ｂを有している。
ランド群２５１Ｂは、上記第１実施形態と同様のランド２２１１〜２２６１を有し、ランド群２５２Ｂは、上記第１実施形態と同様のランド２２１２〜２２６２を有している。
更に、ランド群２５１Ｂは、端子群３５１Ｂのグラウンド端子３６１１が接合される第１グラウンド用ランドであるランド２６１１、グラウンド端子３６２１が接合される第２グラウンド用ランドであるランド２６２１を有している。また、ランド群２５１Ｂは、端子群３５１Ｂのグラウンド端子３６３１が接合される第３グラウンド用ランドであるランド２６３１、端子群３５１Ｂのグラウンド端子３６４１が接合される第４グラウンド用ランドであるランド２６４１を有している。
また、ランド群２５２Ｂは、端子群３５２Ｂのグラウンド端子３６１２が接合される第１グラウンド用ランドであるランド２６１２，グラウンド端子３６２２が接合される第２グラウンド用ランドであるランド２６２２を有している。また、ランド群２５２Ｂは、端子群３５２Ｂのグラウンド端子３６３２が接合される第３グラウンド用ランドであるランド２６３２，グラウンド端子３６４２が接合される第４グラウンド用ランドであるランド２６４２を有している。
グラウンドパターン２３１は、端子群３５１Ｂに対応するランド群２５１Ｂのランド２６１１，２６２１及び端子群３５２Ｂに対応するランド群２５２Ｂのランド２６１２，２６２２をつなぐように配線されている。
グラウンドパターン２３１は、基幹グラウンドパターン２０６に電気的に接続された導体パターンである。端子群３５１Ｂのグラウンド端子３６１１，３６２１及び端子群３５２Ｂのグラウンド端子３６１２，３６２２は、グラウンドパターン２３１で基幹グラウンドパターン２０６に電気的に接続されている。
グラウンドパターン２３２は、端子群３５１Ｂに対応するランド群２５１Ｂのランド２６３１，２６４１及び端子群３５２Ｂに対応するランド群２５２Ｂのランド２６３２，２６４２をつなぐように配線されている。
このグラウンドパターン２３２は、基幹グラウンドパターン２０７に電気的に接続された導体パターンである。端子群３５１Ｂのグラウンド端子３６３１，３６４１及び端子群３５２Ｂのグラウンド端子３６３２，３６４２は、グラウンドパターン２３２で基幹グラウンドパターン２０７に電気的に接続されている。
第３実施形態では、グラウンドパターン２３１は、電源パターン２１１Ｂと電源パターン２１２との間に配線されている。グラウンドパターン２３１は、基幹グラウンドパターン２０６から第１領域Ｒ１の角部Ｃ２を通過して第１領域Ｒ１に導かれている。
そして、グラウンドパターン２３１は、端子群３５１Ｂにおけるグラウンド端子３６１１とグラウンド端子３６２１とを電源端子３２１１，３２２１を跨いで第２領域Ｒ２でつないでいる。また、グラウンドパターン２３１は、端子群３５２Ｂにおけるグラウンド端子３６１２とグラウンド端子３６２２とを電源端子３２１２，３２２２を跨いで第２領域Ｒ２でつないでいる。
即ち、グラウンドパターン２３１は、端子群３５１Ｂに対応するランド群２５１Ｂのランド２６１１とランド２６２１を第２領域Ｒ２でつないでいる。また、グラウンドパターン２３１は、端子群３５２Ｂに対応するランド群２５２Ｂのランド２６１２とランド２６２２を第２領域Ｒ２でつないでいる。
また、グラウンドパターン２３１は、互いに隣接する２つの端子群３５１Ｂ，３５２Ｂの間で、一方の端子群３５１Ｂのグラウンド端子３６１１と他方の端子群３５２Ｂのグラウンド端子３６２２とを第１領域Ｒ１でつないでいる。
即ち、グラウンドパターン２３１は、互いに隣接する２つのランド群２５１Ｂ，２５２Ｂの間で、一方のランド群２５１Ｂのランド２６１１と他方のランド群２５２Ｂのランド２６２２とを第１領域Ｒ１でつないでいる。
このように、第３実施形態では、グラウンドパターン２３１は、基幹グラウンドパターン２０６から、端子群３５１Ｂ，３５２Ｂのグラウンド端子３６１１，３６２１，３６１２，３６２２を一筆書き状につなぐように形成されている。換言すると、グラウンドパターン２３１が一筆書き状となるように、ＬＳＩ３００Ｂの各グラウンド端子３６１１，３６２１，３６１２，３６２２が配置されている。なお、第３実施形態では、基幹グラウンドパターン２０６とグラウンドパターン２３１とは連続した１本の導体パターンで一体に形成されている。
また、グラウンドパターン２３２は、電源パターン２１２と電源パターン２１３との間に配線されている。グラウンドパターン２３２は、基幹グラウンドパターン２０７から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。
そして、グラウンドパターン２３２は、端子群３５１Ｂにおけるグラウンド端子３６３１，３６４１を、電源端子３２１１〜３２４１及びグラウンド端子３６１１，３６２１を跨いで第２領域Ｒ２でつないでいる。また、グラウンドパターン２３２は、端子群３５２Ｂにおけるグラウンド端子３６３２，３６４２を、電源端子３２１２〜３２４２及びグラウンド端子３６１２，３６２２を跨いで第２領域Ｒ２でつないでいる。
即ち、グラウンドパターン２３２は、ランド群２５１Ｂにおけるランド２６３１とランド２６４１、ランド群２５２Ｂにおけるランド２６３２とランド２６４２を第２領域Ｒ２でつないでいる。
また、グラウンドパターン２３２は、互いに隣接する２つの端子群３５１Ｂ，３５２Ｂの間で、一方の端子群３５１Ｂのグラウンド端子３６３１と他方の端子群３５２Ｂのグラウンド端子３６４２とを第１領域Ｒ１でつないでいる。
即ちグラウンドパターン２３２は、互いに隣接する２つのランド群２５１Ｂ，２５２Ｂの間で、一方のランド群２５１Ｂのランド２６３１と他方のランド群２５２Ｂのランド２６４２とを第１領域Ｒ１でつないでいる。
このように、第３実施形態では、グラウンドパターン２３２は、基幹グラウンドパターン２０７から、端子群３５１Ｂ，３５２Ｂのグラウンド端子３６３１，３６４１，３６３２，３６４２を一筆書き状につなぐように形成されている。換言すると、グラウンドパターン２３２が一筆書き状となるように、ＬＳＩ３００Ｂの各グラウンド端子３６３１，３６４１，３６３２，３６４２が配置されている。なお、第３実施形態では、基幹グラウンドパターン２０７とグラウンドパターン２３２とは連続した１本の導体パターンで一体に形成されている。
第３実施形態では、電源パターン２１１Ｂ，２１２，２１３とグラウンドパターン２３１，２３２との間に接続された複数のコンデンサからなるコンデンサ群３７１及びコンデンサ群３７２が第２領域Ｒ２に実装されている。具体的には、各端子群３５１Ｂ，３５２Ｂにおいて、電源端子３２１とグラウンド端子３６１との間、電源端子３２２とグラウンド端子３６２との間、電源端子３２３とグラウンド端子３６１との間にコンデンサが接続されている。また、各端子群３５１Ｂ，３５２Ｂにおいて、電源端子３２４とグラウンド端子３６２との間、電源端子３２３とグラウンド端子３６３との間、電源端子３２４とグラウンド端子３６４との間にコンデンサが接続されている。また、電源端子３２５とグラウンド端子３６３との間、電源端子３２６とグラウンド端子３６４との間にコンデンサが接続されている。なお、説明を簡単にするため、第３実施形態では２つのコンデンサ群３７１，３７２としているが、コンデンサ群は２つ以上あっても良い。
以上、これら基幹グラウンドパターン２０６，２０７及びグラウンドパターン２３１，２３２は、互いに交差しないように、同一層である表層２００ａに配置されている。これにより、プリント配線板の内層においてグラウンド層を省略することができるので、プリント配線板の層数を削減することができる。
特に、第３実施形態では、表層２００ａに電源パターン２０１Ｂ〜２０３，２１１Ｂ〜２１３、グラウンドパターン２０６，２０７，２３１，２３２、及び不図示の信号パターンを配置している。これにより、プリント配線板を単層化した片面基板とすることができる。
また、ＬＳＩ３００Ｂの電源端子近傍にコンデンサ群３７１，３７２を配置することができ、ＬＳＩ３００Ｂの過渡的な電流引き込みに起因する電位変動抑制効果を向上できる。以上から、上記第１実施形態の効果に加え、電位変動抑制効果を更に高めることが可能となる。
［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図７は、本発明の第４実施形態に係るプリント回路板の説明図である。図７（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図７（ｂ）は、ＬＳＩの平面図である。なお、第４実施形態において、上記第１〜第３実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第１実施形態では、電源パターン２１１〜２１３が、図３に示すように、第１領域Ｒ１の角部Ｃ１を通過して配線されている場合について説明した。第４実施形態では、第１〜第３電源パターンである電源パターン２１１Ｃ〜２１３Ｃが、図７（ａ）に示すように、第１領域Ｒ１の辺部Ｓ１を通過して配線されている場合について説明する。
第４実施形態では、プリント配線板は、表層２００ａにおいて第２領域Ｒ２に配置された第１〜第３基幹電源パターンである基幹電源パターン２０１Ｃ，２０２Ｃ，２０３Ｃを有している。各基幹電源パターン２０１Ｃ，２０２Ｃ，２０３Ｃは、電源回路から第１領域Ｒ１の辺部Ｓ１近傍まで延びて配線されている。各基幹電源パターン２０１Ｃ，２０２Ｃ，２０３Ｃには、電源回路により互いに異なる直流電圧が印加される。
図７（ｂ）に示すＬＳＩ３００Ｃは、半導体素子に電気的に接続され、本体部３１０Ｃから外側に突出する、端子群３５１，３５２以外の第７〜第９電源端子である３つの電源端子３８１〜３８３を有している。各電源端子３８１〜３８３は、各基幹電源パターン２０１Ｃ，２０２Ｃ，２０３Ｃに電気的に接続され、各基幹電源パターン２０１Ｃ，２０２Ｃ，２０３Ｃから互いに異なる直流電圧が供給される。
プリント配線板は、表層２００ａに配置された、基幹電源パターン２０１Ｃに電気的に接続された第１電源パターンである電源パターン２１１Ｃを有している。また、プリント配線板は、表層２００ａに配置された、基幹電源パターン２０２Ｃに電気的に接続された第２電源パターンである電源パターン２１２Ｃを有している。また、プリント配線板は、表層２００ａに配置された、基幹電源パターン２０３Ｃに電気的に接続された第３電源パターンである電源パターン２１３Ｃを有している。
電源パターン２１１Ｃは、端子群３５１の電源端子３２１１，３２２１、端子群３５２の電源端子３２１２，３２２２をつなぐように配線されている。複数の端子群３５１，３５２の電源端子３２１１，３２２１，３２１２，３２２２は、電源パターン２１１Ｃで基幹電源パターン２０１Ｃに電気的に接続されている。
即ち、電源パターン２１１Ｃは、ランド群２５１のランド２２１１，２２２１、ランド群２５２のランド２２１２，２２２２をつなぐように配線されている。複数のランド群２５１，２５２のランド２２１１，２２２１，２２１２，２２２２は、電源パターン２１１Ｃで基幹電源パターン２０１Ｃに電気的に接続されている。
電源パターン２１１Ｃは、基幹電源パターン２０１Ｃから第１領域Ｒ１の辺部Ｓ１を通過して第１領域Ｒ１に導かれている。その際、電源パターン２１１Ｃは、電源端子３８１が接合されたランド２８１に電気的に接続されている。
このように、電源パターン２１１Ｃは、電源端子３８１が接合されたランド２８１を介して第１領域Ｒ１に導かれている。したがって、電源パターン２１１Ｃを配線するために端子間の間隔を変更する必要が無い。なお、電源パターン２１１Ｃの各端子群３５１，３５２における接続構造、端子群間の接続構造は、上記第１実施形態の電源パターン２１１と同様である。
また、電源パターン２１２Ｃは、端子群３５１の電源端子３２３１，３２４１、端子群３５２の電源端子３２３２，３２４２をつなぐように配線されている。複数の端子群３５１，３５２の電源端子３２３１，３２４１，３２３２，３２４２は、電源パターン２１２Ｃで基幹電源パターン２０２Ｃに電気的に接続されている。
即ち、電源パターン２１２Ｃは、ランド群２５１のランド２２３１，２２４１、ランド群２５２のランド２２３２，２２４２をつなぐように配線されている。複数のランド群２５１，２５２のランド２２３１，２２４１，２２３２，２２４２は、電源パターン２１２Ｃで基幹電源パターン２０２Ｃに電気的に接続されている。
電源パターン２１２Ｃは、基幹電源パターン２０２Ｃから第１領域Ｒ１の辺部Ｓ１を通過して第１領域Ｒ１に導かれている。その際、電源パターン２１２Ｃは、電源端子３８２が接合されたランド２８２に電気的に接続されている。このように、電源パターン２１２Ｃは、電源端子３８２が接合されたランド２８２を介して第１領域Ｒ１に導かれている。したがって、電源パターン２１２Ｃを配線するために端子間の間隔を変更する必要が無い。なお、電源パターン２１２Ｃの各端子群３５１，３５２における接続構造、端子群間の接続構造は、上記第１実施形態の電源パターン２１２と同様である。
また、電源パターン２１３Ｃは、端子群３５１の電源端子３２５１，３２６１、端子群３５２の電源端子３２５２，３２６２をつなぐように配線されている。複数の端子群３５１，３５２の電源端子３２５１，３２６１，３２５２，３２６２は、電源パターン２１３Ｃで基幹電源パターン２０３Ｃに電気的に接続されている。
即ち、電源パターン２１３Ｃは、ランド群２５１のランド２２５１，２２６１、ランド群２５２のランド２２５２，２２６２をつなぐように配線されている。複数のランド群２５１，２５２のランド２２５１，２２６１，２２５２，２２６２は、電源パターン２１３Ｃで基幹電源パターン２０３Ｃに電気的に接続されている。
電源パターン２１３Ｃは、基幹電源パターン２０３Ｃから第１領域Ｒ１の辺部Ｓ１を通過して第１領域Ｒ１に導かれている。その際、電源パターン２１３Ｃは、電源端子３８３が接合されたランド２８３に電気的に接続されている。このように、電源パターン２１３Ｃは、電源端子３８３が接合されたランド２８３を介して第１領域Ｒ１に導かれている。したがって、電源パターン２１３Ｃを配線するために端子間の間隔を変更する必要が無い。なお、各端子群３５１，３５２における接続構造、端子群間の接続構造は、上記第１実施形態の電源パターン２１３と同様である。
第４実施形態では、電源パターン２１１Ｃは、基幹電源パターン２０１Ｃから、端子群３５１，３５２の電源端子３２１１，３２２１，３２１２，３２２２を一筆書き状につなぐように形成されている。換言すると、電源パターン２１１Ｃが一筆書き状となるように、ＬＳＩ３００Ｃの各電源端子３２１１，３２２１，３２１２，３２２２が配置されている。
また、電源パターン２１２Ｃは、基幹電源パターン２０２Ｃから、端子群３５１，３５２の電源端子３２３１，３２４１，３２３２，３２４２を一筆書き状につなぐように形成されている。換言すると、電源パターン２１２Ｃが一筆書き状となるように、ＬＳＩ３００Ｃの各電源端子３２３１，３２４１，３２３２，３２４２が配置されている。
また、電源パターン２１３Ｃは、基幹電源パターン２０３Ｃから、各端子群３５１，３５２の各電源端子３２５１，３２６１，３２５２，３２６２を一筆書き状につなぐように形成されている。換言すると、電源パターン２１３Ｃが一筆書き状となるように、ＬＳＩ３００Ｃの各電源端子３２５１，３２６１，３２５２，３２６２が配置されている。
なお、第４実施形態では、基幹電源パターン２０１Ｃと電源パターン２１１Ｃとは連続した１本の導体パターンで一体に形成されている。同様に、基幹電源パターン２０２Ｃと電源パターン２１２Ｃとは連続した１本の導体パターンで一体に形成され、基幹電源パターン２０３Ｃと電源パターン２１３Ｃとは連続した１本の導体パターンで一体に形成されている。
以上、第４実施形態では、電源電位の変動を低減し、放射ノイズを抑制しつつ、基幹電源パターン２０１Ｃ〜２０３Ｃ及び電源パターン２１１Ｃ〜２１３Ｃを表層２００ａに配線することができるので、プリント配線板の層数を削減することが可能となる。
［第５実施形態］
次に、本発明の第５実施形態に係るプリント回路板について説明する。図８は、本発明の第５実施形態に係るプリント回路板の説明図である。図８（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図８（ｂ）は、ＬＳＩの平面図である。なお、第５実施形態において、上記第１〜第４実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第４実施形態では、図７に示すように、電源パターン２１１Ｃが一筆書き状に形成されている場合について説明したが、これに限定するものではない。図８（ａ）に示すように、第１電源パターンである電源パターン２１１Ｄが一筆書き状でなくてもよい。
第５実施形態では、図８（ｂ）に示すように、ＬＳＩ３００Ｄは、複数の端子群として上記第２実施形態と同様の２つの端子群３５１Ａ，３５２Ａを有している。ＬＳＩ３００Ｄの各端子群３５１Ａ，３５２Ａは、電源端子３２３〜３２６とは異なる直流電圧が印加される１つの電源端子３２１Ａを有している。
ここで、各電源端子３２１Ａ１，３２１Ａ２は、第１電源端子と第２電源端子とを兼ねており、第５実施形態では、上記第４実施形態よりも電源端子の数が削減されている。
電源パターン２１１Ｄは、表層２００ａにおいて基幹電源パターン２０１Ｃから第１領域Ｒ１に導かれ、端子群３５１Ａ，３５２Ａの電源端子３２１Ａ１，３２１Ａ２をつなぐように配線されている。第５実施形態では、電源パターン２１１Ｄは、第１領域Ｒ１において各電源端子３２１Ａ１，３２１Ａ２に分岐するように配線されている。この電源パターン２１１Ｄにより、複数の端子群３５１Ａ，３５２Ａの電源端子３２１Ａ１，３２１Ａ２は、電源端子３８１が接合されたランド２８１を介して基幹電源パターン２０１Ｃに電気的に接続されている。
以上、第５実施形態においても、電源電位の変動を低減し、放射ノイズを抑制しつつ、基幹電源パターン２０１Ｃ〜２０３Ｃ及び電源パターン２１１Ｄ〜２１３Ｃを表層２００ａに配線することができるので、プリント配線板の層数を削減することが可能となる。
［第６実施形態］
次に、本発明の第６実施形態に係るプリント回路板について説明する。図９は、本発明の第６実施形態に係るプリント回路板の説明図である。図９（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図９（ｂ）は、ＬＳＩの平面図である。なお、第６実施形態において、上記第１〜第５実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第４実施形態では、図７に示すように、第１〜第３電源パターンである電源パターン２１１Ｃ〜２１３Ｃが、第１領域Ｒ１の１つの辺部Ｓ１を通過して配線されている場合について説明したが、これに限定するものではない。各電源パターンを複数の辺部のいずれかを通過するように配線してもよい。
第６実施形態では、プリント配線板は、表層２００ａにおいて第２領域Ｒ２に配置された第１、第２、第３電源パターンである基幹電源パターン２０１Ｃ，２０２Ｅ，２０３Ｃを有している。各基幹電源パターン２０１Ｃ，２０３Ｃは、上記第４実施形態と同様、電源回路から第１領域Ｒ１の辺部Ｓ１近傍まで延びて配線されている。また、基幹電源パターン２０２Ｅは、電源回路から第１領域Ｒ１の辺部Ｓ１とは異なる辺部Ｓ２近傍まで延びて配線されている。各基幹電源パターン２０１Ｃ，２０２Ｅ，２０３Ｃには、電源回路により互いに異なる直流電圧が印加される。
ＬＳＩ３００Ｅは、半導体素子に電気的に接続され、本体部３１０Ｅから外側に突出する、３つの電源端子３８１，３８２Ｅ，３８３を有している。
各電源端子３８１，３８２Ｅ，３８３は、各基幹電源パターン２０１Ｃ，２０２Ｅ，２０３Ｃに電気的に接続され、各基幹電源パターン２０１Ｃ，２０２Ｅ，２０３Ｃから互いに異なる直流電圧が供給される。
プリント配線板は、表層２００ａにおいて、端子群３５１に対応するランド群２５１のランド２２３１，２２４１と、端子群３５２に対応するランド群２５２のランド２２３２，２２４２とをつなぐように配線された電源パターン２１２Ｅを有する。つまり、第３電源パターンである電源パターン２１２Ｅが、上記第４実施形態の電源パターン２１２Ｃと配線構造が異なる。電源パターン２１２Ｅは、基幹電源パターン２０２Ｅに電気的に接続された導体パターンである。複数の端子群３５１，３５２の電源端子３２３１，３２４１，３２３２，３２４２が電源パターン２１２Ｅで基幹電源パターン２０２Ｅに電気的に接続されている。
電源パターン２１２Ｅは、基幹電源パターン２０２Ｅから第１領域Ｒ１の辺部Ｓ１とは異なる辺部Ｓ２を通過して第１領域Ｒ１に導かれている。その際、電源パターン２１２Ｅは、電源端子３８２Ｅが接合されたランド２８２Ｅに電気的に接続されている。このように、電源パターン２１２Ｅは、電源端子３８２Ｅが接合されたランド２８２Ｅを介して第１領域Ｒ１に導かれている。したがって、電源パターン２１２Ｅを配線するために端子間の間隔を変更する必要が無い。なお、各端子群３５１，３５２における接続構造、端子群間の接続構造は、上記第４実施形態の電源パターン２１２Ｃと同様である。
このように電源パターン２１１Ｃ，２１３Ｃが、基幹電源パターン２０１Ｃ，２０３Ｃから第１領域Ｒ１へ侵入する方向と、電源パターン２１２Ｅが、基幹電源パターン２０２Ｅから第１領域Ｒ１へ侵入する方向が異なっており、２方向からの給電となっている。なお、説明を簡単にするため、第６実施形態では侵入方向を２方向で記載しているが、３方向以上あっても良い。
以上、第６実施形態では、電源電位の変動を低減し、放射ノイズを抑制しつつ、基幹電源パターン２０１Ｃ，２０２Ｅ，２０３Ｃ及び電源パターン２１１Ｃ，２１２Ｅ，２１３Ｃを表層２００ａに配線することができる。したがって、プリント配線板の層数を削減することが可能となる。
［第７実施形態］
次に、本発明の第７実施形態に係るプリント回路板について説明する。図１０は、本発明の第７実施形態に係るプリント回路板の説明図である。図１０（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図１０（ｂ）は、ＬＳＩの平面図である。なお、第７実施形態において、上記第１〜第６実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第６実施形態では、基幹グラウンドパターンが内層に配置されている場合について説明した。第７実施形態では、プリント配線板は、図１０（ａ）に示すように、表層２００ａにおいて第２領域Ｒ２に配置された基幹グラウンドパターン２０６Ｆ，２０７Ｆを有している。各基幹グラウンドパターン２０６Ｆ，２０７Ｆは、電源回路のグラウンド端子に接続された導体パターンである。
第７実施形態では、基幹グラウンドパターン２０６Ｆ，２０７Ｆは、電源回路から第１領域Ｒ１の辺部Ｓ１近傍に延びて配線されている。
図１０（ｂ）に示すように、ＬＳＩ３００Ｆは、複数の端子群として、上記第３実施形態と同様の２つの端子群３５１Ｂ，３５２Ｂを有している。端子群３５１Ｂは、上記第３実施形態と同様、電源端子３２１１〜３２６１及びグラウンド端子３６１１〜３６４１を有している。また、端子群３５２Ｂは、上記第３実施形態と同様、電源端子３２１２〜３２６２及びグラウンド端子３６１２〜３６４２を有している。
更に、第７実施形態では、ＬＳＩ３００Ｆは、半導体素子に電気的に接続され、本体部から外側に突出する、端子群３５１Ｂ，３５２Ｂ以外の３つの電源端子３８１〜３８３の他、２つのグラウンド端子３９１，３９２を有している。
グラウンド端子３９１は、電源端子３８１と電源端子３８２との間に配置され、グラウンド端子３９２は、電源端子３８２と電源端子３８３との間に配置されている。
プリント配線板は、表層２００ａに配置された、第１グラウンドパターンであるグラウンドパターン２３１Ｆ、第２グラウンドパターンであるグラウンドパターン２３２Ｆを有する。グラウンドパターン２３１Ｆは、基幹グラウンドパターン２０６Ｆに電気的に接続された導体パターンである。グラウンドパターン２３２Ｆは、基幹グラウンドパターン２０７Ｆに電気的に接続された導体パターンである。
また、プリント配線板は、上記第３実施形態と同様、端子群３５１Ｂ，３５２Ｂに対応するランド群２５１Ｂ，２５２Ｂを有する。更に、プリント配線板は、電源端子３８１〜３８３が接合されるランド２８１〜２８３を有する他、グラウンド端子３９１，３９２が接合されるグラウンド用ランドであるランド２９１，２９２を有する。
グラウンドパターン２３１Ｆは、ランド群２５１Ｂのランド２６１１，２６２１、ランド群２５２Ｂのランド２６１２，３６２２、及びランド２９１をつなぐように配線されている。
グラウンド端子３９１及び複数の端子群３５１Ｂ，３５２Ｂのグラウンド端子３６１１，３６２１，３６１２，３６２２は、グラウンドパターン２３１Ｆで基幹グラウンドパターン２０６Ｆに電気的に接続されている。
グラウンドパターン２３１Ｆは、基幹グラウンドパターン２０６Ｆから第１領域Ｒ１の辺部Ｓ１を通過して第１領域Ｒ１に導かれている。その際、グラウンドパターン２３１Ｆは、グラウンド端子３９１が接合されたランド２９１に電気的に接続されている。このように、グラウンドパターン２３１Ｆは、グラウンド端子３９１が接合されたランド２９１を介して第１領域Ｒ１に導かれている。したがって、グラウンドパターン２３１Ｆを配線するために端子間の間隔を変更する必要が無い。なお、グラウンドパターン２３１Ｆの各端子群３５１Ｂ，３５２Ｂにおける接続構造、端子群間の接続構造は、上記第３実施形態のグラウンドパターン２３１と同様である。
また、グラウンドパターン２３２Ｆは、ランド群２５１Ｂのランド２６３１，２６４１、ランド群２５２Ｂのランド２６３２，２６４２をつなぐように配線されている。
グラウンド端子３９２及び複数の端子群３５１Ｂ，３５２Ｂのグラウンド端子３６３１，３６４１，３６３２，３６４２がグラウンドパターン２３２Ｆで基幹グラウンドパターン２０７Ｆに電気的に接続されている。
このグラウンドパターン２３２Ｆは、基幹グラウンドパターン２０７Ｆから第１領域Ｒ１の辺部Ｓ１を通過して第１領域Ｒ１に導かれている。その際、グラウンドパターン２３２Ｆは、グラウンド端子３９２が接合されたランド２９２に電気的に接続されている。このように、グラウンドパターン２３２Ｆは、グラウンド端子３９２が接合されたランド２９２を介して第１領域Ｒ１に導かれている。したがって、グラウンドパターン２３２Ｆを配線するために端子間の間隔を変更する必要が無い。なお、グラウンドパターン２３２Ｆの各端子群３５１Ｂ，３５２Ｂにおける接続構造、端子群間の接続構造は、上記第３実施形態のグラウンドパターン２３２と同様である。
第７実施形態では、グラウンドパターン２３１Ｆは、基幹グラウンドパターン２０６Ｆから、グラウンド端子３９１及び端子群３５１Ｂ，３５２Ｂのグラウンド端子３６１１，３６２１，３６１２，３６２２を一筆書き状につなぐように形成されている。換言すると、グラウンドパターン２３１Ｆが一筆書き状となるように、ＬＳＩ３００Ｆの各グラウンド端子３６１１，３６２１，３６１２，３６２２，３９１が配置されている。なお、第７実施形態では、基幹グラウンドパターン２０６Ｆとグラウンドパターン２３１Ｆとは連続した１本の導体パターンで一体に形成されている。
また、グラウンドパターン２３２Ｆは、基幹グラウンドパターン２０７Ｆから、グラウンド端子３９２及び端子群３５１Ｂ，３５２Ｂのグラウンド端子３６３１，３６４１，３６３２，３６４２を一筆書き状につなぐように形成されている。換言すると、グラウンドパターン２３２Ｆが一筆書き状となるように、ＬＳＩ３００Ｆの各グラウンド端子３６３１，３６４１，３６３２，３６４２，３９２が配置されている。なお、第７実施形態では、基幹グラウンドパターン２０７Ｆとグラウンドパターン２３２Ｆとは連続した１本の導体パターンで一体に形成されている。
第７実施形態では、電源パターン２１１Ｃ，２１２Ｃ，２１３Ｃとグラウンドパターン２３１Ｆ，２３２Ｆとの間に接続された複数のコンデンサからなるコンデンサ群３７１及びコンデンサ群３７２が第２領域Ｒ２に実装されている。なお、説明を簡単にするため、第７実施形態では２つのコンデンサ群３７１，３７２としているが、コンデンサ群は２つ以上あっても良い。
以上、これら基幹グラウンドパターン２０６Ｆ，２０７Ｆ及びグラウンドパターン２３１Ｆ，２３２Ｆは、互いに交差せず、同一層である表層２００ａに配置されている。これにより、プリント配線板の内層においてグラウンド層を省略することができるので、プリント配線板の層数を削減することができる。
特に、第７実施形態では、表層２００ａに電源パターン２０１Ｃ〜２０３Ｃ，２１１Ｃ〜２１３Ｃ、グラウンドパターン２０６Ｆ，２０７Ｆ，２３１Ｆ，２３２Ｆ、及び不図示の信号パターンを配置している。これにより、プリント配線板を単層化した片面基板とすることができる。
また、ＬＳＩ３００Ｆの電源端子近傍にコンデンサ群３７１，３７２を配置することができ、ＬＳＩ３００Ｆの過渡的な電流引き込みに起因する電位変動抑制効果を向上できる。以上から、上記第４実施形態の効果に加え、電位変動抑制効果を更に高めることが可能となる。
［第８実施形態］
次に、本発明の第８実施形態に係るプリント回路板について説明する。図１１は、本発明の第８実施形態に係るプリント回路板の説明図である。図１１（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図１１（ｂ）は、ＬＳＩの平面図である。なお、第８実施形態において、上記第１〜第７実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第７実施形態では、図１０に示すように、電源パターン２１１Ｃが一筆書き状に形成されている場合について説明したが、これに限定するものではない。図１１（ａ）に示すように、第１電源パターンである電源パターン２１１Ｄが一筆書き状でなくてもよい。
第８実施形態では、図１１（ｂ）に示すように、ＬＳＩ３００Ｇは、複数の端子群として２つの端子群３５１Ｇ，３５２Ｇを有している。端子群３５１Ｇは、上記第５実施形態と同様、電源端子３２３１〜３２６１と、電源端子３２３１〜３２６１とは異なる直流電圧が印加される１つの電源端子３２１Ａ１とを有している。端子群３５２Ｇは、上記第５実施形態と同様、電源端子３２３２〜３２６２と、電源端子３２３２〜３２６２とは異なる直流電圧が印加される１つの電源端子３２１Ａ２とを有している。
ここで、各電源端子３２１Ａ１，３２１Ａ２は、第１電源端子と第２電源端子とを兼ねており、第８実施形態では、上記第７実施形態よりも電源端子の数が削減されている。
更に、端子群３５１Ｇは、グラウンド端子３６１１〜３６４１を有し、端子群３５２Ｇは、グラウンド端子３６１２〜３６４２を有している。
端子群３５１Ｇにおいて、グラウンド端子３６１１は、電源端子３２１Ａ１と電源端子３２３１との間に配置され、グラウンド端子３６２１は、電源端子３２１Ａ１と電源端子３２４１との間に配置されている。また、端子群３５１Ｇにおいて、グラウンド端子３６３１は、電源端子３２３１と電源端子３２５１との間に配置され、グラウンド端子３６４１は、電源端子３２４１と電源端子３２６１との間に配置されている。
同様に、端子群３５２Ｇにおいて、グラウンド端子３６１２は、電源端子３２１Ａ２と電源端子３２３２との間に配置され、グラウンド端子３６２２は、電源端子３２１Ａ２と電源端子３２４２との間に配置されている。また、端子群３５２Ｇにおいて、グラウンド端子３６３２は、電源端子３２３２と電源端子３２５２との間に配置され、グラウンド端子３６４２は、電源端子３２４２と電源端子３２６２との間に配置されている。
電源パターン２１１Ｄは、表層２００ａにおいて基幹電源パターン２０１Ｃから第１領域Ｒ１に導かれ、端子群３５１Ｇ，３５２Ｇの電源端子３２１Ａ１，３２１Ａ２をつなぐように配線されている。第８実施形態では、上記第５実施形態と同様、電源パターン２１１Ｄは、第１領域Ｒ１において各電源端子３２１Ａ１，３２１Ａ２に分岐するように配線されている。この電源パターン２１１Ｄにより、複数の端子群３５１Ｇ，３５２Ｇの電源端子３２１Ａ１，３２１Ａ２は、基幹電源パターン２０１Ｃに電気的に接続されている。
なお、電源パターン２１１Ｄ，２１２Ｃ，２１３Ｃとグラウンドパターン２３１Ｆ，２３２Ｆとの間に接続された複数のコンデンサからなるコンデンサ群３７１Ｇ及びコンデンサ群３７２Ｇが第２領域Ｒ２に実装されている。説明を簡単にするため、第８実施形態では２つのコンデンサ群３７１Ｇ，３７２Ｇとしているが、コンデンサ群は２つ以上あっても良い。
以上、第８実施形態においても、電源電位の変動を低減し、放射ノイズを抑制しつつ、基幹電源パターン２０１Ｃ〜２０３Ｃ及び電源パターン２１１Ｄ〜２１３Ｃを表層２００ａに配線することができるので、プリント配線板の層数を削減することが可能となる。
特に、第８実施形態では、表層２００ａに電源パターン２０１Ｃ〜２０３Ｃ，２１１Ｄ〜２１３Ｃ、グラウンドパターン２０６Ｆ，２０７Ｆ，２３１Ｆ，２３２Ｆ、及び不図示の信号パターンを配置している。これにより、プリント配線板を単層化した片面基板とすることができる。
また、ＬＳＩ３００Ｇの電源端子近傍にコンデンサ群３７１Ｇ，３７２Ｇを配置することができ、ＬＳＩ３００Ｇの過渡的な電流引き込みに起因する電位変動抑制効果を向上できる。以上から、上記第４実施形態の効果に加え、電位変動抑制効果を更に高めることが可能となる。
［第９実施形態］
次に、本発明の第９実施形態に係るプリント回路板について説明する。図１２は、本発明の第９実施形態に係るプリント回路板の説明図である。図１２（ａ）は、プリント配線板のＬＳＩ近傍の平面図である。図１２（ｂ）は、ＬＳＩの平面図である。なお、第９実施形態において、上記第１〜第８実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第１実施形態では、図３に示すように、電源パターン２１１，２１２，２１３が本体部３１０の周方向に一筆書き状に形成されている場合について説明したが、これに限定するものではない。図１２（ａ）に示すように、第１〜第３電源パターンである電源パターン２１１Ｈ，２１２Ｈ，２１３Ｈが、一筆書き状であるが、本体部３１０Ｈの周方向に沿って形成されていなくてもよい。
第９実施形態では、図１２（ｂ）に示すように、ＬＳＩ３００Ｈは、複数の端子群として、上記第１実施形態と同様の配列の端子群３５１と、上記第１実施形態とは異なる配列の端子群３５２Ｈと、を有する。また、ＬＳＩ３００Ｈは、本体部３１０Ｈの周方向における端子群３５１と端子群３５２Ｈとの間に配置された第７〜第９の電源端子３２７Ｈ，３２８Ｈ，３２９Ｈを有している。
端子群３５１は、上記第１実施形態と同様に配列された電源端子３２１１〜３２６１を有する。
端子群３５２Ｈは、上記第１実施形態と同様、電源端子３２１２〜３２６２を有しているが、端子の配列が上記第１実施形態と異なる。即ち、電源端子３２１２〜３２６２は、表層２００ａを見たときに、時計回りに、電源端子３２２２，３２４２，３２６２，３２５２，３２３２，３２１２の順に配列されている。
第９実施形態では、端子群３５２Ｈにおいて、電源端子３２５２，３２６２を挟むように電源端子３２３２，３２４２が配置され、電源端子３２３２，３２４２を挟むように電源端子３２１２，３２２２が配置されている。
なお、プリント配線板は、表層２００ａに配置され、端子群３５１に対応するランド群２５１と、端子群３５２Ｈに対応するランド群２５２Ｈとを有する。
ランド群２５１，２５２Ｈは、上記第１実施形態のランド群２５１，２５２と同様のランドを有しているが、ランド群２５２Ｈにおけるランドの配列が、端子群３５２Ｈと同様に異なる。即ち、ランド群２５２Ｈのランド２２１２〜２２６２は、表層２００ａを見たときに、時計回りに、ランド２２２２，２２４２，２２６２，２２５２，２２３２，２２１２の順に配列されている。
また、プリント配線板は、電源端子３２７Ｈ〜３２９Ｈが接合されるランド２２７Ｈ〜２２９Ｈを有している。
電源パターン２１１Ｈは、基幹電源パターン２０１から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。そして、電源パターン２１１Ｈは、端子群３５１における電源端子３２１１と電源端子３２２１、端子群３５２Ｈにおける電源端子３２１２と電源端子３２２１とを第２領域Ｒ２でつないでいる。即ち、電源パターン２１１Ｈは、ランド群２５１のランド２２１１とランド２２２１、ランド群２５２Ｈのランド２２１２とランド２２２２を第２領域Ｒ２でつないでいる。
また、電源パターン２１１Ｈは、２つの端子群３５１，３５２Ｈの間で、一方の端子群３５１の電源端子３２１１と他方の端子群３５２Ｈの電源端子３２２２とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１１Ｈは、ランド群２５１のランド２２１１とランド群２５２Ｈのランド２２２２とを第１領域Ｒ１でつないでいる。
なお、電源パターン２１１Ｈは、端子群３５２Ｈに対応するランド群２５２Ｈのランド２２１２とランド２２７Ｈとを第１領域Ｒ１でつないでいる。
また、電源パターン２１２Ｈは、基幹電源パターン２０２から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。そして、電源パターン２１２Ｈは、端子群３５１における電源端子３２３１と電源端子３２４１、端子群３５２Ｈにおける電源端子３２３２と電源端子３２４２とを第２領域Ｒ２でつないでいる。即ち、電源パターン２１２Ｈは、ランド群２５１のランド２２３１とランド２２４１、ランド群２５２Ｈのランド２２３２とランド２２４２を第２領域Ｒ２でつないでいる。
また、電源パターン２１２Ｈは、２つの端子群３５１，３５２Ｈの間で、一方の端子群３５１の電源端子３２３１と他方の端子群３５２Ｈの電源端子３２４２とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１２Ｈは、ランド群２５１のランド２２３１とランド群２５２Ｈのランド２２４２とを第１領域Ｒ１でつないでいる。
なお、電源パターン２１２Ｈは、端子群３５２Ｈに対応するランド群２５２Ｈのランド２２３２とランド２２８Ｈとを第１領域Ｒ１でつないでいる。
また、電源パターン２１３Ｈは、基幹電源パターン２０３から第１領域Ｒ１の角部Ｃ１を通過して第１領域Ｒ１に導かれている。そして、電源パターン２１３Ｈは、端子群３５１における電源端子３２５１と電源端子３２６１、端子群３５２Ｈにおける電源端子３２５２と電源端子３２６２とを第２領域Ｒ２でつないでいる。即ち、電源パターン２１１Ｈは、ランド群２５１のランド２２５１とランド２２６１、ランド群２５２Ｈの２２５２とランド２２６２を第２領域Ｒ２でつないでいる。
また、電源パターン２１３Ｈは、２つの端子群３５１，３５２Ｈの間で、一方の端子群３５１の電源端子３２５１と他方の端子群３５２Ｈの電源端子３２６２とを第１領域Ｒ１でつないでいる。即ち、電源パターン２１３Ｈは、ランド群２５１のランド２２５１とランド群２５２Ｈのランド２２６２とを第１領域Ｒ１でつないでいる。
なお、電源パターン２１３Ｈは、端子群３５２Ｈに対応するランド群２５２Ｈのランド２２５２とランド２２９Ｈとを第１領域Ｒ１でつないでいる。
このように、第９実施形態では、各電源パターン２１１Ｈ〜２１３Ｈが一筆書き状に形成されている。
以上、これら複数の基幹電源パターン２０１〜２０３及び複数の電源パターン２１１Ｈ〜２１３Ｈは、互いに交差せずに、同一層である表層２００ａに配置されている。これにより、プリント配線板の内層において電源層を省略することができるので、プリント配線板の層数を削減することができる。
なお、上記第２〜第８実施形態についても電源パターンが周方向に沿って形成されているが、第９実施形態と同様に、周方向に沿って形成されていなくても良い。
本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
上記第１実施形態では、ＬＳＩの本体部の３つの辺にそれぞれ１つの端子群を配置した場合について説明し、上記第２〜第８実施形態では、ＬＳＩの本体部の２つの辺にそれぞれ１つの端子群を配置した場合について説明したがこれらに限定するものではない。ＬＳＩが２つ以上の端子群を有していれば、これら端子群の配置は任意に設定できる。例えば、１つの辺に複数の端子群が配置されている場合であってもよいし、また、本体部の全ての辺（４つ辺）にそれぞれ１つ又は複数の端子群が配置されている場合であってもよい。
また、上記第１〜第９実施形態では、ＬＳＩがＱＦＰ型の半導体パッケージである場合について説明したが、これに限定するものではない。例えば、ＬＳＩが、ＰＬＣＣ（Ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）型やＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型、ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−ｌｅａｄｅｄ）型の半導体パッケージであってもよい。
また、上記第１〜第９実施形態では、ＬＳＩが３電源（３つの異なる直流電源電圧）で動作する場合について説明したが、これに限定するものではなく、ＬＳＩが２電源以上（２つ以上の異なる直流電源電圧）で動作するものであれば、本発明は適用可能である。その際、基幹電源パターン及び電源パターンは、必要とする電源の数だけ存在することとなる。
また、上記第１〜第９実施形態では、電源回路４００が１つある場合について説明したが、複数の電源回路で構成されても良い。
また、上記第１〜第９実施形態では、各端子群において、電源端子３２３〜３２６が１つの場合について説明したがこれに限定するものではなく、複数の場合であっても本発明は適用可能である。つまり、第２電源端子が１つであっても複数であってもよく、第３電源端子が１つであっても複数であってもよい。例えば、電源端子３２３を第２電源端子としたときに電源端子３２３が複数の場合であってもよい。この場合、電源パターン２１２（２１２Ｃ，２１２Ｆ）は、一筆書き状とはならないこともあるが、表層２００ａに配線することができるので、プリント配線板の層数を削減することができる。
また、上記第２、第５及び第８実施形態では、電源端子３２１Ａが１つの場合について説明したがこれに限定するものではなく、複数の場合であっても本発明は適用可能である。つまり、第１電源端子が１つであっても複数であってもよい。
また、上記第３、第７及び第８実施形態では、各端子群において、電源端子間全てにグラウンド端子を配置して、２つのグラウンド配線（グラウンドパターン及び基幹グラウンドパターン）を配置した場合について説明したが、これに限定するものではない。グラウンドパターン及び基幹グラウンドパターンは、それぞれ少なくとも１つあれば良く、その際は、ＬＳＩのグラウンド端子も、１つのグラウンドパターンを配線できる数だけあればよい。
また、上記第３実施形態では、グラウンドパターン２３１とグラウンドパターン２３２とは、異なる角部Ｃ１，Ｃ２を通じて第１領域Ｒ１に導入されるが、同一の角部を通じて第１領域Ｒ１に導入されるようにしてもよい。同様に、上記第７及び第８実施形態では、グラウンドパターン２３１Ｆ，２３２Ｆが同一の辺部Ｓ１を通じて第１領域Ｒ１に導入される場合について説明したが、異なる辺部を通じて第１領域Ｒ１に導入されるようにしてもよい。
また、上記第１〜第９実施形態では、プリント配線板の表層に実装される半導体パッケージとしてのＬＳＩが１つの場合について説明したが、プリント配線板の表層に実装される半導体パッケージとしてのＬＳＩが複数の場合についても本発明は適用可能である。
１００…プリント回路板、２００…プリント配線板、２００ａ…表層、２０１〜２０３…基幹電源パターン、２１１〜２１３…電源パターン、２２１１〜２２６１，２２１２〜２２６２，２２１３〜２２６３…ランド、２５１，２５２，２５３…ランド群、３００…ＬＳＩ（半導体パッケージ）、３０１…半導体チップ（半導体素子）、３１０…本体部、３２１１〜３２６１，３２１２〜３２６２，３２１３〜３２６３…電源端子、３５１，３５２，３５３…端子群、Ｒ１…第１領域、Ｒ２…第２領域

Claims (17)

  1. 第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンとが表層に形成されたプリント配線板と、
    半導体素子を有する本体部と、前記半導体素子に電気的に接続され、前記本体部の周方向に互いに間隔をあけて配置された複数の端子群とを有し、前記表層に実装された半導体パッケージと、
    を備えるプリント回路板であって、
    前記複数の端子群のそれぞれは、前記第１直流電圧が供給される第１、第２端子と、前記第２直流電圧が供給される第３、第４端子と、を含み、前記第１乃至第４端子は、前記複数の端子群それぞれにおいて前記第３端子、前記第１端子、前記第２端子、前記第４端子の順に前記本体部の辺に沿って配置されており、
    前記第１配線パターンは、前記複数の端子群それぞれに含まれる前記第１、第２端子を順につなぐように、一筆書き状に配線されており、
    前記第２配線パターンは、前記複数の端子群それぞれに含まれる前記第３、第４端子を順につなぐように、一筆書き状に配線されており、
    前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とするプリント回路板。
  2. 前記表層において、前記本体部に対向する領域を第１領域と、前記第１領域以外の領域を第２領域とした場合に、
    前記第１配線パターンは、同じ端子群に含まれる前記第１端子と前記第２端子との間を前記第２領域でつなぐ配線部と、異なる２つの端子群に含まれる前記第１端子と前記第２端子との間を前記第１領域でつなぐ配線部を有し、
    前記第２配線パターンは、同じ端子群に含まれる前記第３端子と前記第４端子との間を前記第２領域でつなぐ配線部と、異なる２つの端子群に含まれる前記第３端子と前記第４端子との間を前記第１領域でつなぐ配線部とを有することを特徴とする請求項１に記載のプリント回路板。
  3. 前記半導体パッケージは、前記複数の端子群に含まれない第５端子、第６端子を有しており、
    前記第１配線パターンが前記第５端子につながれており、前記第２配線パターンが前記第６端子につながれていることを特徴とする請求項１または２に記載のプリント回路板。
  4. 前記第１および第２配線パターンが、電源配線パターンであることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
  5. 前記第１および第２配線パターンが、グラウンド配線パターンであることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
  6. 前記第１および第２配線パターンのうち、一方が電源配線パターンであり、他方がグラウンド配線パターンであることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
  7. 前記第１配線パターンの同じ端子群に含まれる前記第１端子と前記第２端子とをつなぐ配線部と、前記第２配線パターンの同じ端子群に含まれる前記第３端子と前記第４端子とをつなぐ配線部との間に、コンデンサが配置されていることを特徴とする請求項６に記載のプリント回路板。
  8. 第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンとが表層に形成されたプリント配線板と、
    半導体素子を有する本体部と、前記半導体素子に電気的に接続され、前記本体部の周方向に互いに間隔をあけて配置された複数の端子群とを有し、前記表層に実装された半導体パッケージと、
    を備えるプリント回路板であって、
    前記複数の端子群のそれぞれは、前記第１直流電圧が供給される第１、第２端子と、前記第２直流電圧が供給される第３端子と、を含み、前記第１乃至第３端子は、前記複数の端子群それぞれにおいて前記第１端子、前記第３端子、前記第２端子の順に前記本体部の辺に沿って配置されており、
    前記第１配線パターンは、前記複数の端子群それぞれに含まれる前記第１、第２端子を順につなぐように、一筆書き状に配線されており、
    前記第２配線パターンは、分岐を有し、前記複数の端子群それぞれに含まれる前記第３端子をつなぐように配線されており、
    前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とするプリント回路板。
  9. 前記表層において、前記本体部に対向する領域を第１領域と、前記第１領域以外の領域を第２領域とした場合に、
    前記第１配線パターンは、同じ端子群に含まれる前記第１端子と前記第２端子との間を前記第２領域でつなぐ配線部と、異なる２つの端子群に含まれる前記第１端子と前記第２端子との間を前記第１領域でつなぐ配線部とを有し、
    前記第２配線パターンは、異なる２つの端子群に含まれる前記第３端子の間を前記第１領域でつなぐ配線部を有することを特徴とする請求項８に記載のプリント回路板。
  10. 前記半導体パッケージは、前記複数の端子群に含まれない第５端子、第６端子を有しており、
    前記第１配線パターンが前記第５端子につながれており、前記第２配線パターンが前記第６端子につながれていることを特徴とする請求項８または９に記載のプリント回路板。
  11. 前記第１および第２配線パターンが、電源配線パターンであることを特徴とする請求項８乃至１０のいずれか１項に記載のプリント回路板。
  12. 前記第１配線パターンがグラウンド配線パターンであり、前記第２配線パターンが電源配線パターンであることを特徴とする請求項８乃至１０のいずれか１項に記載のプリント回路板。
  13. 前記第１配線パターンの同じ端子群に含まれる前記第１端子と前記第２端子とをつなぐ配線部と、前記第２配線パターンの分岐を延長した配線部との間に、コンデンサが配置されていることを特徴とする請求項１２に記載のプリント回路板。
  14. 前記第１直流電圧と前記第２直流電圧とは、互いに異なる電圧であることを特徴とする請求項１または８に記載のプリント回路板。
  15. 第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンと、実装される半導体パッケージの複数の端子が接合される複数のランド群と、が表層に形成されており、
    前記複数のランド群のそれぞれは、前記第１直流電圧が供給される第１、第２ランドと、前記第２直流電圧が供給される第３、第４ランドと、を含み、前記第１乃至第４ランドは、前記複数のランド群それぞれにおいて前記第３ランド、前記第１ランド、前記第２ランド、前記第４ランドの順に前記半導体パッケージが実装される領域の辺に沿って配置されており、
    前記第１配線パターンは、前記複数のランド群それぞれに含まれる前記第１、第２ランドを順につなぐように、一筆書き状に配線されており、
    前記第２配線パターンは、前記複数のランド群それぞれに含まれる前記第３、第４ランドを順につなぐように、一筆書き状に配線されており、
    前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とするプリント配線板。
  16. 第１直流電圧が印加される第１配線パターンと、第２直流電圧が印加される第２配線パターンと、実装される半導体パッケージの複数の端子が接合される複数のランド群と、が表層に形成されており、
    前記複数のランド群のそれぞれは、前記第１直流電圧が供給される第１、第２ランドと、前記第２直流電圧が供給される第３ランドと、を含み、前記第１乃至第３ランドは、前記複数のランド群それぞれにおいて前記第１ランド、前記第３ランド、前記第２ランドの順に前記半導体パッケージが実装される領域の辺に沿って配置されており、
    前記第１配線パターンは、前記複数のランド群それぞれに含まれる前記第１、第２ランドを順につなぐように、一筆書き状に配線されており、
    前記第２配線パターンは、分岐を有し、前記複数のランド群それぞれに含まれる前記第３ランドをつなぐように配線されており、
    前記第１配線パターンと前記第２配線パターンとは互いに交差しないことを特徴とするプリント配線板。
  17. 請求項１乃至１４のいずれか１項に記載のプリント回路板と、前記第１配線パターンおよび前記第２配線パターンを介して前記半導体素子に電力を供給する電源回路と、を備えた電子機器。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10178758B2 (en) * 2014-11-28 2019-01-08 National University Corporation Okayama University Printed wiring board and method of producing the same
KR20160102769A (ko) * 2015-02-23 2016-08-31 삼성전자주식회사 전자 장치의 노이즈 감소 장치
JP7226899B2 (ja) * 2018-04-27 2023-02-21 ラピスセミコンダクタ株式会社 電子機器及び配線基板
JP2022017605A (ja) * 2018-10-25 2022-01-26 ソニーセミコンダクタソリューションズ株式会社 回路基板、半導体装置、および、電子機器
JP2022146063A (ja) 2021-03-22 2022-10-05 キヤノン株式会社 電子モジュール及び電子機器
JP7414768B2 (ja) 2021-04-01 2024-01-16 キヤノン株式会社 電気回路及び電子機器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289625A (en) 1989-04-05 1994-03-01 Canon Kabushiki Kaisha Method for supplying articles and apparatus therefor
US5090113A (en) 1989-04-05 1992-02-25 Canon Kabushiki Kaisha Apparatus for supplying articles
US5892275A (en) * 1995-08-29 1999-04-06 Intel Corporation High performance power and ground edge connect IC package
JPH09162509A (ja) * 1995-12-06 1997-06-20 Oki Electric Ind Co Ltd プリント配線板
US5912809A (en) * 1997-01-21 1999-06-15 Dell Usa, L.P. Printed circuit board (PCB) including channeled capacitive plane structure
JPH11119862A (ja) 1997-10-09 1999-04-30 Canon Inc プリント配線板ユニット、および電子機器
JP3471679B2 (ja) * 1999-10-15 2003-12-02 日本電気株式会社 プリント基板
US6366467B1 (en) * 2000-03-31 2002-04-02 Intel Corporation Dual-socket interposer and method of fabrication therefor
DE10107839A1 (de) * 2001-02-16 2002-09-05 Philips Corp Intellectual Pty Anordnung mit einem auf einem Träger montierten integrierten Schaltkreis und einer Stromversorgungsbaugruppenanordnung
JP4707095B2 (ja) * 2005-05-09 2011-06-22 ルネサスエレクトロニクス株式会社 半導体回路
JP5084153B2 (ja) * 2005-08-15 2012-11-28 キヤノン株式会社 プリント基板
JP4047351B2 (ja) 2005-12-12 2008-02-13 キヤノン株式会社 多層プリント回路板
US8063480B2 (en) * 2006-02-28 2011-11-22 Canon Kabushiki Kaisha Printed board and semiconductor integrated circuit
JP2007234864A (ja) * 2006-03-01 2007-09-13 Daikin Ind Ltd 装置及び接続方法
US8208338B2 (en) * 2006-05-12 2012-06-26 Samsung Electronics Co., Ltd. Semiconductor device
JP4396693B2 (ja) * 2006-11-28 2010-01-13 セイコーエプソン株式会社 電気光学装置および電子機器
JP2009129979A (ja) * 2007-11-20 2009-06-11 Canon Inc プリント基板
JP5014470B2 (ja) * 2010-06-28 2012-08-29 三菱電機株式会社 樹脂封止形電子制御装置、及びその製造方法

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