JP2009129979A - プリント基板 - Google Patents
プリント基板 Download PDFInfo
- Publication number
- JP2009129979A JP2009129979A JP2007300733A JP2007300733A JP2009129979A JP 2009129979 A JP2009129979 A JP 2009129979A JP 2007300733 A JP2007300733 A JP 2007300733A JP 2007300733 A JP2007300733 A JP 2007300733A JP 2009129979 A JP2009129979 A JP 2009129979A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- power supply
- type
- gnd
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】 安価な構成でレーザドライバICをノイズ源として発生する不要輻射を抑制可能なプリント基板を提供することである。
【解決手段】 レーザ素子と、レーザを駆動する第1の回路と、第1の回路を前段で駆動する第2の回路と、第3の回路とを備え、前記各回路が有する各電源・GND端子とが内部的に分離されたICにおいて、このICを搭載するプリント基板に、レーザ素子と第1及び第2の回路の電源・GND配線から第3の回路及びプリント基板の電源・GND配線へと導かれる経路に設けられるインダクタを備え、そのインダクタによりレーザ素子と第1及び第2の回路の動作によって発生した高周波の電位変動を抑制する。
【選択図】 図2
【解決手段】 レーザ素子と、レーザを駆動する第1の回路と、第1の回路を前段で駆動する第2の回路と、第3の回路とを備え、前記各回路が有する各電源・GND端子とが内部的に分離されたICにおいて、このICを搭載するプリント基板に、レーザ素子と第1及び第2の回路の電源・GND配線から第3の回路及びプリント基板の電源・GND配線へと導かれる経路に設けられるインダクタを備え、そのインダクタによりレーザ素子と第1及び第2の回路の動作によって発生した高周波の電位変動を抑制する。
【選択図】 図2
Description
本発明はレーザを高速駆動する半導体集積回路を搭載するプリント基板に関するものである。
近年の半導体集積回路(以下、ICと称す)は、プロセス技術の微細化等が進み、動作スピードは年々高速化し続けている。動作スピードがより高速化されたICを使用することにより、様々な装置の小型化や高機能化等が図られている。
一方、ICの動作スピードが高速化される中で、ICに接続される電源端子、GND端子及び信号端子部の高周波ノイズレベルは増大している。ICの信号端子、電源端子及びGND端子に伝播した高周波の電位変動は、ICを搭載するプリント基板、ケーブル、及び金属筐体に伝播し、最終的に機器からの輻射ノイズレベルを増大させている。機器からの輻射ノイズを抑制するためには、IC内部での対策、プリント基板での対策、機器でのケーブル這いまわし方法や板金構成を工夫する対策等が施されている。
ケーブル這いまわし方法や板金構成に対策を施すためには、多大な検討時間や機器の大幅なコストアップを招く場合が多いため、一般的には、IC内部での対策やプリント基板での対策を施す方が良い。
以上のような背景から、上述のようなICから発生する高周波ノイズを抑制することを主な目的として、以下に例示するように、ICの内部配線を分離する技術が、これまでに提案されている。
特許文献1は、少なくとも1つの特定回路の電源と基準電位の配線の少なくとも一方が、その特定回路と同一チップ上に形成された他の回路の電源及び/又は基準電位の配線と電気的に分離かつ絶縁されているIC内部の配線構成を開示している。従って、たとえその特定回路には大電流が流れてノイズパルスが発生しても、そのノイズパルスが他の回路には伝達されず、このノイズによる回路の誤動作を招くことがないようにしている。
特許文献2は、半導体チップの電源層とグランド層とを信号配線層と分離し、さらにこの電源層とグランド層の夫々に入力専用バッファ、出力専用バッファ、及び内部論理回路をそれぞれ分離して設けたIC内部の配線構成を開示している。これにより、出力バッファの同時動作時のスイッチングノイズによる影響を避けるための配線上の対策を容易にしている。
特許文献3は、所定の基板上に作り込まれた素子間を複数の配線層夫々に作り込まれた配線を用いて接続して形成された回路が組み込まれた重層構造のICを開示している。特に、そのICは、複数の配線層夫々に作り込まれた、ノイズ発生源の回路部分とノイズを低減する回路部分とを分離する形状のレイアウトパターンを有する複数の配線と、これら複数の配線を互いに接続するコンタクトとを備えている。さらに、そのICは互いに接続されたこれら複数の配線を、定電位部位に接続する定電位配線とを備えている。これにより、IC内のある回路部分の信号がそのIC内の他の回路部分へとノイズとして誘導されてしまうことを低減するようにしている。
特許文献4は、第1の電源及びGND配線と第2の電源及びGND配線とを有するICに関するものである。特許文献4によれば、第1の電源及びGND配線と第2の電源及びGND配線は分離され、第1の電源及びGND配線は同時動作する出力バッファ回路に接続され、第2の電源及びGND配線はその出力バッファ回路以外の入出力バッファ回路に接続される。このように、特許文献4では同時動作する出力バッファ回路と入力バッファ回路の電源グランド配線を分離して、出力バッファ回路の同時動作数を大幅に増加させるという効果を達成している。
特許文献5は、複数の出力端子を有する半導体メモリに関するものである。特許文献5によれば、これら出力端子に連なる出力トランジスタに接続された電源線並びに接地線の配線を隣接する配線と分離したことが特徴となっている。これにより、周辺回路からの影響を低減し、かつ隣接する他の出力回路からの影響を低減することができ、特に並行して配列された電源線(或いは接地線)の一部を接続することにより配線幅を細くすることが出来、面積の増加を抑える効果を達成している。
さて、ICの動作スピードの高速化が進むに従い、動作時に発生するグランド(接地)GNDあるいは電源電圧の変動によるノイズ量が外部出力端子部において大きくなっている。ICの使用動作電圧は益々低下する傾向にあり、ノイズマージンも減少している。これに伴い、ノイズによる誤動作も大きな問題となってきている。この問題を解決するため、特許文献6ではIC内部において、外部出力端子或いは外部入出力端子用の周辺電源ライン及びGNDラインと、内部回路に電源電圧を供給する内部回路用電源ライン及びGNDラインとをIC内部のパターン上で分割している。これにより、前者で発生したノイズが後者に接続されている内部回路に影響を及ぼさない効果を達成している。
特許文献7は周期パルス信号の発生/出力する回路とその周期パルス信号により動作する回路とを内部回路として有するICに関するものである。そのICは、入力端子をプルアップ或いはプルダウンする負荷手段と出力端子を駆動する駆動手段とを含む出力回路及び前記内部回路が、別々の電源及び接地配線ならびに電源及び接地端子を夫々備えることを特徴としている。そして、周期パルス信号を扱う割合が大きい回路を内部回路として1まとめにし、入力端子をプルアップ或いはプルダウンする負荷手段と出力端子を駆動する駆動手段とを含む出力回路の電源系と別に構成している。これにより、内部回路で発生した高調波ノイズは、出力端子だけでなくプルアップ或いはプルダウンされた入力端子からもIC外部へ放射されなくなる。従って、特許文献7によれば、ノイズを内部回路の電源系からのみの放射に制限でき、ICから電磁放射される周期スペクトル高調波を低減できる効果を達成している。
また、IC内部で互いに分離された各電源配線とGND配線は、半導体チップ内の配線部に寄生するインダクタンス成分と半導体チップからリードフレームに接続するボンディングワイヤの寄生インダクタンス成分とにより高周波分離されている状態となる。従って、プリント基板でのパターン配線に関わらず、誤動作やノイズ伝播等が発生しないように図れることになる。
このように、IC内部での様々なノイズ干渉を防止するために、IC内部で各機能ブロック毎の電源、GND配線を他の機能ブロック用の電源GND配線から分離する技術が開示されている。
一方、複数のICを搭載するプリント基板上でも、各IC間の電源配線又はGND配線を分離する、またはインダクタンス素子等を用いて高周波成分を分離することにより、輻射ノイズや誤動作等といったノイズに関する課題を解決する提案がなされている。
特許文献8〜14はICの外部電源端子又はGND端子の配線をプリント基板上に搭載される他のICの外部電源端子又はGND端子の配線と物理的にパターン分離したプリント基板やインダクタンス素子を用いて分離したプリント基板を開示している。
また、特許文献15は、ASIC等のように複数の電源端子とGND端子を備えるICを搭載する多層回路基板を開示している。特許文献15によれば、バイパスコンデンサの数を少なく抑えながら、回路基板から放射されるEMIノイズの低減を図ることができる回路基板を提供するものとして、次の構成を開示している。即ち、第1の層に、主電源プレーンと、主電源プレーンとの間に電気的な接続を絶つクリアランスを介して島状に設けられるサブ電源プレーンとを設ける。そして、主電源プレーンとサブ電源プレーンとの間は、第1の層とは異なる層に形成され、バイパスコンデンサが接続される第1の電源供給パターンにより接続される。さらに、少なくともICの一部の電源端子への電源供給をサブ電源プレーンとの間にバイパスコンデンサを設けずに接続される第2の電源供給パターンを介して行うようにしている。
特開昭61−119071号公報
特開平5−67682号公報
特開平6−37258号公報
特開平6−112320号公報
特開平7−74259号公報
特開平5−291511号公報
特開平9−8233号公報
特開平5−13909号公報
特開平10−41629号公報
特開平10−223997号公報
特開平11−233951号公報
特開2001−274558号公報
特開2003−69169号公報
特開2003−133747号公報
特開2003−282781号公報
さて、前述のように、ICは、プロセス技術の微細化等が進み、動作スピードは年々高速化し続けている。従って、ICの内部回路で発生したノイズが他のブロック回路に伝播しないようにするためには、特許文献1〜7で提案されたようなIC内部で各電源配線間と各GND配線間を分離する構成だけでは不十分になってきている。言い換えると、ICの内部対策とプリント板のパターン配線方法との両側面から対策を施す必要性が高まっている。
一方、特許文献8〜14には、複数のICが搭載されるプリント基板上において、各IC間の電源パターン又はGNDパターンを分離して配線することやインダクタンス素子等を用いて分離する構成が開示されている。これらの構成によれば、プリント基板上に別々に搭載されている各ICの電源端子やGND端子に発生する高周波の電位変動が他のICの電源端子やGND端子へ伝播することは抑制可能である。しかしながら、1個のパッケージ内に複数の機能ブロックを備えたICでは、各機能ブロック毎に電源端子とGND端子を夫々備えるため、同一ICの電源端子またはGND端子は、プリント基板上では同じ配線で接続されてしまう。そのため、IC内で高速動作する回路部から発生した高周波の電位変動がプリント基板上のパターンを介してICの電源端子又はGND端子に伝播し、IC内で低速動作する回路部に接続されている信号線にも高周波の電位変動が伝播してしまう。
その結果、プリント基板上の電源配線パターン、GND配線パターン及び信号線パターンに伝播した高周波の電位変動は、高周波ノイズとして、プリント基板に接続されるケーブル及び金属筐体に伝播する。ケーブルは、伝播したノイズを放射するアンテナと化する。金属筐体は、その形によりノイズ輻射のアンテナと化する場合がある。例えば、平面板金が非常に峡い距離で平行に配置されていたり、複数の筐体間の接続部に細長い接隙等が構成されている場合には、アンテナと化する。
プリント基板及びケーブル全体をBOX型の金属筐体で囲う機器等の場合には、ケーブルにノイズが伝播していた場合においても、最終的にBOX型の金属筐体でノイズが遮蔽されるため、機器からの輻射ノイズレベルは抑制されやすい。また、機器を囲うBOX型の金属筐体は、多数の接続点で各板金が接触する構成とされることにより、機器からの輻射ノイズレベルがより抑制されやすい。BOX型の金属筐体で囲まれる機器とは、例えば、オシロスコープ等のような測定器やパーソナルコンピュータである。
しかしながら、機器全体を金属筐体で囲うことが困難な機器の場合には、ケーブル等に伝播したノイズが抑制されず、最終的に機器からの輻射ノイズレベルが増大するという問題を生じさせてしまう。
例えば、画像形成装置は、プリント基板やケーブルといった電装パーツ以外に電子写真プロセスを構成するためのパーツが多く装備され、カートリッジや定着器といったユーザ交換パーツが多く、記録媒体の供給部である給紙カセットも構成される。従って、機器全体を筐体で囲むことはユーザビリティを低下させるという課題があった。また、プリント基板及びケーブル等を部分的に金属筐体で囲む場合には、複雑なパーツが多く構成され、装置のサイズアップやコストアップを招くという課題があった。
特許文献16は、1個のICに備えられる複数の電源端子を、主電源プレーンと島状に設けられ且つバイパスコンデンサを設けないサブ電源プレーンとに分け、一部の端子への電源供給を各電源プレーンから分けて供給する構成を開示している。その構成によれば、バイパスコンデンサの数を抑制するとともに、ICの高速スイッチング動作等に起因するコモンモードノイズの主電源プレーンへの漏洩を抑制することができる。さらに、特許文献15によれば、接地電位に接続されたGNDのプレーン層が形成されており、ASICの内部ロジック用GND端子が安定したGND電位に接続されている構成となっている。このために、内部ロジック用GNDからのノイズ漏洩については大きな問題とはならなかった。しかしながら、IC動作がさらに高速化し、その高調波ノイズがGNDプレーンのインピーダンスを無視できないノイズ周波数に及ぶと、共通インピーダンスとして形成されているGNDプレーン層に流れる電流がノイズ源となってしまう。そのノイズ周波数は、例えば、500MHz〜5GHz程度である。これにより、ICのGND電位が高周波帯域で安定せず、回路基板から輻射されるEMIノイズレベルを増加させてしまうという問題が生じる。GNDプレーンのインダクタンス成分を小さくするためには、導電層(一般的には、35μm厚の銅箔)の厚みを数倍に増す等の対策が考えられるが、コストアップを招くという別の問題が生じてしまう。
一方、単層の片面プリント基板と2層の両面プリント基板では、GNDパターンのインダクタンス成分が比較的大きいため、より低い周波数帯域(例えば、100MHz〜200MHz帯域)においても、GNDパターンの配線インピーダンスが影響しやすい。このため、ICのGND電位がより低い周波数帯域で電位が安定せず、GNDパターンに流れる高周波電流がノイズの問題を発生しやすい。
つまり、単層の片面プリント基板や2層の両面プリント基板では、安定した電位の電源電圧と基準GND電位とをプリント基板全体に供給可能な電源プレーンやGNDプレーンを構成することは非常に困難である。このため、GNDパターンを可能な限り4層基板に近いベタGND構成で接続することがノイズ対策とされている場合が多い。
しかしながら、高周波で動作するICが単層の片面プリント基板に搭載されている場合には、ベタGND構成に近い配線パターンにしようとした場合でも、GNDパターンのインダクタンスが及ぼす影響は一段と大きい。また、プリント基板のGNDを機器のアース板金に直接接続できない場合には、GNDパターンのインダクタンスが及ぼす影響はさらに大きくなる。このような高周波で動作するICを単層の片面プリント基板に搭載する例として、画像形成装置に搭載されるレーザドライバIC及びレーザドライバICを搭載するレーザ基板がある。
この画像形成装置に搭載されるレーザを駆動する制御回路は、ICチップ化が進んでいるため、一層の片面プリント基板を用いて低コストな構成を実現している場合も多い。従って、レーザ基板におけるGNDパターンのインダクタンスが及ぼす影響が大きくなっている。
また、画像形成装置の搭載されるレーザ素子は、光学系のレンズ等を構成したレーザスキャナユニットとともに構成される必要があり、レーザ素子を駆動するレーザドライバIC及びレーザ基板は、一般的にレーザスキャナユニットに構成されている。レーザスキャナユニットは画像形成装置内で独立したユニットとして構成せざるを得ない場合が多く、搭載されるレーザ基板を画像形成装置本体のアース板金に接続するためには課題が生じる。例えば、メカニカルな構成が複雑となり、組立性やサービス交換の作業性を低下させたり、コストアップを招く場合が多い。従って、画像形成装置のレーザ基板はアース板金に接続されていない場合が多く、GNDパターンのインダクタンスがノイズに及ぼす影響が大きくなっている。
レーザ基板は上述のように構成されている一方で、画像形成装置のプリントスピードの高速化に伴い、感光ドラム上をレーザで走査するスキャン速度は高速化している。スキャン速度の高速化に伴い、レーザ駆動の周波数が高くなっている。さらに、近年、プリント解像度の高階調化を図るために、より高周波でレーザが駆動されるようになってきている。また、レーザを駆動する方式には、シングルエンド駆動方式と差動駆動方式が存在する。シングルエンド方式に比較して差動駆動方式では、
その結果、輻射ノイズに含まれる高調波成分の周波数帯域がより高くなってきている。輻射ノイズ成分の周波数が高くなると、プリント板のパターン配線によるインピーダンス値は増加し、プリント板のGND電位はより不安定化してしまう。従って、4層プリント基板のような平面状の電源配線やGND配線を構成できない単層の片面プリント基板では、比較的安定したフレームGNDまでのインピーダンスが大きくなりICのGND端子電位に与える影響が益々大きくなっている。
その結果、輻射ノイズに含まれる高調波成分の周波数帯域がより高くなってきている。輻射ノイズ成分の周波数が高くなると、プリント板のパターン配線によるインピーダンス値は増加し、プリント板のGND電位はより不安定化してしまう。従って、4層プリント基板のような平面状の電源配線やGND配線を構成できない単層の片面プリント基板では、比較的安定したフレームGNDまでのインピーダンスが大きくなりICのGND端子電位に与える影響が益々大きくなっている。
同一のレーザドライバICに備えられるレーザ駆動部及びプリドライバ回路部用の電源端子とGND端子とI/O部用の電源端子とGND端子とは、プリント基板全体の大きさを考慮すると、ほぼ同じロケーションに配置される。このため、多数の電源端子とGND端子を備えるレーザドライバICの各電源端子間、各GND端子間の配線インピーダンスが安定したGND電位部(例えば、フレームGND)までのインピーダンスよりも小さく、従来よりも高周波帯域で干渉しやすくなってしまう。つまり、プリント基板上のパターン配線を介して、レーザ駆動部及びプリドライバ回路部の電源端子やGND端子に発生した高周波の電位変動がI/O部の電源端子及びGND端子に、より伝播しやすくなってしまう。その結果、I/O部の信号入出力端子に伝播する輻射ノイズレベルが増大してしまうという問題が生じてしまう。
また、インピーダンスの低いベタGNDを構成するために、単層の片面プリント基板から、2層の両面プリント基板や4層のプリント基板に変更した場合には、プリント基板の大幅なコストアップを招いてしまうという別の問題が生じてしまう。
これを防止するためには、プリント基板上に多数のフィルタを追加したり、フェライトコアやシールド板金等を用いることが必要になる。しかしながら、そのような対策には、膨大な設計時間とコストアップを招いてしまうという問題がある。
本発明は上記従来例に鑑みてなされたもので、単層、2層、4層等の多くの種類のプリント基板に適応可能であり、安価かつ簡単な構成でノイズ源からの輻射を抑制可能なプリント基板を提供することを目的としている。本発明は特に、内部で分離された多数の対となる電源端子とGND端子とを備えるレーザドライバICを搭載するプリント基板に適用されることが好ましい。
ここでいう内部で分離された多数の対となる電源端子とGND端子を備えるレーザドライバICとは、IC内部の各機能ブロックの種類ごとに別々の外部接続電源端子・GND端子を備えたICである。
上記目的を達成するために、本発明のアノード・コモン型レーザを搭載するプリント基板は以下の構成からなる。
レーザ素子と、前記レーザ素子のアノード端子に接続されるレーザ素子用電源と、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種のGND端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種のGND端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、前記レーザ素子用電源及び前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、前記第1種のGND端子及び前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段とが設けられることを特徴とする。
ここで、前記第2種の電源端子と前記第3種の電源端子と前記第2種のGND端子と前記第3種のGND端子は、前記レーザドライバICの端子からそれぞれ内側に引き出されてパターン配線されるとともに、前記第1の抑制手段を介して前記第2種の電源端子と前記第3種の電源端子とがパターン接続される電源配線経路と、前記第2の抑制手段を介して前記第2種のGND端子と前記第3種のGND端子とがパターン接続されるGND配線経路とを備えることが望ましい。
さらに、前記レーザドライバICの周囲を時計回りに進んでいく順序において、前記第2種のGND端子、前記第2種の電源端子、前記第3種の電源端子、前記第3種のGND端子の順にピン端子がアサインされ、前記電源配線経路と前記GND配線経路は、ジャンパ部品なしで前記レーザドライバICの端子にそれぞれ接続されることが望ましい。
さらに、前記レーザドライバICの端子とGNDパターンとに配線接続される抵抗器と容量素子は、前記GND配線経路にジャンパ部品なしでパターン接続されることが望ましい。
また、本発明のアノード・コモン型レーザを搭載するプリント基板は以下の構成でも良い。
レーザ素子と、前記レーザ素子のアノード端子に接続されるレーザ素子用電源と、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種のGND端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種のGND端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段と、前記レーザ素子用電源からの配線が前記第2種の電源端子乃至前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制するための第3の抑制手段と、前記第1種のGND端子からの配線が前記第2種のGND端子乃至前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制するための第4の抑制手段とが設けられることを特徴とする。
ここで、前記第2種の電源端子と前記第3種の電源端子と前記第2種のGND端子と前記第3種のGND端子は、前記レーザドライバICの端子からレーザドライバICの内側にそれぞれ引き出されてパターン配線されるとともに、前記第1の抑制手段を介して前記第2種の電源端子と前記第3種の電源端子とがパターン接続される電源配線経路と、前記第2の抑制手段を介して前記第2種のGND端子と前記第3種のGND端子とがパターン接続されるGND配線経路とを備えることが望ましい。
さらに、前記レーザドライバICの周囲を時計回りに進んでいく順序において、前記第2種のGND端子、前記第2種の電源端子、前記第3種の電源端子、前記第3種のGND端子の順にピン端子がアサインされ、前記電源配線経路と前記GND配線経路は、ジャンパ部品なしで前記レーザドライバICの端子にそれぞれ接続されることが望ましい。
さらに、前記レーザドライバICの端子とGNDパターンとに配線接続される抵抗器と容量素子は、前記GND配線経路にジャンパ部品なしでパターン接続されること配置することが望ましい。
また、本発明のカソード・コモン型レーザを搭載するプリント基板は以下の構成からなる。
レーザ素子と、前記レーザ素子のカソード端子に接続されるレーザ素子用GNDと、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種の電源端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種の電源端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段と、前記第1種の電源端子からの配線が前記第2種の電源端子乃至前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制する第3の抑制手段と、前記レーザ素子用GNDからの配線が前記第2種のGND端子乃至前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制する第4の抑制手段とが設けられることを特徴とする。
ここで、前記第2種の電源端子と前記第3種の電源端子と前記第2種のGND端子と前記第3種のGND端子は、前記レーザドライバICの端子からレーザドライバICの内側にそれぞれ引き出されてパターン配線されるとともに、前記第1の抑制手段を介して前記第2種の電源端子と前記第3種の電源端子とがパターン接続される電源配線経路と、前記第2の抑制手段を介して前記第2種のGND端子と前記第3種のGND端子とがパターン接続されるGND配線経路とを備えることが望ましい。
さらに、前記レーザドライバICの周囲を時計回りに進んでいく順序において、前記第2種のGND端子、前記第2種の電源端子、前記第3種の電源端子、前記第3種のGND端子の順にピン端子がアサインされ、前記電源配線経路と前記GND配線経路は、ジャンパ部品なしで前記レーザドライバICの端子にそれぞれ接続されることが望ましい。
さらに、前記レーザドライバICの端子とGNDパターンとに配線接続される抵抗器と容量素子は、前記GND配線経路にジャンパ部品なしでパターン接続されることが望ましい。
また、本発明のカソード・コモン型レーザを搭載するプリント基板は以下の構成でも良い。
レーザ素子と、前記レーザ素子のカソード端子に接続されるレーザ素子用GNDと、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種の電源端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種の電源端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、前記第1種の電源端子及び前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、前記レーザ素子用GND及び前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段とが設けられることを特徴とする。
前記抑制手段の態様としては、フェライトビーズが考えられる。また、パターン配線により形成されるインダクタであっても良い。
また、前記第1の抑制手段と第2の抑制手段のペアは、コモンモードチョークで兼用されても良い。また、前記第3の抑制手段と第4の抑制手段のペアは、コモンモードチョークで兼用されても良い。
さらに、前記レーザ素子用電源と前記第1種のGND端子との間に接続される第1の電荷蓄積手段を有することが望ましい。前記第2種の電源端子と前記第2種のGND端子との間に接続される第2の電荷蓄積手段を有することが望ましい。前記第3種の電源端子と前記第3種のGND端子との間に接続される第3の電荷蓄積手段を有することが望ましい。
尚、前記プリント基板の代表的な実施態様は、単層の片面プリント基板である。
従って本発明によれば、簡単な構成によりレーザドライバICのレーザ駆動回路及びプリドライバの動作により発生した高周波の電位変動がそのレーザドライバICの他の回路の電源端子やGND端子、さらにプリント基板全体へと伝播していくことを抑制することができるという効果がある。
これにより、プリント基板のみならず、例えば、ケーブルや金属筐体を備える機器からの不要な輻射を安価な構成で抑制することが可能となる。
以下添付図面を参照して本発明の好適ないくつかの実施例について、さらに具体的かつ詳細に説明する。以下に説明するいくつかの実施例で説明するレーザドライバICは、レーザダイオードの駆動回路とレーザ光量の自動調整回路とレーザの各発光状態を遷移させる制御回路を内蔵したICである。
まず、画像形成装置におけるレーザ駆動装置の簡単な説明と、以下に説明する実施例に共通な不要輻射のノイズ源となるレーザドライバICの制御動作とレーザドライバICの輻射ノイズについて説明する。
<画像形成装置のレーザ駆動装置>
電子写真方式を採用する画像形成装置においては、電子写真感光体(以下、感光体ドラムという)の表面を帯電装置によって一様に帯電し、帯電された感光体ドラム表面を露光装置によって露光して静電潜像を形成している。そして、この静電潜像を現像装置で現像して現像剤像を形成し、この現像剤像を転写装置によって用紙などの転写材に転写している。転写材上に転写された現像材像は、定着装置により転写材上に定着される。この露光装置の走査光学装置部分にレーザ駆動装置が構成されている。
電子写真方式を採用する画像形成装置においては、電子写真感光体(以下、感光体ドラムという)の表面を帯電装置によって一様に帯電し、帯電された感光体ドラム表面を露光装置によって露光して静電潜像を形成している。そして、この静電潜像を現像装置で現像して現像剤像を形成し、この現像剤像を転写装置によって用紙などの転写材に転写している。転写材上に転写された現像材像は、定着装置により転写材上に定着される。この露光装置の走査光学装置部分にレーザ駆動装置が構成されている。
図3を用いて、画像形成装置のレーザ駆動装置を説明する。画像形成装置のレーザ駆動装置は、レーザ基板1とエンジンコントローラ65とビデオコントローラ61とから構成されている。レーザ基板1は、感光ドラム表面を露光するレーザ13とレーザ13を駆動するレーザドライバIC2とが構成される。エンジンコントローラ65は、ビデオコントローラ61との通信やレーザドライバIC2の動作制御を行うCPU66が構成される。ビデオコントローラ61は、レーザドライバIC2へ伝送する画像データを出力するためのドライバ回路(例えば、LVDSドライバ63を内蔵したASIC62等)が構成される。
画像形成装置は、ホストコンピュータ(不図示)から印字コマンド及びプリントデータを受信すると、各種アクチュエータやモータ等を所定のシーケンスに従って起動制御し、画像形成を開始する。ホストコンピュータから画像形成装置に送信されたプリントデータは、ビデオコントローラ61によって画像形成装置で使用する画像データに展開され、レーザ13を駆動するレーザドライバIC2へ伝送される。レーザドライバIC2は、CPU66により、後述する強制発光、APC(AUTO POWER CONTROL)制御による自動光量調整、ビデオ発光の各モードに制御される。レーザドライバIC2は、CPU66によりビデオ発光モードに設定されると、ビデオコントローラ61から伝送された画像データに従ってレーザの発光をオン・オフする。レーザが発光されることにより感光ドラム表面に前記静電潜像が形成される。
<レーザドライバICの制御>
次に、レーザのAPC制御モードについて図4を用いて説明する。
次に、レーザのAPC制御モードについて図4を用いて説明する。
レーザ13は温度特性をもっており、温度が高くなるほど一定の光量を得るための電流量は増加する。また、レーザは自己発熱するため、一定の電流を供給するだけでは一定の光量を得ることができず、画像形成に重大な影響を及ぼす。
従って、レーザ駆動回路では、感光体ドラムの表面を一走査する最中のレーザ光量を一定にするため、一走査中に発光光量をモニタして所定光量に補正するための制御区間を非画像領域に設けている。そして、所定光量に補正されたレーザの駆動電流量は、次の一走査の間に及んで一定に保持するという方法が取られている。そこで、レーザ13の内部にはレーザの発光量をモニタするための光検出素子PD(フォトダイオード)が構成され、レーザドライバIC2の内部には、サンプル・ホールド回路部33が構成されている。
レーザ13のAPC制御モードは、図3に示したエンジンコントローラ65のCPU66から出力されるCTRL0及びCTRL1信号(図3ではレーザ制御信号と表す。)により、レーザドライバIC2のモード制御部26が設定され、APC制御モードに状態遷移がなされる。APC制御モード時において、レーザ駆動信号部20はビデオ信号(VDO、/VDO)の状態に関わらずレーザを強制発光させるための信号をプリドライバ部40へ出力する。このAPC制御モードに設定されると、レーザドライバIC2は、サンプル・ホールド回路部33をサンプリングモードに設定し、レーザ13を強制発光しながらレーザ光量を調整するモードに遷移させる。また、レーザ13の駆動回路部には、レーザを定電流駆動するための定電流回路が構成される。定電流回路には、電流設定アンプ34と電流増幅用のトランジスタ43と電流を電圧信号に変換する可変抵抗器RM1とRM2が構成される。
レーザが強制発光されると、光検出素子PDは、レーザの発光量を電流Ipdに変換する。また、光検出素子PDが抵抗器RM1とRM2と光量設定アンプ32の反転入力端子に接続されているため、発光量のモニタ電圧V2は、Ipdと抵抗器(RM1+RM2)の設定値とにより決定される。つまり、V2=Ipd・(RM1+RM2)となる。
光量設定アンプ32の非反転入力端子にはレーザ光量設定の基準電圧V1が接続されており、発光量のモニタ電圧V2と等しくなるように比較制御が行われる。比較制御された状態における光量設定アンプ32の出力電圧値をV3とする。
光量設定アンプ32の出力端子には、ホールドコンデンサC5が接続されており、サンプル・ホールド回路部33がホールドモードに設定されると、電位V3が保持される。ホールドコンデンサC5は、電流設定アンプ34に接続されており、ホールドコンデンサC5が保持している電位V3に従った電流値でレーザが駆動される。このようにしてレーザのAPC制御が行われる。
次にビデオ発光モードについて説明する。レーザのビデオ発光モードに関しても、エンジンコントローラ65のCPU66によりレーザドライバIC2のモード制御部26が設定されることにより状態遷移がなされる。ビデオ発光モード時においては、LD駆動信号部20はビデオ信号(VDO、/VDO)に従った出力信号をプリドライバ部40へ出力する。プリドライバ40の出力に従ってトランジスタ41が駆動され、レーザがビデオ発光する。
<レーザドライバICの輻射ノイズ>
次に、レーザドライバICが輻射ノイズを発生させる様子を図5に示す。
次に、レーザドライバICが輻射ノイズを発生させる様子を図5に示す。
図5に示されるように、レーザ基板1には、レーザドライバIC2、コネクタ11が実装されている。コネクタ11には、レーザドライバIC2のロジック回路I/O部25に入力される信号線と電源Vcc7及びGND8がパターンレイアウトされ、ケーブル68でエンジンコントローラ65と接続されている。レーザ基板1上のGND8はフレームGNDには直接接続されておらず、レーザ基板1のGNDパターンはケーブル68を介してエンジンコントローラ65のフレームGND70に接続されている。
レーザ13のレーザダイオードを高周波(数十MHzから数百MHz)で駆動することにより、レーザドライバIC2の電源パターンには、高周波のノイズが発生する。レーザドライバIC2の電源端子に伝播した高周波のノイズ変動は、レーザ基板上の電源パターンに伝播し、電源電圧Vccが印加される箇所全体に及んで高周波の電位変動が伝播される。
コネクタ11には電源電圧Vccを印加するパターンが接続されているため、ケーブル68をアンテナとして高周波のノイズ変動が輻射される。また、単層の片面プリント基板の場合には、GNDパターンのインダクタンス成分が大きくなるため、GNDパターン8の電位は不安定な状態となりやすい。
従って、レーザドライバIC2は、電源端子のみならずGND端子にも高周波の電位変動が発生し、輻射ノイズの原因となる。また、レーザドライバIC2のロジック回路I/O部25の入力信号端子にも電源やGNDから寄生容量等を介して高周波ノイズが伝播する。この入力信号端子に伝播した高周波のノイズは、コネクタ11に接続されるケーブル68に伝播し、ケーブル68をアンテナとして輻射され数百MHzから数GHzに及ぶ放射ノイズとなる。
尚、背景技術で説明したように、IC内に機能ブロック部が複数構成されている場合には、各機能ブロック部の電源及びGNDの配線が他の機能ブロック部の電源及びGNDの配線とIC内で互いに独立して配線されていないとノイズ干渉による誤動作が生じる。
従って、本実施例に従うレーザドライバICの内部では、図6に示すように、LD駆動部41及びプリドライバ40の電源GND配線は、その他の回路部の電源GND配線と互いに独立して配線されている。
図6は、図4で説明したレーザドライバIC2の内部を回路ブロックで示し、電源端子及びGND端子を追加して示したものである。電源端子及びGND端子は、大きく3種類のグループに分けて接続される場合を例示している。
LD駆動部41は、レーザ13を駆動するLD端子と数十mAのレーザ駆動電流が流れるLD用のGND端子(以下、LDGND端子と称す。)で外部に接続されている。本実施例ではアノード・コモン型レーザを例として示している。
プリドライバ部40は、LD駆動部前段のドライブ回路であり、DRIVER―VCC端子(以下、DVCC端子と称す。)とDRIVER―GND端子(以下、DVSS端子と称す。)が接続される。
I/O回路部15は、LD駆動信号部20とロジック回路I/O部25とアナログ回路部30とからなり、I/O用VCC端子(以下、VCCO端子と称す。)とI/O用GND端子(以下、VSSO端子と称す。)とに接続される。
本実施例で説明を行うレーザドライバICは、説明の便宜上、外部に出力する端子を構成していないものを例に説明を行う。レーザドライバICが外部に出力する端子を備えている場合には、ロジック回路I/O部の電源端子VCCOとGND端子VSSOに内部的に接続される。
レーザ13に電源を供給するVccldとLDGND端子間には、バイパスコンデンサC1が接続され、LD駆動部41及びレーザ13への電流供給が行われる。DVCC端子とDVSS端子間にはバイパスコンデンサC2が接続され、プリドライバ40への電流供給が行われる。VCCO端子とVSSO端子間にはバイパスコンデンサC3が接続され、LD駆動信号部20、ロジック回路I/O部25及びアナログ回路部30に電流供給が行われる。アナログ回路部30はレーザ13の光検知器PDの出力電流Ipdが抵抗RM1,RM2に流れることにより生じる電圧V2と、基準電圧V1を比較する。それを所定のタイミングでサンプルホールド回路33でホールドした電圧V3に応じた電流をオペアンプ34とトランジスタ43からなる定電流回路で発生させる。さらにその電流をカーレントミラー回路からなる定電流回路42に流し、レーザ13のレーザダイオードLDに流す電流を決定する。
また、レーザドライバIC2の内部は、不図示の半導体チップとリードフレームとボンディングワイヤが構成されている。半導体チップとリードフレームは、ボンディングワイヤ6により接続されている。レーザドライバIC2の内部回路の電源配線及びGND配線は、半導体チップ内部の配線部分とボンディングワイヤと半導体チップ外部のリードフレームとを介して、レーザ基板1上の電源配線パターン7とGND配線パターン8に接続されている。このボンディングワイヤを6ld、6ldgnd、6dvcc、6dvss、6vcco、6vssoで示す。
LD駆動部41は、ビデオ信号に従いプリドライバ40を介してレーザ13を高速でスイッチング駆動する。LD駆動部41が高速スイッチングされることにより、LD端子とLDGND端子には高周波電流i1aが流れる。高周波電流i1aは、ボンディングワイヤ6ldと6ldgndと、LD駆動部41内の配線のインダクタンスと、レーザ基板1上のパターン配線によるインダクタンスと、バイパスコンデンサC1とを介して流れ、コモンモードのノイズ電流i11aとノイズ電流i12aが発生する。
また、プリドライバ40が高速スイッチングされることにより、DVCC端子とDVSS端子には高周波電流i2aが流れる。高周波電流i2aは、ボンディングワイヤ6dvccと6dvssと、プリドライバ40内の配線のインダクタンスと、レーザ基板2上のパターン配線によるインダクタンスと、バイパスコンデンサC2とを介して流れ、コモンモードのノイズ電流i21aとノイズ電流i22aが発生する。
4層や2層のプリント基板を用いている場合には、レーザ基板1上のパターン配線によるインダクタンスを小さく構成することが出来るため、ノイズ電流i11a、ノイズ電流i12a、ノイズ電流i21a及びノイズ電流i22aのノイズレベルは比較的小さい。一方、一層の片面プリント基板を用いる場合には、レーザ基板1上のパターン配線によるインダクタンスが大きいために、ノイズ電流i11a、ノイズ電流i12a、ノイズ電流i21a及びノイズ電流i22aのノイズレベルは大きくなる。
ノイズ電流i11a及びi21aはフェライトビーズFB1の高周波インピーダンスにより、電源端子VCCO及び電源Vccへの伝播が抑制される。ノイズ電流i12a及びi21aは、ノーマルモードのノイズ電流i11a及びi21aに変化し、レーザ基板1のパターン配線によるインダクタンス成分及びコネクタ11に接続されるケーブル68を介してエンジンコントローラ65のフレームGND70に流れる。
ここで、レーザ基板1のパターン配線によるインダクタンス及びケーブル68のインダクタンスは比較的大きい値となるので、GND端子LDGND及びDVSSから発生した高周波のノイズ電流i21aとレーザ基板1の配線インダクタンスによって発生する高周波の電位変動がGND端子VSSOに生じ、バイパスコンデンサC3を介して電源端子VCCOへも伝播する。
また、I/O回路部15(アナログ回路部30、ロジック回路部25、LD駆動信号部20)に接続されるレーザドライバIC内部の電源配線及びGND配線と信号端子間には寄生容量が存在するため、この寄生容量を介して高周波の電位変動が信号端子にも伝播する。つまり、電源端子VCCOとGND端子VSSOに伝播された高周波の電位変動がアナログ回路部30、ロジック回路部25、LD駆動信号部20の入出力信号全体に重畳されてしまうことになる。
実施例1に従うレーザ基板は、レーザドライバICの高速ドライブ回路をノイズ源として発生する輻射ノイズをフェライトビーズを用いて抑制することを特徴とする。図1はレーザドライバICからの輻射ノイズを抑制するレーザ基板におけるレーザドライバICとの接続を示す図である。尚、図1において、既に図4及び図6において説明した内容と同じ構成要素や信号には同じ参照番号や参照記号を付し、その説明は省略する。
図1に示すように、レーザドライバIC2のLDGND端子とDVSS端子は、レーザ基板1のGNDパターン8に直接接続されず、フェライトビーズFB2を介してGNDパターン8に接続される。一方、レーザドライバIC2のVSSO端子は、GNDパターン8にそのまま接続される。つまり、レーザドライバIC2のLDGND端子及びDVSS端子は、VSSO端子からフェライトビーズFB2を介して高周波帯域で分離され、一方のVSSO端子はGNDパターン8に直接接続される。
また、レーザ13に接続されるレーザ用電源VccldとDVCC端子には、電源電圧Vcc7からフェライトビーズFB1を介して電源電圧が供給されるように接続されている。つまり、レーザ用電源Vccld及びDVCC端子は、VCCO端子に対しフェライトビーズFB1を介して高周波帯域で分離され、一方のVCCO端子は電源電圧Vcc7に直接接続される。
次にフェライトビーズFB2及びFB1が高周波ノイズの伝播を抑制することについて説明する。
レーザ基板1に伝送されたビデオ信号はレーザドライバIC2のLD駆動信号部20に入力され、プリドライバ40にビデオ信号が伝達される。プリドライバ40は、伝達されたビデオ信号に従ってLD駆動部41をスイッチング駆動する。そして、LD駆動部41は、ビデオ信号に従ってレーザ13を高速でスイッチング駆動する。LD駆動部41が高速スイッチングされることにより、LD端子とLDGND端子には高周波電流i1bが流れる。高周波電流i1bは、ボンディングワイヤ6ldと6ldgndと、LD駆動部41内の配線のインダクタンスと、レーザ基板1上のパターン配線によるインダクタンスと、バイパスコンデンサC1とを介して流れ、コモンモードのノイズ電流i11bとノイズ電流i12bが発生する。
また、プリドライバ40が高速スイッチングされることにより、DVCC端子とDVSS端子には高周波電流i2bが流れる。高周波電流i2bは、ボンディングワイヤ6dvccと6dvssと、プリドライバ40内の配線のインダクタンスと、レーザ基板1上のパターン配線によるインダクタンスと、バイパスコンデンサC2とを介して流れ、コモンモードのノイズ電流i21bとノイズ電流i22bが発生する。
4層や2層のプリント基板を用いている場合には、レーザ基板1上のパターン配線によるインダクタンス値を小さく構成することが出来るため、発生するノイズ電流i11b、ノイズ電流i12b、ノイズ電流i21b及びノイズ電流i22bのノイズレベルは比較的小さい。一方、一層の片面プリント基板を用いる場合には、レーザ基板1上のパターン配線によるインダクタンス値が大きいために、発生するノイズ電流i11b、ノイズ電流i12b、ノイズ電流i21b及びノイズ電流i22bのノイズレベルは大きくなる。
しかしながら、本実施例によれば、LD駆動部41から電源配線パターンに発生したノイズ電流i11bは、フェライトビーズFB1の高周波インピーダンスにより、電源端子VCCO及び電源電圧Vccへの伝播が抑制される。一方、LD駆動部41からGND配線パターンに発生したノイズ電流i12bは、フェライトビーズFB2の高周波インピーダンスにより、GND端子VSSO及びGNDパターン8への伝播が抑制される。従って、LD駆動部41のスイッチング動作により発生した高周波ノイズは、レーザ基板1のI/O回路部15やコネクタ11へ伝播することが抑制される。
また、プリドライバ40から電源配線パターンに発生したノイズ電流i21bに関しても、フェライトビーズFB1の高周波インピーダンスにより、電源端子VCCO及び電源電圧Vccへの伝播が抑制される。プリドライバ40からGND配線パターンに発生したノイズ電流i22bに関しても、フェライトビーズFB2の高周波インピーダンスにより、GND端子VSSO及びGNDパターン8への伝播が抑制される。従って、プリドライバ40のスイッチング動作により発生した高周波ノイズは、レーザ基板1のI/O回路部15やコネクタ11へ伝播することが抑制される。
つまり、LD駆動部41及びプリドライバ40から発生したノイズ電流i11b、i12b、i21b、i22bは、LD駆動部41又はプリドライバ40内に封じ込めることが可能となる。言い換えれば、LD駆動部41及びプリドライバ40のスイッチング動作により発生する高周波の電位変動がレーザ基板1のI/O回路部15へ伝播することなく、LD駆動部41とバイパスコンデンサC1で形成される電流閉ループ内、又はプリドライバ40とバイパスコンデンサC2で形成される電流閉ループ内に封じ込めることが可能となる。
しかしながら、一般的には、あるGND電位が他のGND電位とオフセットした電位を保持していた場合には、オフセットされたGND電位に接続される回路部と他の回路部とが基準としているGND電位とに差が生じるため、動作不良等を招く恐れがある。つまり、GND端子にインダクタンス素子を挿入することは、動作不良を招く恐れがあると一般的には考えられる。
本実施例に係るレーザ基板1は、LD駆動部41のLDGND端子及びプリドライバ40のDVSS端子がフェライトビーズFB2を介してレーザ基板のGNDパターン8と高周波帯域において高インピーダンスで接続されている。
その一方で、以下に後述で説明するように、本実施例では、バイパスコンデンサC1及びC2の適正な接続により上記懸念は回避される。バイパスコンデンサC1及びC2が接続されることにより、フェライトビーズFB2をLDGND端子に接続されたLD駆動部41と、フェライトビーズをGND端子に接続されていないI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)とのレーザドライバIC内部での信号接続部においても、動作不良等の問題が生じることはない。その結果、LD駆動部41及びプリドライバ40により発生した高周波ノイズをLD駆動部41内又はプリドライバ40内に封じ込めることが可能となる。尚、バイパスコンデンサC1及びC2の要否及び容量値は、レーザドライバICより発生するノイズのレベル、レーザの駆動スピード、レーザの駆動電流等によって決定される。
次に、上述した高周波電流の封じ込めについて説明する。図7は本実施例に従う高周波電流の封じ込めの様子を模式的に示す図である。
図7(a)に示すように、LD駆動部41の高速スイッチング動作に必要な瞬時電流i1bは、バイパスコンデンサC1により充放電を繰り返して供給される。プリドライバ40の高速スイッチング動作に必要な瞬時電流i2bは、バイパスコンデンサC2により充放電を繰り返して供給される。一方、図7(b)に示すように、LD駆動部41及びプリドライバ40で消費される電力は、電源電圧Vcc7よりフェライトビーズFB1、FB2を介して供給される。
つまり、LD駆動部41及びプリドライバ40が高速動作するための必要な交流の瞬時電流は、各バイパスコンデンサから供給され、電力消費のための直流電流は電源電圧Vcc7からフェライトビーズFB1,FB2を介して供給される。瞬時電流が流れることによって発生した高周波のノイズ電流i11a、i21a、i12a、i22aはフェライトビーズFB1及びFB2により遮断されて、高周波の電位変動が伝播することが抑制される。
例えば、フェライトビーズのインピーダンスとして100MHzで100Ω、直流抵抗が0.1〜0.2Ω程度の特性のもので十分なノイズ源の封じ込めを行うことが可能である。尚、輻射ノイズレベルが強い周波数帯域にあわせたフェライトビーズの選択も可能である。例えば、LD駆動部が消費する電流が50mAであれば、フェライトビーズの直流抵抗を0.2Ωとして、電圧降下は0.01Vとなる。従って、I/O回路部15(アナログ回路部30、ロジック回路I/O部25、LD駆動信号部20)が接続されるVSSO端子のGND電位と比較して0.01V分オフセットされたGND電位上において、LD駆動部41及びプリドライバ40は動作することとなる。しかしながら、電源電圧Vccは3.3V〜5V程度であるので、通常動作上に関しても支障は生じない。
また、レーザドライバIC2の消費電流が多い場合には、より直流抵抗の小さいものを選択すれば良い。また、LD駆動部41のスイッチング周波数及び駆動電流値に応じて、バイパスコンデンサC1の容量値は決定される。バイパスコンデンサC2の容量値は、プリドライバ40のスイッチング周波数及び駆動電流値に応じて決定される。通常、MHz帯域でのインピーダンスが小さいチップセラミックコンデンサが用いられる。また、レーザ13に電源を供給するVccldにもフェライトビーズFB1が構成されているため、実際にはフェライトビーズの直流抵抗分の電圧降下によって、レーザ13に供給される電源Vccldの電圧においても、VCCO端子の電源電圧と比較して電位が若干低下する。
しかしながら、本発明では、レーザドライバIC2に接続されるGND電位及び電源電圧の電位が消費電流にあわせて若干オフセットされた電位となるのみなので、通常動作上に関しても支障は生じない。
尚、図1において、双方向に構成されたダイオードD1及びD2は、高周波帯域で分離されたLDGND端子、DVSS端子とVSSO端子間とのESD対策として追加されたものである。通常、これはレーザドライバIC2内に備えられているものの、レーザドライバIC外部においても追加構成することにより、ESD耐量をより向上させることが可能となる場合もある。
次に、本実施例の具体的なパターン配線の例について、レーザドライバIC2のピンアサインとともに説明する。図2(a)は、図1で示したレーザドライバICからの輻射ノイズを抑制するレーザ基板1の接続回路について、具体的なパターンレイアウトを模式的に例示した図である。図2(b)は、レーザドライバIC2に備えられる端子のピンアサインを示したものである。
図1で示したように、レーザドライバIC2は、LD駆動部41用のGND端子LDGNDと、プリドライバ40用の電源端子DVCC及びGND端子DVSSと、I/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用の共用電源端子VCCOと共用GND端子VSSOを備えている。
LD駆動部41のLDGND端子とプリドライバ40のDVSS端子に接続される配線パターンをP2g、I/O回路部15のVSSO端子に接続される配線パターンをP3g、レーザ13に供給される電源及びプリドライバ40のDVCC端子に接続される配線パターンをP2v、I/O回路部15のVCCOに接続されるパターンをP3vとして示す。
GND配線パターンP2gとP3gは、フェライトビーズFB2により高周波帯域で分離される。電源配線パターンP2vとP3vは、フェライトビーズFB1により高周波帯域で分離される。また、バイパスコンデンサC1、C2及びC3は、瞬時電流を供給する回路ブロックの近傍に配置されるとともに、この近接配置が可能なように各電源及びGND端子がレーザドライバICにピンアサインされている。尚、RM1とRM2は可変抵抗器であり、レーザ光量の可変調整に利用される。14はチェックパッドであり、レーザ基板1の動作チェックを行う際に利用される。
本実施例のレーザ基板1は、主に単層の片面プリント基板に適用するため、フェライトビーズFB1及びFB2は、レーザドライバIC2のパッケージと重ならない位置に実装される必要がある。
そこで、本実施例のレーザドライバIC2は、LDGND端子とDVSS端子を隣接したピンアサインとし、さらにDVSS端子とDVCC端子を隣接したピンアサインとしている。また、DVCC端子とVCCO端子をレーザドライバIC2の直下で接続した配線パターンと、DVSS端子とVSSO端子をレーザドライバIC2の直下で接続した配線パターンとが交差しないように各ピンアサインが工夫して設定される。
その結果、DVSS端子とVSSO端子をフェライトビーズFB2で分離配線することと、DVCC端子とVCCO端子をフェライトビーズFB1で分離配線することと、バイパスコンデンサC1、C2及びC3を瞬時電流を供給する回路ブロックの近傍に配置することとがジャンパレスで単層の片面プリント基板を用いて可能とされる。さらに、ジャンパレスで上記分離配線を可能としたため、レーザドライバIC2の直下部分を電源・GNDのパターン配線に用いつつ、基板面積を大きくすることなく、輻射ノイズの抑制が可能なレーザ基板を提供することが可能となる。
以上述べたように本実施例に従えば、LD駆動部41のGND端子LDGNDとプリドライバのGND端子DVSSとI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用のGND端子とが内部で分離されたレーザドライバICを搭載するプリント基板において、LDGND端子・DVSS端子とVSSO端子間と、電源Vccld・DVCC端子とVCCO端子間とにインダクタンス素子がそれぞれ追加されることにより、高周波帯域におけるインピーダンス分離が行われる。その結果、LD駆動部41用のGND端子LDGNDとプリドライバ用のGND端子DVSSに発生した高周波の電位変動が、レーザドライバIC2を搭載するレーザ基板1上のパターンを介して、レーザ基板1の電源パターン、GNDパターン、信号線パターン及びプリント基板全体へと伝播していくことを抑制可能となる。
つまり、以上説明した実施例によれば、レーザ基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成を数個のフェライトビーズの追加のみで実現することが可能となる。
また、従来、プリント基板のGNDパターンをできる限り広いスペースでベタ状に形成して輻射ノイズ対策を行っていたことに対し、本実施例によれば、プリント基板のGNDパターン面積にほとんど依存せずにレーザドライバICの輻射ノイズ対策を行うことが可能となる。これにより、従来においては輻射ノイズ対策のために、2層の両面プリント基板を用いる等を行ってきたことに対し、単層の片面プリント基板を用いた対策を実施することが可能となり、コストダウンが可能となる。
加えて、レーザドライバICを搭載するレーザ基板を備えた機器に備えられる輻射ノイズ対策のシールド部材等を削減することも可能となる。
実施例2に従うレーザ基板は、レーザドライバICの高速ドライブ回路をノイズ源として発生する輻射ノイズをフェライトビーズを用いて抑制することを特徴とする。図8はレーザドライバICからの輻射ノイズを抑制するレーザ基板におけるレーザドライバICとの接続を示す図である。尚、図8において、既に図1〜図7において説明した内容と同じ構成要素や信号には同じ参照番号や参照記号を付し、その説明は省略する。
実施例1では、LD駆動部41とプリドライバ40の電源端子を合わせてフェライトビーズFB1で分離し、またLD駆動部41とプリドライバ40のGND端子を合わせてフェライトビーズFB2で分離する構成について説明を行った。実施例2は、LD駆動部41とプリドライバ40の各電源端子及びGND端子を独立してI/O回路部15の電源端子及びGND端子から4個のフェライトビーズで分離されたものである。図8は、4個のフェライトビーズを用いてICからの輻射ノイズを抑制するレーザ基板を示す図である。図9は、図8に示すレーザドライバICからの輻射ノイズを抑制するレーザ基板1の接続回路について、具体的なパターンレイアウトを模式的に例示した図である。
実施例2に従うレーザ基板は、レーザドライバIC2内に構成されるLD駆動部41のGND端子LDGNDと、プリドライバ40のGND端子DVSSと、I/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)のGND端子VSSOがフェライトビーズを介してそれぞれ接続される。また、レーザ13に供給される電源電圧Vccldと、プリドライバの電源端子DVCCと、I/O回路部15の電源端子VCCOもフェライトビーズを介してそれぞれ接続される。LD駆動部41には高周波且つ数十mAの大電流が流れ、プリドライバには高周波の僅かな瞬時電流が流れるので、特にLD駆動部のノイズレベルが大きい場合には、本実施例のようにLD駆動部41とプリドライバ40の電源GND端子接続とすることにより、さらなるノイズの抑制を行うことが可能となる。
図8について説明する。LD駆動部41のLDGND端子は、プリドライバ40のDVSS端子に直接接続されず、フェライトビーズFB4を介して接続される。プリドライバ40のDVSS端子は、I/O回路部15のVSSO端子に直接接続されず、フェライトビーズFB2を介して接続される。一方、I/O回路部15のVSSO端子は、GNDパターン8にそのまま接続される。
つまり、プリドライバ40のDVSS端子は、VSSO端子からフェライトビーズFB2を介して高周波帯域で分離され、LDGND端子は、そのDVSS端子からさらにフェライトビーズFB4を介して高周波帯域で分離される。一方のVSSO端子はGNDパターン8に直接接続される。
また、レーザ用電源Vccldは、I/O回路部15の電源端子VCCOからフェライトビーズFB1とFB3を介して接続されている。プリドライバ40の電源端子DVCCは、フェライトビーズFB1を介して電源電圧が供給されるように接続されている。
つまり、レーザ13に電源を供給するVccldは、フェライトビーズFB1とFB3を介してDVCC端子と高周波帯域で分離され、DVCC端子は、フェライトビーズFB1を介してDVCC端子と高周波帯域で分離される。一方のVCCO端子は電源電圧Vcc7に直接接続される。
つまり、プリドライバ40のDVCC端子は、VCCO端子からフェライトビーズFB1を介して高周波帯域で分離され、レーザ13に電源を供給するVccldは、そのDVCC端子からさらにフェライトビーズFB3を介して高周波帯域で分離される。一方のVCCO端子は電源電圧Vcc7に直接接続される。
次に上記4個のフェライトビーズが高周波ノイズの伝播を抑制することについて説明する。
LD駆動部41は、ビデオ信号に従いプリドライバ40を介してレーザ13を高速でスイッチング駆動する。LD駆動部41が高速スイッチングされることにより、LD端子とLDGND端子には高周波電流i1cが流れる。高周波電流i1cは、ボンディングワイヤ6ldと6ldgndと、LD駆動部41内の配線のインダクタンスと、レーザ基板1上のパターン配線によるインダクタンスと、バイパスコンデンサC1とを介して流れ、コモンモードのノイズ電流i11cとノイズ電流i12cが発生する。
また、プリドライバ40が高速スイッチングされることにより、DVCC端子とDVSS端子には高周波電流i2cが流れる。高周波電流i2cは、ボンディングワイヤ6dvccと6dvssと、プリドライバ40内の配線のインダクタンスと、レーザ基板1上のパターン配線によるインダクタンスと、バイパスコンデンサC2とを介して流れ、コモンモードのノイズ電流i21cとノイズ電流i22cが発生する。
4層や2層のプリント基板を用いている場合には、レーザ基板1上のパターン配線によるインダクタンス値を小さく構成することが出来るため、発生するノイズ電流i11c、ノイズ電流i12c、ノイズ電流i21c及びノイズ電流i22cのノイズレベルは比較的小さい。一方、一層の片面プリント基板を用いる場合には、レーザ基板1上のパターン配線によるインダクタンス値が大きいために、発生するノイズ電流i11c、ノイズ電流i12c、ノイズ電流i21c及びノイズ電流i22cのノイズレベルは大きくなる。
しかしながら、本実施例によれば、LD駆動部41から電源配線パターンに発生したノイズ電流i11cは、フェライトビーズFB3の高周波インピーダンスにより、電源端子DVCCへの伝播が抑制される。一方、LD駆動部41からGND配線パターンに発生したノイズ電流i12cは、フェライトビーズFB4の高周波インピーダンスにより、GND端子DVSSへの伝播が抑制される。従って、LD駆動部41のスイッチング動作により発生した高周波ノイズは、レーザ基板1のプリドライバ40、I/O回路部15及びコネクタ11へ伝播することが抑制される。
また、プリドライバ40から電源配線パターンに発生したノイズ電流i21cは、フェライトビーズFB1の高周波インピーダンスにより、電源端子VCCO及び電源電圧Vccへの伝播が抑制される。一方、プリドライバ40からGND配線パターンに発生したノイズ電流i22cは、フェライトビーズFB2の高周波インピーダンスにより、GND端子VSSO及びGNDパターン8への伝播が抑制される。従って、プリドライバ40のスイッチング動作により発生した高周波ノイズは、レーザ基板1のLD駆動部41、I/O回路部15及びコネクタ11へ伝播することが抑制される。
つまり、LD駆動部41及びプリドライバ40から発生したノイズ電流i11b、i12b、i21b、i22bは、LD駆動部41又はプリドライバ40内に封じ込めることが可能となる。言い換えれば、LD駆動部41及びプリドライバ40のスイッチング動作により発生する高周波の電位変動がレーザ基板1のI/O回路15へ伝播することなく、LD駆動部41とバイパスコンデンサC1で形成される電流閉ループ内、及びプリドライバ40とバイパスコンデンサC2で形成される電流閉ループ内に封じ込めることが可能となる。
しかしながら、一般的には、あるGND電位が他のGND電位とオフセットした電位を保持していた場合には、オフセットされたGND電位に接続される回路部と他の回路部とが基準としているGND電位とに差が生じるため、動作不良等を招く恐れがある。しかしながら、実施例1で説明したように、本実施例では、バイパスコンデンサC1及びC2の適正な接続により上記懸念は回避される。バイパスコンデンサC1及びC2が接続されることにより、フェライトビーズFB2をLDGND端子に接続されたLD駆動部41と、フェライトビーズをGND端子に接続されていないアナログ回路部30、ロジック回路I/O部25、LD駆動信号部20とのIC内部での信号接続部においても、動作不良等の問題が生じることはない。その結果、LD駆動部41及びプリドライバ40により発生した高周波ノイズをLD駆動部41内又はプリドライバ40内に封じ込めることが可能となる。
次に、本実施例の具体的なパターン配線の例について、レーザドライバIC2のピンアサインとともに説明する。図9(a)は、図8で示したレーザドライバICからの輻射ノイズを抑制するレーザ基板1の接続回路について、具体的なパターンレイアウトを模式的に例示した図である。図9(b)は、レーザドライバIC2に備えられる端子のピンアサインを示したものである。
図8で示したように、レーザドライバIC2は、LD駆動部41用のGND端子LDGNDと、プリドライバ40用の電源端子DVCC及びGND端子DVSSと、I/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)の共用電源端子VCCOと共用GND端子VSSOを備えている。
LD駆動部41のLDGND端子に接続される配線パターンをP1g、プリドライバ40のDVSS端子に接続される配線パターンをP2g、I/O回路部15のVSSO端子に接続される配線パターンをP3g、レーザ13に供給される電源に接続される配線パターンをP1v、プリドライバ40のDVCC端子に接続される配線パターンをP2v、I/O回路部15のVCCOに接続されるパターンをP3vとして示す。
GND配線パターンP1gとP2gは、フェライトビーズFB4により高周波帯域で分離される。電源GND配線パターンP2gとP3gは、フェライトビーズFB2により高周波帯域で分離される。電源配線パターンP1vとP2vは、フェライトビーズFB3により高周波帯域で分離される。電源配線パターンP2vとP3vは、フェライトビーズFB1により高周波帯域で分離される。また、バイパスコンデンサC1、C2及びC3は、瞬時電流を供給する回路ブロックの近傍に配置されるとともに、この近接配置が可能なように各電源及びGND端子がレーザドライバICにピンアサインされている。
本実施例のレーザ基板1は、単層の片面プリント基板を用いているため、フェライトビーズFB1、FB2、FB3及びFB4は、レーザドライバIC2のパッケージと重ならない位置に実装される必要がある。
そこで、本実施例のレーザドライバIC2は、LDGND端子とDVSS端子を隣接したピンアサインとし、さらにDVSS端子とDVCC端子を隣接したピンアサインとしている。また、DVCC端子とVCCO端子をレーザドライバIC2の直下で接続した配線パターンと、DVSS端子とVSSO端子をレーザドライバIC2の直下で接続した配線パターンとが交差しないように各ピンアサインが工夫して設定される。
その結果、LDGND端子とDVSS端子をフェライトビーズFB4で分離配線することと、DVSS端子とVSSO端子をフェライトビーズFB2で分離配線することと、レーザ13の電源VccldとDVCC端子をフェライトビーズFB3で分離配線することと、DVCC端子とVCCO端子をフェライトビーズFB1で分離配線することと、バイパスコンデンサC1、C2及びC3を瞬時電流を供給する回路ブロックの近傍に配置することとがジャンパ部品レスで単層の片面プリント基板を用いて容易に可能となる。さらに、レーザドライバIC2直下の部分を電源GNDのパターン配線に用いつつ、ジャンパレスで上記分離配線を可能としたため、基板面積を大きくすることなく、輻射ノイズの抑制が可能なレーザ基板を提供することが可能となる。
以上述べたように本実施例に従えば、LD駆動部のGND端子LDGNDとプリドライバのGND端子DVSSとI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用のGND端子とが内部で分離されたレーザドライバICを搭載するプリント基板において、LDGND端子とDVSS端子の間と、DVSS端子とVSSO端子の間と、電源VccldとDVCC端子間と、DVCC端子とVCCO端子間とにインダクタンス素子がそれぞれ追加されることにより、高周波帯域におけるインピーダンス分離が行われる。その結果、LD駆動部用の電源端子・GND端子とプリドライバ用の電源端子・GND端子に発生した高周波の電位変動が、レーザドライバICを搭載するプリント基板上のパターンを介して、レーザ基板の電源パターン、GNDパターン、信号線パターン及びプリント基板全体へと伝播していくことを抑制可能となる。
つまり、以上説明した実施例によれば、プリント基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成を数個のフェライトビーズの追加のみで実現することが可能となる。
また、従来、プリント基板のGNDパターンをできる限り広いスペースでベタ状に形成して輻射ノイズ対策を行っていたことに対し、本実施例によれば、プリント基板のGNDパターン面積にほとんど依存せずにICの輻射ノイズ対策を行うことが可能となる。これにより、従来においては輻射ノイズ対策のために、2層の両面プリント基板を用いる等を行ってきた対策を単層の片面プリント基板で実施することが可能となり、コストダウンが可能となる。
加えて、ICを搭載するレーザ基板を備えた機器に備えられる輻射ノイズ対策のシールド部材等を削減することも可能となる。
尚、本実施例において用いられるフェライトビーズFB1及びFB2をコモンモードチョークに変更することで、同様の効果が得られることは言うまでもない。フェライトビーズFB3及びFB4をコモンモードチョークに変更することで、同様の効果が得られることは言うまでもない。
実施例3に従うレーザ基板は、実施例2にて説明を行ったアノード・コモン型1ビームレーザドライバICの輻射ノイズを抑制する構成を、アノード・コモン型2ビームレーザドライバICに適用した例である。実施例3においても、高速ドライブ回路をノイズ源として発生する輻射ノイズをフェライトビーズを用いて抑制することを特徴とする。図10は、本実施例の具体的なパターン配線の例について示したものである。レーザ動作に関する内容は、実施例1及び2で説明したアノード・コモン型1ビームレーザドライバと同様であるため説明を省略し、以下に示す実施例3のパターンレイアウトについて説明する。
図10(a)は、本実施例のレーザドライバICからの輻射ノイズを抑制するレーザ基板1の接続回路について、具体的なパターンレイアウトを模式的に例示した図である。図10(b)は、レーザドライバIC2に備えられる端子のピンアサインを示したものである。
1ビームレーザドライバにおいては、モード設定を行う端子が2本(2bit)であったことに対して、2ビームレーザドライバは3本(3bit)化されており、2ビームレーザの各モード遷移がCPUにより制御される。レーザドライバIC2cは、レーザ接続用の端子LD1とLD2、LD駆動部41用のGND接続端子LD1GNDとLD2GNDが2チャンネル分構成される。また、サンプルホールドコンデンサの接続端子CH1とCH2、定電流設定用の抵抗器を接続する端子R5とR6、PD電流の検知用抵抗を接続する端子RM1とRM2、データ信号が入力される端子DATA1及び/DATA1、/DATA2及び/DATA2に関しても2チャンネル分構成される。その他の端子(PD、DVCC、DVSS、VCCO、VSSO)は実施例1及び2で説明を行った1ビームレーザドライバICと同様に各1本づつの端子が構成される。
LD駆動部41のLDGND端子に接続される配線パターンをP1g、プリドライバ40のDVSS端子に接続される配線パターンをP2g、I/O回路部15のVSSO端子に接続される配線パターンをP3g、レーザ13に供給される電源Vccldに接続される配線パターンをP1v、プリドライバ40のDVCC端子に接続される配線パターンをP2v、I/O回路部15のVCCOに接続されるパターンをP3vとして示す。
GND配線パターンP1gとP2gは、フェライトビーズFB4により高周波帯域で分離される。GND配線パターンP2gとP3gは、フェライトビーズFB2により高周波帯域で分離される。電源配線パターンP1vとP2vは、フェライトビーズFB3により高周波帯域で分離される。電源配線パターンP2vとP3vは、フェライトビーズFB1により高周波帯域で分離される。また、バイパスコンデンサC1、C2及びC3は、瞬時電流を供給する回路ブロックの近傍に配置されるとともに、この近接配置が可能なように各電源及びGND端子がレーザドライバIC2cにピンアサインされる。
本実施例のレーザ基板1cは、単層の片面プリント基板を用いているため、フェライトビーズFB1、FB2、FB3及びFB4は、レーザドライバIC2cのパッケージと重ならない位置に実装される必要がある。
そこで、本実施例のレーザドライバIC2cは、LD1GND端子とDVSS端子を隣接したピンアサインとし、さらにDVSS端子とDVCC端子を隣接したピンアサインとしている。さらに、PD端子の両側に隣接してLD1端子とLD2端子をピンアサインし、さらにLD1端子に隣接してLD1GND端子を、LD2端子に隣接してLD2GND端子をピンアサインする。また、DVCC端子とVCCO端子をレーザドライバIC2cの直下で接続した配線パターンと、DVSS端子とVSSO端子をレーザドライバIC2cの直下で接続した配線パターンとが交差しないように各ピンアサインが工夫して設定される。また、DVSS端子とVSSO端子をレーザドライバIC2cの直下で接続した配線パターン側にGND接続を必要とされる部品(サンプルホールドコンデンサの接続端子CH1とCH2、定電流設定用の抵抗器を接続する端子R5とR6、PD電流の検知用抵抗を接続する端子RM1とRM2)をジャンパレスで配置できるように、RS1端子、RS2端子、CH1端子、CH2端子、RM1端子、RM2端子がピンアサインされる。
その結果、LD1GND端子とDVSS端子をフェライトビーズFB4で分離配線することと、DVSS端子とVSSO端子をフェライトビーズFB2で分離配線することと、レーザ13の電源VccldとDVCC端子をフェライトビーズFB3で分離配線することと、DVCC端子とVCCO端子をフェライトビーズFB1で分離配線することと、バイパスコンデンサC1、C2及びC3を瞬時電流を供給する回路ブロックの近傍に配置することとがジャンパ部品レスで単層の片面プリント基板を用いて容易に可能となる。さらに、レーザドライバIC2直下の部分を電源・GNDのパターン配線に用いつつ、ジャンパレスで上記分離配線を可能としたため、基板面積を大きくすることなく、輻射ノイズの抑制が可能なレーザ基板を提供することが可能となる。
以上述べたように本実施例に従えば、LD駆動部のGND端子LDGNDとプリドライバのGND端子DVSSとI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用のGND端子とが内部で分離されたレーザドライバICを搭載するプリント基板において、LD1GND端子とDVSS端子の間と、LD2GND端子とDVSS端子の間と、DVSS端子とVSSO端子の間と、電源VccldとDVCC端子間と、DVCC端子とVCCO端子間とにインダクタンス素子がそれぞれ追加されることにより、高周波帯域におけるインピーダンス分離が行われる。その結果、LD駆動部用の電源端子・GND端子とプリドライバ用の電源端子・GND端子に発生した高周波の電位変動が、レーザドライバICを搭載するプリント基板上のパターンを介して、レーザ基板の電源パターン、GNDパターン、信号線パターン及びプリント基板全体へと伝播していくことを抑制可能となる。
つまり、以上説明した実施例によれば、プリント基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成を数個のフェライトビーズの追加のみで実現することが可能となる。
また、従来、プリント基板のGNDパターンをできる限り広いスペースでベタ状に形成して輻射ノイズ対策を行っていたことに対し、本実施例によれば、プリント基板のGNDパターン面積にほとんど依存せずにICの輻射ノイズ対策を行うことが可能となる。これにより、従来においては輻射ノイズ対策のために、2層の両面プリント基板を用いる等を行ってきた対策を単層の片面プリント基板で実施することが可能となり、コストダウンが可能となる。
加えて、ICを搭載するレーザ基板を備えた機器に備えられる輻射ノイズ対策のシールド部材等を削減することも可能となる。
実施例4に従うレーザ基板は、実施例3にて説明を行ったアノード・コモン型2ビームレーザドライバICの輻射ノイズを抑制する構成を、カソード・コモン型2ビームレーザドライバICに適用した例である。実施例4においても、高速ドライブ回路をノイズ源として発生する輻射ノイズをフェライトビーズを用いて抑制することを特徴とする。図11は、本実施例の具体的なパターン配線の例について示したものである。レーザ動作に関する内容は、実施例1及び2で説明したアノード・コモン型1ビームレーザドライバと同様であるため説明を省略し、以下に示す実施例4のパターンレイアウトについて説明する。
図11(a)は、本実施例のレーザドライバICからの輻射ノイズを抑制するレーザ基板1の接続回路について、具体的なパターンレイアウトを模式的に例示した図である。図11(b)は、レーザドライバIC2に備えられる端子のピンアサインを示したものである。
実施例3で説明を行ったアノード・コモン型2ビームレーザドライバICと同様に、モード設定を行う端子は3本(3bit)化されており、2ビームレーザの各モード遷移がCPUにより制御される。レーザドライバIC2dは、レーザ接続用の端子LD1とLD2、LD駆動部41用の電源接続端子LD1VCCとLD2VCCが2チャンネル分構成される。カソード・コモン型のレーザドライバICは、アノード・コモン型のレーザドライバICに対して、ICから見たレーザの駆動電流方向が逆になるため、LD駆動部には電源端子が接続される。アノード・コモン型のレーザドライバICでは、LD電流の引き込みを行っていたことに対し、カソード・コモン型のレーザドライバICは、電流の流し込みを行う。
また、サンプルホールドコンデンサの接続端子CH1とCH2、定電流設定用の抵抗器を接続する端子R5とR6、PD電流の検知用抵抗を接続する端子RM1とRM2、データ信号が入力される端子DATA1及び/DATA1、/DATA2及び/DATA2に関しても2チャンネル分構成される。その他の端子(PD、DVCC、DVSS、VCCO、VSSO)は実施例1及び2で説明を行った1ビームレーザドライバICと同様に各1本づつの端子が構成される。
また、アノード・コモン型のレーザドライバICでは、PD電流がレーザドライバICに流れ込んでいたことに対し、カソード・コモン型のレーザドライバICは、PD電流がレーザドライバICから流れ出す。従って、本実施例に構成されるカソード・コモン型のレーザドライバICは、カレントミラー回路を内蔵し、PD電流方向の反転を行われる。従って、PD電流の検知用抵抗を接続する端子RM1とRM2は、アノード・コモン型レーザドライバと同様にGNDパターンに接続される。
また、アノード・コモン型のレーザドライバICでは、PD電流がレーザドライバICに流れ込んでいたことに対し、カソード・コモン型のレーザドライバICは、PD電流がレーザドライバICから流れ出す。従って、本実施例に構成されるカソード・コモン型のレーザドライバICは、カレントミラー回路を内蔵し、PD電流方向の反転を行われる。従って、PD電流の検知用抵抗を接続する端子RM1とRM2は、アノード・コモン型レーザドライバと同様にGNDパターンに接続される。
上述したようにLD駆動部41には電源端子LDVCCが接続される。このLDVCC端子に接続される配線パターンをP1v、プリドライバ40のDVCC端子に接続される配線パターンをP2v、I/O回路部15のVCCOに接続されるパターンをP3v、レーザ13に接続されるGND配線パターンをP1g、プリドライバ40のDVSS端子に接続される配線パターンをP2g、I/O回路部15のVSSO端子に接続される配線パターンをP3gとして示す。
GND配線パターンP1gとP2gは、フェライトビーズFB4により高周波帯域で分離される。GND配線パターンP2gとP3gは、フェライトビーズFB2により高周波帯域で分離される。電源配線パターンP1vとP2vは、フェライトビーズFB3により高周波帯域で分離される。電源配線パターンP2vとP3vは、フェライトビーズFB1により高周波帯域で分離される。また、バイパスコンデンサC1、C2及びC3は、瞬時電流を供給する回路ブロックの近傍に配置されるとともに、この近接配置が可能なように各電源及びGND端子がレーザドライバIC2dにピンアサインされる。
本実施例のレーザ基板1dは、単層の片面プリント基板を用いているため、フェライトビーズFB1、FB2、FB3及びFB4は、レーザドライバIC2dのパッケージと重ならない位置に実装される必要がある。
そこで、本実施例のレーザドライバIC2dは、LD1VCC端子とDVCC端子を隣接したピンアサインとし、さらにDVCC端子とDVSS端子を隣接したピンアサインとしている。さらに、PD端子の両側に隣接してLD1端子とLD2端子をピンアサインし、さらにLD1端子に隣接してLD1VCC端子を、LD2端子に隣接してLD2VCC端子をピンアサインする。また、DVCC端子とVCCO端子をレーザドライバIC2dの直下で接続した配線パターンと、DVSS端子とVSSO端子をレーザドライバIC2dの直下で接続した配線パターンとが交差しないように各ピンアサインが工夫して設定される。また、DVSS端子とVSSO端子をレーザドライバIC2dの直下で接続した配線パターン側にGND接続を必要とされる部品(サンプルホールドコンデンサの接続端子CH1とCH2、定電流設定用の抵抗器を接続する端子R5とR6、PD電流の検知用抵抗を接続する端子RM1とRM2)をジャンパレスで配置できるように、RS1端子、RS2端子、CH1端子、CH2端子、RM1端子、RM2端子がピンアサインされる。
その結果、レーザ13に接続されるGND配線パターンとDVSS端子をフェライトビーズFB4で分離配線することと、DVSS端子とVSSO端子をフェライトビーズFB2で分離配線することと、LD1VCC端子とDVCC端子をフェライトビーズFB3で分離配線することと、DVCC端子とVCCO端子をフェライトビーズFB1で分離配線することと、バイパスコンデンサC1、C2及びC3を瞬時電流を供給する回路ブロックの近傍に配置することとがジャンパ部品レスで単層の片面プリント基板を用いて容易に可能となる。さらに、レーザドライバIC2直下の部分を電源・GNDのパターン配線に用いつつ、ジャンパレスで上記分離配線を可能としたため、基板面積を大きくすることなく、輻射ノイズの抑制が可能なレーザ基板を提供することが可能となる。
以上述べたように本実施例に従えば、LD駆動部の電源端子LD1VCC及びLD2VCCとプリドライバの電源端子DVCCとI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用のGND端子とが内部で分離されたレーザドライバICを搭載するプリント基板において、LD1VCC端子とDVCC端子の間と、LD2VCC端子とDVCC端子の間と、DVCC端子とVCCO端子の間と、レーザ13に接続されるGND配線パターンとDVSS端子間と、DVSS端子とVSSO端子間とにインダクタンス素子がそれぞれ追加されることにより、高周波帯域におけるインピーダンス分離が行われる。その結果、LD駆動部用の電源端子・GND端子とプリドライバ用の電源端子・GND端子に発生した高周波の電位変動が、レーザドライバICを搭載するプリント基板上のパターンを介して、レーザ基板の電源パターン、GNDパターン、信号線パターン及びプリント基板全体へと伝播していくことを抑制可能となる。
つまり、以上説明した実施例によれば、プリント基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成を数個のフェライトビーズの追加のみで実現することが可能となる。
また、従来、プリント基板のGNDパターンをできる限り広いスペースでベタ状に形成して輻射ノイズ対策を行っていたことに対し、本実施例によれば、プリント基板のGNDパターン面積にほとんど依存せずにICの輻射ノイズ対策を行うことが可能となる。これにより、従来においては輻射ノイズ対策のために、2層の両面プリント基板を用いる等を行ってきた対策を単層の片面プリント基板で実施することが可能となり、コストダウンが可能となる。
加えて、ICを搭載するレーザ基板を備えた機器に備えられる輻射ノイズ対策のシールド部材等を削減することも可能となる。
尚、実施例4は、実施例2と同様に、LD駆動部41とプリドライバ40の各電源端子及びGND端子を独立してI/O回路部15の電源端子及びGND端子から4個のフェライトビーズで分離されたものを説明したけれども、実施例1と同様に、LD駆動部41とプリドライバ40の電源端子を合わせてフェライトビーズFB1の1個で分離し、またLD駆動部41とプリドライバ40のGND端子を合わせてフェライトビーズFB2の1個で分離する構成であっても良い。
本発明の実施例5を説明する。
実施例5は、実施例1乃至実施例4で説明を行ったフェライトビーズFB1、FB2、FB3、FB4の代わりに、パターン配線によるインダクタンスを用いて、レーザドライバICの高速ドライブ回路をノイズ源として発生する輻射ノイズを抑制することを特徴とする。高速ドライブ回路のノイズ成分が比較的小さい場合には、フェライトビーズの代わりにパターンによるインダクタンスを用いれば、高周波帯域において各電源端子とGND端子を分離配線することが可能となる。
図12は、実施例2で説明を行ったアノード・コモン型1ビームレーザドライバICを搭載するレーザ基板について、本実施例の形態を図に例示したものである。実施例3乃至実施例4で説明を行ったレーザドライバICを搭載するレーザ基板についても、図12と同様にフェライトビーズFB1、FB2、FB3、FB4の代わりにパターン配線によるインダクタンス成分が構成される。パターン配線によるインダクタンス成分の構成方法は同様であるため図示を省略する。また、レーザ動作に関する内容、高周波分離する構成については、抑制効果の違いのみであるため、説明を省略する。
本実施例に従えば、ノイズの抑制効果が実施例1乃至実施例3よりも低下するものの、LD駆動部のGND端子LDGNDとプリドライバのGND端子DVSSとI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用のGND端子とが内部で分離されたレーザドライバICを搭載するプリント基板において、LDGND端子とDVSS端子の間と、DVSS端子とVSSO端子の間と、電源VccldとDVCC端子間と、DVCC端子とVCCO端子間とにパターン配線により形成されたインダクタンス成分が介されることにより、高周波帯域におけるインピーダンス分離が行われる。その結果、LD駆動部用の電源端子・GND端子とプリドライバ用の電源端子・GND端子に発生した高周波の電位変動が、レーザドライバICを搭載するプリント基板上のパターンを介して、レーザ基板の電源パターン、GNDパターン、信号線パターン及びプリント基板全体へと伝播していくことを抑制可能となる。
本実施例に従えば、ノイズの抑制効果が実施例4よりも低下するものの、LD駆動部の電源端子LD1VCC及びLD2VCCとプリドライバの電源端子DVCCとI/O回路部15(LD駆動信号部20、ロジック回路I/O部25、アナログ回路部30)用のGND端子とが内部で分離されたレーザドライバICを搭載するプリント基板において、LD1VCC端子とDVCC端子の間と、LD2VCC端子とDVCC端子の間と、DVCC端子とVCCO端子の間と、レーザ13に接続されるGND配線パターンとDVSS端子間と、DVSS端子とVSSO端子間とにパターン配線により形成されたインダクタンス成分が介されることにより、高周波帯域におけるインピーダンス分離が行われる。その結果、LD駆動部用の電源端子・GND端子とプリドライバ用の電源端子・GND端子に発生した高周波の電位変動が、レーザドライバICを搭載するプリント基板上のパターンを介して、レーザ基板の電源パターン、GNDパターン、信号線パターン及びプリント基板全体へと伝播していくことを抑制可能となる。
1 レーザ基板
2 レーザドライバIC
7 電源
8 GNDパターン
11 コネクタ
13 レーザ素子
15 I/O回路部
20 LD駆動信号部
25 ロジック回路I/O部
30 アナログ回路部
40 プリドライバ
41 LD駆動部
FB1、FB2、FB3、FB4 フェライトビーズ
C1、C2、C3 コンデンサ
2 レーザドライバIC
7 電源
8 GNDパターン
11 コネクタ
13 レーザ素子
15 I/O回路部
20 LD駆動信号部
25 ロジック回路I/O部
30 アナログ回路部
40 プリドライバ
41 LD駆動部
FB1、FB2、FB3、FB4 フェライトビーズ
C1、C2、C3 コンデンサ
Claims (21)
- レーザ素子と、前記レーザ素子のアノード端子に接続されるレーザ素子用電源と、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種のGND端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種のGND端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、
前記レーザ素子用電源及び前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、
前記第1種のGND端子及び前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段とが設けられることを特徴とするプリント基板。 - 前記第2種の電源端子と前記第3種の電源端子と前記第2種のGND端子と前記第3種のGND端子は、前記レーザドライバICの端子からレーザドライバICの内側にそれぞれ引き出されてパターン配線されるとともに、前記第1の抑制手段を介して前記第2種の電源端子と前記第3種の電源端子とがパターン接続される電源配線経路と、前記第2の抑制手段を介して前記第2種のGND端子と前記第3種のGND端子とがパターン接続されるGND配線経路とを備えることを特徴とする請求項1記載のプリント基板。
- 前記レーザドライバICの周囲を時計回りに進んでいく順序において、前記第2種のGND端子、前記第2種の電源端子、前記第3種の電源端子、前記第3種のGND端子の順にピン端子がアサインされ、前記電源配線経路と前記GND配線経路は、ジャンパ部品なしで前記レーザドライバICの端子にそれぞれパターン接続されることを特徴とする請求項2記載のプリント基板。
- 前記レーザドライバICの端子とGNDパターンとに配線接続される抵抗器乃至容量素子は、前記GND配線経路にジャンパ部品なしでパターン接続されることを特徴とする請求項3記載のプリント基板。
- レーザ素子と、前記レーザ素子のアノード端子に接続されるレーザ素子用電源と、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種のGND端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種のGND端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、
前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、
前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段と、
前記レーザ素子用電源からの配線が前記第2種の電源端子乃至前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制する第3の抑制手段と、
前記第1種のGND端子からの配線が前記第2種のGND端子乃至前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制する第4の抑制手段とが設けられることを特徴とするプリント基板。 - 前記第2種の電源端子と前記第3種の電源端子と前記第2種のGND端子と前記第3種のGND端子は、前記レーザドライバICの端子からレーザドライバICの内側にそれぞれ引き出されてパターン配線されるとともに、前記第1の抑制手段を介して前記第2種の電源端子と前記第3種の電源端子とがパターン接続される電源配線経路と、前記第2の抑制手段を介して前記第2種のGND端子と前記第3種のGND端子とがパターン接続されるGND配線経路とを備えることを特徴とする請求項5記載のプリント基板。
- 前記レーザドライバICの周囲を時計回りに進んでいく順序において、前記第2種のGND端子、前記第2種の電源端子、前記第3種の電源端子、前記第3種のGND端子の順にピン端子がアサインされ、前記電源配線経路と前記GND配線経路は、ジャンパ部品なしで前記レーザドライバICの端子にそれぞれ接続されることを特徴とする請求項6記載のプリント基板。
- 前記レーザドライバICの端子とGNDパターンとに配線接続される抵抗器乃至容量素子は、前記GND配線経路にジャンパ部品なしでパターン接続されることを特徴とする請求項7記載のプリント基板。
- レーザ素子と、前記レーザ素子のカソード端子に接続されるレーザ素子用GNDと、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種の電源端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種の電源端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、
前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、
前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段と、
前記第1種の電源端子からの配線が前記第2種の電源端子乃至前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制する第3の抑制手段と、
前記レーザ素子用GNDからの配線が前記第2種のGND端子乃至前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路の動作によって発生した高周波の電位変動を抑制する第4の抑制手段とが設けられることを特徴とするプリント基板。 - 前記第2種の電源端子と前記第3種の電源端子と前記第2種のGND端子と前記第3種のGND端子は、前記レーザドライバICの端子からレーザドライバICの内側にそれぞれ引き出されてパターン配線されるとともに、前記第1の抑制手段を介して前記第2種の電源端子と前記第3種の電源端子とがパターン接続される電源配線経路と、前記第2の抑制手段を介して前記第2種のGND端子と前記第3種のGND端子とがパターン接続されるGND配線経路とを備えることを特徴とする請求項9記載のプリント基板。
- 前記レーザドライバICの周囲を時計回りに進んでいく順序において、前記第2種のGND端子、前記第2種の電源端子、前記第3種の電源端子、前記第3種のGND端子の順にピン端子がアサインされ、前記電源配線経路と前記GND配線経路は、ジャンパ部品なしで前記レーザドライバICの端子にそれぞれ接続されることを特徴とする請求項10記載のプリント基板。
- 前記レーザドライバICの端子とGNDパターンとに配線接続される抵抗器と容量素子は、前記GND配線経路にジャンパ部品なしでパターン接続されることを特徴とする請求項11記載のプリント基板。
- レーザ素子と、前記レーザ素子のカソード端子に接続されるレーザ素子用GNDと、レーザ素子を駆動する第1の回路と、前記第1の回路に接続される第1種の電源端子と、第1の回路を前段で駆動する第2の回路と、前記第2の回路に接続される第2種の電源端子と第2種のGND端子との第2種のペア端子と、前記第1及び第2の回路と異なるその他の第3の回路と、前記第3の回路に接続される第3種の電源端子と第3種のGND端子との第3種のペア端子とを備え、前記第1種の電源端子と前記第2種のペア端子と前記第3種のペア端子とが内部的に分離されたレーザドライバICを搭載するプリント基板であって、
前記第1種の電源端子及び前記第2種の電源端子からの配線が前記第3種の電源端子及び前記プリント基板の電源パターンへと導かれる経路に、前記第1の回路の動作及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第1の抑制手段と、
前記レーザ素子用GND及び前記第2種のGND端子からの配線が前記第3種のGND端子及び前記プリント基板のGNDパターンへと導かれる経路に、前記第1の回路及び前記第2の回路の動作によって発生した高周波の電位変動を抑制する第2の抑制手段とが設けられることを特徴とするプリント基板。 - 前記抑制手段はフェライトビーズであることを特徴とする請求項1乃至13の何れかに記載のプリント基板。
- 前記抑制手段は、パターン配線により形成されるインダクタであることを特徴とする請求項1乃至13の何れかに記載のプリント基板。
- 前記第1の抑制手段と前記第2の抑制手段のペアは、コモンモードチョークで兼用されることを特徴とする請求項1乃至13の何れかに記載のプリント基板。
- 前記第3の抑制手段と前記第4の抑制手段のペアは、コモンモードチョークで兼用されることを特徴とする請求項5乃至13の何れかに記載のプリント基板。
- 更に、前記レーザ素子用電源と前記第1種のGND端子との間に接続される第1の電荷蓄積手段を有することを特徴とする請求項1乃至17の何れかに記載のプリント基板。
- 更に、前記第2種の電源端子と前記第2種のGND端子との間に接続される第2の電荷蓄積手段を有することを特徴とする請求項1乃至18の何れかに記載のプリント基板。
- 更に、前記第3種の電源端子と前記第3種のGND端子との間に接続される第3の電荷蓄積手段を有することを特徴とする請求項1乃至19の何れかに記載のプリント基板。
- 単層の片面プリント基板であることを特徴とする請求項1乃至20の何れかに記載のプリント基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007300733A JP2009129979A (ja) | 2007-11-20 | 2007-11-20 | プリント基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007300733A JP2009129979A (ja) | 2007-11-20 | 2007-11-20 | プリント基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009129979A true JP2009129979A (ja) | 2009-06-11 |
Family
ID=40820641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007300733A Pending JP2009129979A (ja) | 2007-11-20 | 2007-11-20 | プリント基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009129979A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109411A (ja) * | 2010-11-17 | 2012-06-07 | Canon Inc | 半導体装置及び半導体装置を搭載したプリント基板 |
JP2012156700A (ja) * | 2011-01-25 | 2012-08-16 | Ricoh Co Ltd | 誤差増幅回路及びスイッチングレギュレータ |
JP2014027267A (ja) * | 2012-06-20 | 2014-02-06 | Canon Inc | プリント回路板及びプリント配線板 |
CN108141950A (zh) * | 2015-11-30 | 2018-06-08 | 瑞萨电子株式会社 | 电子器件 |
-
2007
- 2007-11-20 JP JP2007300733A patent/JP2009129979A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109411A (ja) * | 2010-11-17 | 2012-06-07 | Canon Inc | 半導体装置及び半導体装置を搭載したプリント基板 |
JP2012156700A (ja) * | 2011-01-25 | 2012-08-16 | Ricoh Co Ltd | 誤差増幅回路及びスイッチングレギュレータ |
JP2014027267A (ja) * | 2012-06-20 | 2014-02-06 | Canon Inc | プリント回路板及びプリント配線板 |
CN108141950A (zh) * | 2015-11-30 | 2018-06-08 | 瑞萨电子株式会社 | 电子器件 |
EP3386276A4 (en) * | 2015-11-30 | 2019-07-24 | Renesas Electronics Corporation | ELECTRONIC DEVICE |
US10638600B2 (en) | 2015-11-30 | 2020-04-28 | Renesas Electronics Corporation | Electronic device |
CN112333914A (zh) * | 2015-11-30 | 2021-02-05 | 瑞萨电子株式会社 | 电子器件 |
CN112333914B (zh) * | 2015-11-30 | 2023-08-08 | 瑞萨电子株式会社 | 电子器件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8063480B2 (en) | Printed board and semiconductor integrated circuit | |
JP5084153B2 (ja) | プリント基板 | |
US8717605B2 (en) | Image forming apparatus and circuit board of image forming apparatus | |
JP5201206B2 (ja) | 多層プリント配線基板 | |
JP2009129979A (ja) | プリント基板 | |
JP2006190873A (ja) | プリント回路基板及びそれを備えた電子機器 | |
JP2010040787A (ja) | プリント配線基板及び該プリント配線基板を有する装置 | |
JP3950905B2 (ja) | レーザー駆動回路 | |
US20120188729A1 (en) | Printed circuit board and manufacturing method thereof | |
JP5070077B2 (ja) | Lsiを装備する電装基板,画像形成制御板および画像形成装置 | |
JP4907464B2 (ja) | 電子機器の電子回路装置 | |
EP2129198A1 (en) | Electronic apparatus | |
JP7301600B2 (ja) | 電源装置及び画像形成装置 | |
US7436869B2 (en) | Laser circuit substrate | |
JP7351149B2 (ja) | 発光装置、光走査装置 | |
JP2006270598A (ja) | 電気回路およびノイズ抑制方法 | |
US20210045232A1 (en) | Printed circuit board and printing apparatus | |
US11798599B2 (en) | Efficient placement of memory | |
US20240179831A1 (en) | Electronic module and electronic device | |
JP2005045274A (ja) | メモリ装置及びメモリバス伝送システム | |
JP2024032123A (ja) | 回路基板、画像形成装置 | |
CN100546134C (zh) | 激光器驱动电路 | |
JP2006120877A (ja) | 電子部品の電磁波遮蔽構造及び、該遮蔽構造を備えた記録装置 | |
JP2012104143A (ja) | 電子機器 | |
JPH07108738A (ja) | 記録装置および回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100201 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100630 |