JP6155918B2 - サンプル・ホールド回路、アナログデジタル変換回路及びデジタル制御回路 - Google Patents

Description

アナログ入力信号をサンプル・ホールドするサンプル・ホールド回路に関し、特にボトムプレートサンプリング方式のサンプル・ホールド回路に関する。

高速、高精度のアナログデジタル変換回路（ＡＤコンバータ）では、アナログ入力信号をサンプル・ホールドするのがほとんどであり、その中でも特に高精度なサンプル＆ホールド回路としてボトムプレートサンプリング方式が提案されている（例えば、非特許文献１参照）。

松澤 昭著、「アナログＲＦＣＭＯＳ集積回路設計」、株式会社培風館、２０１０年１月１５日、ｐ．２５８−２６０

しかしながら、従来技術において、差動信号を得るためには、ＣＭＦＢ(common-mode feedback)回路を用いるか、増幅器を２段直列に接続して、それぞれ中間電位に対して加算、減算した出力を発生させる等の工夫が必要となるが、入出力のダイナミックレンジが制限される、出力の位相差が発生する等の問題点があった。

本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、広いダイナミックレンジを設定できると共に、位相差の発生を防止でき、高速、高精度な差動信号を得ることができるサンプル・ホールド回路を提供することにある。

本発明のサンプル・ホールド回路は、アナログ入力信号をサンプル・ホールドして差動信号を出力するサンプル・ホールド回路であって、第１の基準電圧をサンプル・ホールドするシングルエンドの第１のサンプル・ホールド回路及び第２のサンプル・ホールド回路と、前記アナログ入力信号と第２の基準電圧とに基づく重畳電圧を生成し、生成した前記重畳電圧を前記第１のサンプル・ホールド回路及び第２のサンプル・ホールド回路にホールドされた前記第１の基準電圧に重畳する電圧重畳回路とを具備し、前記第１のサンプル・ホールド回路は、ホールドした前記第１の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を減少させた低電位側の出力電圧を出力し、前記第２のサンプル・ホールド回路は、ホールドした前記第１の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を増加させた高電位側の出力電圧を出力することを特徴とする。

本発明によれば、アナログ入力信号と第２の基準電圧とに基づく重畳電圧を、第１のサンプル・ホールド回路及び第２のサンプル・ホールド回路でホールドされた第１の基準電圧に加減算して出力するため、第１の基準電圧の設定によって広いダイナミックレンジを設定できると共に、位相差の発生を防止でき、高速、高精度な差動信号を得ることができるという効果を奏する。

本発明に係るサンプル・ホールド回路の実施の形態の回路構成を示す回路構成図である。 図１に示すサンプル・ホールド回路におけるスイッチの切り換えタイミングを示すタイミングチャートである。 図１に示すサンプル・ホールド回路の具体的な回路構成を示す回路構成図である。 図１に示すスイッチＳＷ３の構成例を示す回路構成図である。 図１に示すサンプル・ホールド回路を用いたＡＤコンバータの構成例を示す概略図である。 スイッチング電源回路の出力電圧を制御する図５に示すＡＤコンバータを用いたデジタル制御回路の構成例を示す概略図である。 図１に示すコンデンサＣ２＿１の変形例を示す回路構成図である。 図１に示すコンデンサＣ１＿１及びＣ２＿１の変形例を示す回路構成図である。

本実施の形態のサンプル・ホールド回路１は、図１を参照すると、二つのシングルエンドのサンプル・ホールド回路であるボトムプレートサンプリング回路Ｌ１、Ｌ２が、スイッチトキャパシタ回路Ｌ３によって接続されている。

ボトムプレートサンプリング回路Ｌ１は、オペアンプＩ１と、コンデンサＣ１＿１と、スイッチＳＷ２＿１、ＳＷ４＿１、ＳＷ５＿１とで構成されている。第１の基準電圧Ｖｒｅｆ１と、オペアンプＩ１の反転入力端子との間に、スイッチＳＷ２＿１とコンデンサＣ１＿１とが直列に接続されている。そして、低電位側の出力電圧ＯＵＴ＿Ｌが出力されるオペアンプＩ１の出力端子と、オペアンプＩ１の反転入力端子とコンデンサＣ１＿１と接続点Ｘ＿１との間には、スイッチＳＷ４＿１が接続され、さらに、オペアンプＩ１の出力端子と、スイッチＳＷ２＿１とコンデンサＣ１＿１との接続点Ｙ＿１との間には、スイッチＳＷ５＿１が接続されている。

ボトムプレートサンプリング回路Ｌ２もボトムプレートサンプリング回路Ｌ１と同様の構成を有しており、オペアンプＩ２と、コンデンサＣ１＿２と、スイッチＳＷ２＿２、ＳＷ４＿２、ＳＷ５＿２とで構成されている。第１の基準電圧Ｖｒｅｆ１と、オペアンプＩ２の反転入力端子との間に、スイッチＳＷ２＿２とコンデンサＣ１＿２とが直列に接続されている。そして、高電位側の出力電圧ＯＵＴ＿Ｈが出力されるオペアンプＩ２の出力端子と、オペアンプＩ２の反転入力端子とコンデンサＣ１＿２と接続点Ｘ＿２との間には、スイッチＳＷ４＿２が接続され、さらに、オペアンプＩ２の出力端子と、スイッチＳＷ２＿２とコンデンサＣ１＿２との接続点Ｙ＿２との間には、スイッチＳＷ５＿２が接続されている。

なお、オペアンプＩ１の非反転入力端子と、オペアンプＩ２の非反転入力端子とは、図１に示すように、基準電圧ＶＰＬＵＳ１と、基準電圧ＶＰＬＵＳ２とにそれぞれ接続されている。基準電圧ＶＰＬＵＳ１と基準電圧ＶＰＬＵＳ２とは、オペアンプＩ１とオペアンプＩ２とにそれぞれ安定して動作する基準電圧を与えてやれば良く、任意のバイアスを印加すれば良いが、簡易化のために、ＶＰＬＵＳ１＝ＶＰＬＵＳ２＝Ｖｒｅｆ１と設定することで、安定した回路動作が得られる。

スイッチトキャパシタ回路Ｌ３は、コンデンサＣ２＿１、Ｃ２＿２と、スイッチＳＷ１＿１、ＳＷ１＿２、ＳＷ３とで構成されている。コンデンサＣ２＿１と、スイッチＳＷ３と、コンデンサＣ２＿２とが、ボトムプレートサンプリング回路Ｌ１におけるスイッチＳＷ２＿１とコンデンサＣ１＿１との接続点Ｙ＿１と、ボトムプレートサンプリング回路Ｌ２におけるスイッチＳＷ２＿２とコンデンサＣ１＿２との接続点Ｙ＿２との間に直列に接続されている。また、コンデンサＣ２＿１とスイッチＳＷ３との接続点Ｚ＿１は、サンプル・ホールド回路１へのアナログ入力信号である入力電圧ＶＩＮにスイッチＳＷ１＿１を介して接続され、スイッチＳＷ３とコンデンサＣ２＿２との接続点Ｚ＿２は、第２の基準電圧Ｖｒｅｆ２にスイッチＳＷ１＿２を介して接続されている。

次に、本実施の形態のサンプル・ホールド回路１の動作について図２を参照して詳細に説明する。
図２を参照すると、まず、アナログ入力信号のサンプルを開始する時刻Ｔ１でスイッチＳＷ１＿１及びＳＷ１＿２と、スイッチＳＷ２＿１及びＳＷ２＿２と、スイッチＳＷ４＿１及びＳＷ４＿２とをオンにする。これはボトムプレートサンプリングにおける入力電圧ＶＩＮ及び第２の基準電圧Ｖｒｅｆ２の初期電荷チャージのタイミングに相当する。なお、この時点で、スイッチＳＷ３と、スイッチＳＷ５＿１及びＳＷ５＿２とは、オフである。スイッチＳＷ４＿１及びＳＷ４＿２をオンにすることで、オペアンプＩ１の非反転入力端子と、オペアンプＩ２の非反転入力端子とがそれぞれ仮想接地点として動作する。これにより、コンデンサＣ１＿１とコンデンサＣ１＿２とには、第１の基準電圧Ｖｒｅｆ１がそれぞれ印加された状態となり、ボトムプレートサンプリング回路Ｌ１、Ｌ２によって第１の基準電圧Ｖｒｅｆ１がサンプリングされる。また、コンデンサＣ２＿１には、入力電圧ＶＩＮと第１の基準電圧Ｖｒｅｆ１との差分の電圧が、コンデンサＣ２＿２には、第１の基準電圧Ｖｒｅｆ１と第２の基準電圧Ｖｒｅｆ２との差分の電圧がそれぞれ印加された状態となる。

次に、時刻Ｔ１から所定時間経過後の時刻Ｔ２でスイッチＳＷ１＿１及びＳＷ１＿２をオフにし、さらに、時刻Ｔ２から所定時間経過後の時刻Ｔ３でスイッチＳＷ２＿１及びＳＷ２＿２をオフにする。なお、スイッチＳＷ１＿１及びＳＷ１＿２の方を先にオフにするのは、スイッチの遷移中の電荷の抜けを防止するためである。これにより、ボトムプレートサンプリング回路Ｌ１、Ｌ２によって第１の基準電圧Ｖｒｅｆ１がホールドされると共に、スイッチＳＷ３の両端にはそれぞれ入力電圧Ｖｉｎと第２の基準電圧Ｖｒｅｆ２とがそれぞれホールドされた状態となる。

次に時刻Ｔ３から所定時間経過後の時刻Ｔ４で、スイッチＳＷ３をオンにすると、入力電圧Ｖｉｎと第２の基準電圧Ｖｒｅｆ２とに基づく重畳電圧が生成され、生成された重畳電圧がボトムプレートサンプリング回路Ｌ１、Ｌ２によってホールドされた第１の基準電圧Ｖｒｅｆ１に重畳される。すなわち、コンデンサＣ１＿１＝コンデンサＣ１＿２、且つコンデンサＣ２＿１＝コンデンサＣ２＿２、且つＣ１＿１≒Ｃ２＿１（寄生容量分を補正した値）である場合、容量分配によりスイッチＳＷ３両端の電圧は、（Ｖｉｎ−Ｖｒｅｆ２）／２となる。なお、本実施の形態では、第２の基準電圧Ｖｒｅｆ２をグランドレベル基準の０Ｖとし、スイッチＳＷ３両端の電圧を、Ｖｉｎ／２として、以下、説明する。この場合、スイッチＳＷ３両端の電圧の１／２が重畳電圧となる。そして、コンデンサＣ１＿１とコンデンサＣ２＿１との接続点Ｙ＿１の電圧と、コンデンサＣ１＿２とコンデンサＣ２＿２との接続点Ｙ＿２の電圧、すなわちボトムプレートサンプリング回路Ｌ１、Ｌ２によってホールドされた第１の基準電圧Ｖｒｅｆ１は、容量分圧により重畳電圧（Ｖｉｎ／４）が重畳され、第１の基準電圧Ｖｒｅｆ１を基準としてＶｉｎ／４が加減算される。すなわち、コンデンサＣ１＿１とコンデンサＣ２＿１との接続点Ｙ＿１の電圧は、Ｖｒｅｆ１−Ｖｉｎ／４となり、コンデンサＣ１＿２とコンデンサＣ２＿２との接続点Ｙ＿２の電圧は、Ｖｒｅｆ１＋Ｖｉｎ／４となる。これにより、第１の基準電圧Ｖｒｅｆ１を基準とした差動の電圧が得られる。

次に、時刻Ｔ５でスイッチＳＷ４＿１及びＳＷ４＿２をオフにした後、時刻Ｔ６でスイッチＳＷ５＿１及びＳＷ５＿２をオンする。これにより、オペアンプＩ１の出力端子と非反転入力端子との間にコンデンサＣ１＿１が、オペアンプＩ２の出力端子と非反転入力端子との間にコンデンサＣ１＿２がそれぞれ接続され、コンデンサＣ１＿１及びコンデンサＣ１＿２に蓄積された電荷はホールドされる。従って、オペアンプＩ１の出力端子からは、Ｖｒｅｆ１−Ｖｉｎ／４が低電位側の出力電圧ＯＵＴ＿Ｌとして出力され、オペアンプＩ２の出力端子からは、Ｖｒｅｆ１＋Ｖｉｎ／４が高電位側の出力電圧ＯＵＴ＿Ｈが出力される。なお、スイッチＳＷ３と、スイッチＳＷ５＿１及びＳＷ５＿２とは、次回のアナログ入力信号のサンプルを開始する時刻Ｔ１の直前にオフされる。

このように、上述のコンデンサＣ１＿１〜コンデンサＣ２＿２は、ボトムプレートサンプリングで使用される容量であり、コンデンサＣ１＿１〜コンデンサＣ２＿２の容量比で接続点Ｙ＿１〜Ｚ＿２の分圧が決定される。また、スイッチＳＷ１＿１〜スイッチＳＷ５＿２は、ボトムプレートサンプリングとコンデンサＣ１＿１〜コンデンサＣ２＿２による分圧を生成するためのスイッチとして機能し、上述のタイミングでスイッチＳＷ１＿１〜スイッチＳＷ５＿２のオン・オフを制御することで、オペアンプＩ１、Ｉ２に存在する寄生容量の影響を受けない差動信号を容易に生成することができる。

オペアンプＩ１、Ｉ２から出力される差動信号は、第１の基準電圧Ｖｒｅｆ１を基準にして低い電圧（出力電圧ＯＵＴ＿Ｌ）と高い電圧（出力電圧ＯＵＴ＿Ｈ）とがそれぞれ生成される。従って、第１の基準電圧Ｖｒｅｆ１の設定により、ダイナミックレンジの設定を容易に行うことができる。また、第１の基準電圧Ｖｒｅｆ１を電源電圧Ｖｄｄの１／２に設定すると、出力のダイナミックレンジを最大限に広げることができ、好適である。

第２の基準電圧Ｖｒｅｆ２は、第１の基準電圧Ｖｒｅｆ１より高くても低くても良いし、等しくても良いが、上述の様に回路の最低電位（グランドレベル基準の場合は０Ｖ）もしくは最高電位（電源電圧Ｖｄｄ）のように、入力電圧Ｖｉｎよりも低いか高い電圧であることが望ましい。すなわち、入力電圧Ｖｉｎが第２の基準電圧Ｖｒｅｆ２を挟んで高低に推移すると、出力電圧ＯＵＴ＿Ｌと、出力電圧ＯＵＴ＿Ｈとが逆転してしまい、後段に複雑な回路構成が必要になってしまう。そこで、第２の基準電圧Ｖｒｅｆ２を、出力電圧ＯＵＴ＿Ｌと、出力電圧ＯＵＴ＿Ｈとの逆転が起こらない電圧、すなわち入力電圧Ｖｉｎのとりうる最低電位よりも低い電圧か、入力電圧Ｖｉｎのとりうる最高電位よりも高い電圧に設定すると良い。

なお、本実施の形態では、コンデンサＣ１＿１＝コンデンサＣ１＿２、且つコンデンサＣ２＿１＝コンデンサＣ２＿２、且つＣ１＿１≒Ｃ２＿１として動作を説明したが、コンデンサＣ１＿１と、コンデンサＣ２＿１と、コンデンサＣ２＿２と、コンデンサＣ１＿２との容量比の組み合わせによりダイナミックレンジを容易に変えることができる。

図３には、オペアンプＩ１、Ｉ２としてＣＭＯＳオペアンプを用いた、サンプル・ホールド回路１の具体的な回路構成が示されている。図３において、ＭＰ１〜ＭＰ５は、ＭＰ１を基準とするカレントミラー回路であり、オペアンプＩ１、Ｉ２に電流を供給する。また、スイッチＳＷ３として、スイッチング時のクロックフィードスルーの影響を低減するために、図４（ａ）に示すスイッチＳＷ３ａや、図４（ｂ）に示すスイッチＳＷ３ｂを採用すると好適である。なお、クロックフィードスルーとは、各スイッチの寄生容量がコンデンサＣ１＿１〜コンデンサＣ２＿２に重畳することで出力に影響を与える現象のことである。

スイッチＳＷ３ａは、図４（ａ）に示すように、スイッチ素子として機能するｐチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳスイッチと称す）とｎチャネルのＭＯＳＦＥＴ（以下、ＮＭＯＳスイッチと称す）とが並列に接続されたＣＭＯＳスイッチである。そして、ＰＭＯＳスイッチの両側、すなわちドレインとソースとには、ＰＭＯＳスイッチのゲートを駆動するクロックＣＫＢと相補的なクロックＣＫで駆動される、ソースとドレインがショートされたｐチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳダミースイッチと称す）が接続されている。なお、ＰＭＯＳダミースイッチは、ＰＭＯＳスイッチのおよそ半分のサイズを有している。また、ＮＭＯＳスイッチの両側、すなわちドレインとソースとには、ＮＭＯＳスイッチのゲートを駆動するクロックＣＫと相補的なクロックＣＫＢで駆動される、ソースとドレインがショートされたｎチャネルのＭＯＳＦＥＴ（以下、ＮＭＯＳダミースイッチと称す）が接続されている。なお、ＮＭＯＳダミースイッチは、ＮＭＯＳスイッチの半分のサイズを有している。

この構成により、ＰＭＯＳスイッチがオフされると、寄生容量に蓄えられていた電荷が放出されるが、ＰＭＯＳスイッチのドレイン及びソースに接続されたＰＭＯＳダミースイッチがオンされ、ＰＭＯＳスイッチから放出された電荷がＰＭＯＳダミースイッチによって吸収される。同様に、ＮＭＯＳスイッチがオフされると、寄生容量に蓄えられていた電荷が放出されるが、ＮＭＯＳスイッチのドレイン及びソースに接続されたＮＭＯＳダミースイッチがオンされ、ＮＭＯＳスイッチから放出された電荷がＮＭＯＳダミースイッチによって吸収される。従って、スイッチング時のクロックフィードスルーの影響を低減することができる。

スイッチＳＷ３ｂは、図４（ｂ）に示すように、図４（ａ）に示すスイッチＳＷ３ａが直列に接続されている。この構成により、ＰＭＯＳスイッチ及びＮＭＯＳスイッチがオフ時には、スイッチＳＷ３ａとスイッチＳＷ３ａとの接続点Ａがフローティングとなる。従って、ＰＭＯＳスイッチ及びＮＭＯＳスイッチのジャンクション容量Ｃｊは、温度特性を有し、温度によって変化するが、ＰＭＯＳスイッチ及びＮＭＯＳスイッチがオフ時に、ジャンクション容量Ｃｊの誤差分をフローティングとなる接続点Ａに溜めておくことができる。そして、接続点Ａに溜められたジャンクション容量Ｃｊの誤差分は、ＰＭＯＳスイッチ及びＮＭＯＳスイッチがオンにより、接続点Ａから放出され、温度によるジャンクション容量Ｃｊが変化分をキャンセルさせることができる。

図５には、本実施の形態のサンプル・ホールド回路１を用いたＡＤコンバータ１０の例が示されている。図５に示すＡＤコンバータ１０は、差動タイプの逐次比較型である。ローパスフィルタ（ＬＰＦ）Ｌ１０と、本実施の形態のサンプル・ホールド回路１と、コンデンサラダー（Cap ladder）回路Ｌ１１と、比較器（Ｃｏｍｐ）Ｌ１２と、制御論理（Control Logic）回路Ｌ１３とを備えている。

Ｖｉｎから入力されたアナログ入力信号は、ローパスフィルタＬ１０を通して、本実施の形態のサンプル・ホールド回路１に入力される。そして、サンプル・ホールド回路１から出力される差動信号（ＯＵＴ＿Ｌ、ＯＵＴ＿Ｈ）は、コンデンサラダー回路Ｌ１１に入力され、コンデンサラダー回路Ｌ１１と比較器Ｌ１２とを制御論理回路Ｌ１３によって制御することで、サンプル・ホールド回路１によってサンプリングされたＶｉｎの電圧値の逐次比較が行われ、制御論理回路Ｌ１３からＡＤ変換されたデジタル信号ＶＯＵＴｓが出力される。

なお、コンデンサラダー回路Ｌ１１は、ＣＭＯＳのスイッチでビット制御されるが、シングルエンドの構成では、ＣＭＯＳスイッチの寄生容量等の影響を受けやすく、高精度のＡＤ変換には対応することができない。これに対し、サンプル・ホールド回路１から出力される差動信号（ＯＵＴ＿Ｌ、ＯＵＴ＿Ｈ）を用いる構成を採用することで、ＣＭＯＳスイッチの寄生容量等の影響を低減できるため、高精度のＡＤ変換が可能となる。

本実施の形態のサンプル・ホールド回路１を用いた図５に示すようなＡＤコンバータ１０は、図６に示すようなスイッチング電源回路Ｌ２０の出力電圧を制御するデジタル制御回路に用いることができる。すなわち、近年、アナログ出力電圧Ｖｏのフィードバック制御のデジタル化が行われている。アナログ出力電圧ＶｏをＡＤコンバータ１０によってデジタル信号に変換し、変換したデジタル信号に基づき、デジタルエラーアンプ（digital Error-Amp）Ｌ２１によってエラー信号を生成し、生成したエラー信号に基づき、デジタルＰＷＭ（digital PWM）回路Ｌ２２によってスイッチング電源回路Ｌ２０のスイッチング動作を制御する。本実施の形態のサンプル・ホールド回路１を用いたＡＤコンバータ１０によると、高精度のＡＤ変換が可能となるため、アナログ出力電圧Ｖｏを高精度で制御することができる。

図７には、サンプル・ホールド回路１の接続点Ｙ＿１と接続点Ｚ＿１との間に接続された図１に示すコンデンサＣ２＿１の代わりに、容量を変更可能な可変コンデンサＣ２＿１’が接続されている例が示されている。可変コンデンサＣ２＿１’は、コンデンサＣ２＿１＿１〜コンデンサＣ２＿１＿４と、スイッチＳＷ６＿１＿２〜スイッチＳＷ６＿１＿４とを備え、接続点Ｙ＿１と接続点Ｚ＿１との間に、コンデンサＣ２＿１＿１と、コンデンサＣ２＿１＿２とスイッチＳＷ６＿１＿２とからなる直列回路と、コンデンサＣ２＿１＿３とスイッチＳＷ６＿１＿３とからなる直列回路と、コンデンサＣ２＿１＿４とスイッチＳＷ６＿１＿４とからなる直列回路とが並列に接続されている。この構成により、スイッチＳＷ６＿１＿２〜スイッチＳＷ６＿１＿４のオン・オフの状態を切り替えることにより、接続点Ｙ＿１と接続点Ｚ＿１との間の容量が変更される。従って、スイッチＳＷ６＿１＿２〜スイッチＳＷ６＿１＿４のオン・オフ制御により、コンデンサＣ１＿１と、可変コンデンサＣ２＿１’と、可変コンデンサＣ２＿２と、コンデンサＣ１＿２との容量比の組み合わせを変更することができ、ダイナミックレンジを容易に変えることができる。なお、サンプル・ホールド回路１の接続点Ｙ＿２と接続点Ｚ＿２との間も、可変コンデンサＣ２＿１’と同様の構成を有する可変コンデンサＣ２＿２’を接続して、可変コンデンサＣ２＿１’＝可変コンデンサＣ２＿２’に制御することで、差動信号（ＯＵＴ＿Ｌ、ＯＵＴ＿Ｈ）が第１の基準電圧Ｖｒｅｆ１を挟んで同ゲインになるため、好適である。

このように、ダイナミックレンジを容易に変えることができるため、入力電圧ＶＩＮの変動の大きさに応じてゲインを切り換えることができる。すなわち、入力電圧ＶＩＮの変動が大きい場合には、ダイナミックレンジを広くすることで、ゲインを小さくすると共に、入力電圧ＶＩＮの変動が小さい場合には、ダイナミックレンジを狭くすることで、ゲインを大きくすることで、ＡＤ変換の精度を容易に切り替えることができる。例えば、ＡＤコンバータ１０を、図６に示すようなスイッチング電源回路Ｌ２０の出力電圧を制御するデジタル制御回路として用いる場合には、電源投入時のアナログ出力電圧Ｖｏが安定しない期間は、ダイナミックレンジを広くすることで、ゲインを小さくし、速やかにアナログ出力電圧Ｖｏを安定させ、アナログ出力電圧Ｖｏが安定した後は、ダイナミックレンジを狭くすることで、ゲインを大きくし、高精度でアナログ出力電圧Ｖｏを制御させることができる。なお、ＡＤ変換のゲインが固定である場合でも、可変コンデンサＣ２＿１’を設け、スイッチＳＷ６＿１＿２〜スイッチＳＷ６＿１＿４のオン・オフにより、製造プロセスのバラツキなどのトリミング用途として用いることができる。さらに、スイッチＳＷ６＿１＿２〜スイッチＳＷ６＿１＿４と同期してオン・オフするスイッチが、コンデンサＣ２＿１＿２〜コンデンサＣ２＿１＿４のそれぞれと接続点Ｚ＿１との間に接続されても良い。このように構成すれば、より高精度な差動信号を得ることができる。

図８には、サンプル・ホールド回路１において、接続点Ｘ＿１と接続点Ｙ＿１との間に接続された図１に示すコンデンサＣ１＿１の代わりに、周辺からの寄生容量の影響をキャンセルするコンデンサＣ１＿１’が接続されていると共に、接続点Ｙ＿１と接続点Ｚ＿１との間に接続された図１に示すコンデンサＣ２＿１の代わりに、周辺からの寄生容量の影響をキャンセルするコンデンサＣ２＿１’’が接続されている例が示されている。コンデンサＣ１＿１’及びコンデンサＣ２＿１’’は、接続方向が異なる複数のコンデンサによって、周辺からの寄生容量の影響を補正するように構成されている。すなわち、コンデンサは、ＩＣ上において異なる基板間や配線Ｍｅｔａｌの容量を用いて形成されるが、寄生に対しキャンセルする方向にもコンデンサを形成する。図８に示すコンデンサＣ１＿１’及びコンデンサＣ２＿１’’は、Ａ層の基板と、Ｂ層の基板との間に形成された２つのコンデンサを、接続点Ｘ＿１と接続点Ｙ＿１との間にそれぞれ異なる方向に接続させている。これにより、周辺からの寄生容量の影響を低減させることができる。なお、補正する接続方向としては逆方向だけではなく、異なるベクトル（例えば、基板や配線Ｍｅｔａｌ間同士の容量）が複数あれば、その数だけキャンセルする方向にコンデンサを接続すると良い。

以上説明したように、本実施の形態によれば、入力電圧ＶＩＮをサンプル・ホールドして差動信号を出力するサンプル・ホールド回路１であって、第１の基準電圧Ｖｒｅｆ１をサンプル・ホールドするシングルエンドのボトムプレートサンプリング回路Ｌ１、Ｌ２と、入力電圧ＶＩＮと第２の基準電圧Ｖｒｅｆ２とに基づく重畳電圧を生成し、生成した重畳電圧をボトムプレートサンプリング回路Ｌ１、Ｌ２にホールドされた第１の基準電圧Ｖｒｅｆ１に重畳するスイッチトキャパシタ回路Ｌ３とを具備し、ボトムプレートサンプリング回路Ｌ１は、ホールドした第１の基準電圧Ｖｒｅｆ１からスイッチトキャパシタ回路Ｌ３によって生成された重畳電圧を減少させた低電位側の出力電圧ＯＵＴ＿Ｌを出力し、ボトムプレートサンプリング回路Ｌ２は、ホールドした前記第１の基準電圧Ｖｒｅｆ１からスイッチトキャパシタ回路Ｌ３によって生成された重畳電圧を増加させた高電位側の出力電圧ＯＵＴ＿Ｈを出力するように構成されている。
この構成により、入力電圧ＶＩＮと第２の基準電圧Ｖｒｅｆ２とに基づく重畳電圧を、ボトムプレートサンプリング回路Ｌ１及びボトムプレートサンプリング回路Ｌ２でホールドされた第１の基準電圧Ｖｒｅｆ１に加減算して出力するため、第１の基準電圧Ｖｒｅｆ１の設定により、ダイナミックレンジの設定を容易に行うことができるため、広いダイナミックレンジを設定できると共に、位相差の発生を防止でき、高速、高精度な差動信号を得ることができる。また、ＣＭＦＢ回路を用いずにサンプル・ホールドの差動出力を得ることができるため、回路構成を簡略化することができる。さらに、２つのシングルエンド回路構成を用いるが、位相のずれはなく独立で設計できるので、回路設計が容易で低消費電力化が可能になる。

さらに、本実施の形態によれば、ボトムプレートサンプリング回路Ｌ１は、オペアンプＩ１の反転入力端子に接続されたコンデンサＣ１＿１（第１のコンデンサ）によって第１の基準電圧Ｖｒｅｆ１をホールドするシングルエンドのボトムプレートサンプリング回路であり、ボトムプレートサンプリング回路Ｌ２は、オペアンプＩ２の反転入力端子に接続されたコンデンサＣ１＿２（第２のコンデンサ）によって第１の基準電圧Ｖｒｅｆ１をホールドするシングルエンドのボトムプレートサンプリング回路である。また、スイッチトキャパシタ回路Ｌ３は、入力電圧ＶＩＮがサンプル・ホールドされるコンデンサＣ２＿１（第３のコンデンサ）と、第２の基準電圧Ｖｒｅｆ２がサンプル・ホールドされるコンデンサＣ２＿２（第４のコンデンサ）と、コンデンサＣ２＿１のサンプリング時に入力電圧ＶＩＮに接続される接続点Ｚ＿１とコンデンサＣ２＿２のサンプリング時に第２の基準電圧Ｖｒｅｆ２に接続される接続点Ｚ−２との間に接続されたスイッチＳＷ３とを具備し、コンデンサＣ２＿１とスイッチＳＷ３とコンデンサＣ２＿２とからなる直列回路が、ボトムプレートサンプリング回路Ｌ１におけるコンデンサＣ１＿１のサンプリング時に第１の基準電圧Ｖｒｅｆ１に接続される接続点Ｙ＿１と、ボトムプレートサンプリング回路Ｌ２におけるコンデンサＣ１＿２のサンプリング時に第１の基準電圧Ｖｒｅｆ１に接続される接続点Ｙ＿２との間に接続されている。
この構成により、コンデンサＣ１＿１〜コンデンサＣ２＿２の容量比によってゲインを容易に変更できる。

さらに、本実施の形態によれば、コンデンサＣ２＿１とコンデンサＣ２＿２との両方、もしくはいずれかは、容量を変更可能な可変コンデンサ（可変コンデンサＣ２＿１’）で構成されている。
この構成により、可変コンデンサ（可変コンデンサＣ２＿１’）の容量を変更することでゲインを容易に変更できる。

さらに、本実施の形態によれば、コンデンサＣ１＿１〜コンデンサＣ２＿２は、周辺からの寄生容量の影響をキャンセルする方向に接続された複数のコンデンサ（コンデンサＣ１＿１’、コンデンサＣ２＿１’’）で構成されている。
この構成により、周辺からの寄生容量の影響を低減させることができる。

さらに、本実施の形態によれば、スイッチトキャパシタ回路Ｌ３のスイッチＳＷ３ａは、ＰＭＯＳスイッチとＮＭＯＳスイッチとが並列に接続されたＣＭＯＳスイッチであり、ＰＭＯＳスイッチの両側には、前記ＰＭＯＳスイッチのゲートを駆動するクロックと相補的なクロックで駆動される、ソースとドレインがショートされたＰＭＯＳダミースイッチが接続され、ＮＭＯＳスイッチの両側には、ＮＭＯＳスイッチのゲートを駆動するクロックと相補的なクロックで駆動される、ソースとドレインがショートされたＮＭＯＳダミースイッチが接続されている。
この構成により、スイッチング時のクロックフィードスルーの影響を低減することができる。

さらに、本実施の形態によれば、スイッチトキャパシタ回路Ｌ３のスイッチＳＷ３ｂは、図４（ａ）に示すスイッチＳＷ３ａが直列に接続されている。
この構成により、温度によるジャンクション容量Ｃｊの温度による変化分をキャンセルさせることができる。

さらに、本実施の形態によれば、第１の基準電圧Ｖｒｅｆ１は、電源電圧Ｖｄｄの１／２に設定されている。
この構成により、ボトムプレートサンプリングでＲａｉｌ−ｔｏ−Ｒａｉｌで使用でき、出力のダイナミックレンジを最大限に広げることができ、好適である。

さらに、本実施の形態によれば、第２の基準電圧Ｖｒｅｆ２は、入力電圧ＶＩＮよりも低いか高い電圧に設定されている。好ましくは、第２の基準電圧Ｖｒｅｆ２は、最低電位もしくは最高電位に設定すると良い。
この構成により、出力電圧ＯＵＴ＿Ｌと、出力電圧ＯＵＴ＿Ｈとの逆転が起こらないため、後段の回路構成を簡略化することができる。

以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。

１ サンプル・ホールド回路
１０ ＡＤコンバータ
Ｃ１＿１〜Ｃ２＿２ コンデンサ
Ｃ２＿１’ 可変コンデンサ
Ｉ１、Ｉ２ オペアンプ
Ｌ１、Ｌ２ ボトムプレートサンプリング回路
Ｌ３ スイッチトキャパシタ回路
Ｌ１０ ローパスフィルタ
Ｌ１１ コンデンサラダー回路
Ｌ１２ 比較器
Ｌ１３ 制御論理回路
Ｌ２０ スイッチング電源回路
Ｌ２１ デジタルエラーアンプ
Ｌ２２ デジタルＰＷＭ回路
ＳＷ１＿１〜ＳＷ５＿２ スイッチ
ＳＷ３ａ、ＳＷ３ｂ スイッチ
ＳＷ６＿２〜ＳＷ６＿４ スイッチ

Claims (11)

1. アナログ入力信号をサンプル・ホールドして差動信号を出力するサンプル・ホールド回路であって、
   第１の基準電圧をサンプル・ホールドするシングルエンドの第１のサンプル・ホールド回路及び第２のサンプル・ホールド回路と、
   前記アナログ入力信号と第２の基準電圧とに基づく重畳電圧を生成し、生成した前記重畳電圧を前記第１のサンプル・ホールド回路及び第２のサンプル・ホールド回路にホールドされた前記第１の基準電圧に重畳する電圧重畳回路とを具備し、
   前記第１のサンプル・ホールド回路は、ホールドした前記第１の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を減少させた低電位側の出力電圧を出力し、前記第２のサンプル・ホールド回路は、ホールドした前記第１の基準電圧から前記電圧重畳回路によって生成された前記重畳電圧を増加させた高電位側の出力電圧を出力することを特徴とするサンプル・ホールド回路。
2. 前記第１のサンプル・ホールド回路は、第１のアンプの反転入力端子に接続された第１のコンデンサによって前記第１の基準電圧をホールドするシングルエンドのボトムプレートサンプリング回路であり、前記第２のサンプル・ホールド回路は、第２のアンプの反転入力端子に接続された第２のコンデンサによって前記第１の基準電圧をホールドするシングルエンドのボトムプレートサンプリング回路であることを特徴とする請求項１記載のサンプル・ホールド回路。
3. 前記電圧重畳回路は、前記アナログ入力信号がサンプル・ホールドされる第３のコンデンサと、
   前記第２の基準電圧がサンプル・ホールドされる第４のコンデンサと、
   前記第３のコンデンサのサンプリング時に前記アナログ入力信号に接続される接続点と前記第４のコンデンサのサンプリング時に前記第２の基準電圧に接続される接続点との間に接続されたスイッチとを具備し、
   前記第３のコンデンサと前記スイッチと前記第４のコンデンサとからなる直列回路が、前記第１のサンプル・ホールド回路における前記第１のコンデンサのサンプリング時に前記第１の基準電圧に接続される接続点と、前記第２のサンプル・ホールド回路における前記第２のコンデンサのサンプリング時に前記第１の基準電圧に接続される接続点との間に接続されていることを特徴とする請求項２記載のサンプル・ホールド回路。
4. 前記第３のコンデンサと前記第４のコンデンサとの両方、もしくはいずれかは、容量を変更可能な可変コンデンサであることを特徴とする請求項３記載のサンプル・ホールド回路。
5. 前記第１のコンデンサと前記第２のコンデンサと前記第３のコンデンサと前記第４のコンデンサとのうち少なくとも１つは、周辺からの寄生容量の影響をキャンセルする方向に接続された複数のコンデンサでそれぞれ構成されていることを特徴とする請求項３又は４記載のサンプル・ホールド回路。
6. 前記電圧重畳回路の前記スイッチは、ＰＭＯＳスイッチとＮＭＯＳスイッチとが並列に接続されたＣＭＯＳスイッチであり、前記ＰＭＯＳスイッチの両側には、前記ＰＭＯＳスイッチのゲートを駆動するクロックと相補的なクロックで駆動される、ソースとドレインがショートされたＰＭＯＳダミースイッチが接続され、前記ＮＭＯＳスイッチの両側には、前記ＮＭＯＳスイッチのゲートを駆動するクロックと相補的なクロックで駆動される、ソースとドレインがショートされたＮＭＯＳダミースイッチが接続されていることを特徴とする請求項３乃至５のいずれかに記載のサンプル・ホールド回路。
7. 前記電圧重畳回路の前記スイッチは、２つのＣＭＯＳスイッチが直列に接続されていることを特徴とする請求項５乃至６のいずれかに記載のサンプル・ホールド回路。
8. 前記第１の基準電圧は、電源電圧の１／２に設定されていることを特徴とする請求項１乃至７のいずれかに記載のサンプル・ホールド回路。
9. 前記第２の基準電圧は、前記アナログ入力信号の最低電位よりも低い電圧か、前記アナログ入力信号の最高電位よりも高い電圧に設定されていることを特徴とする請求項１乃至８のいずれかに記載のサンプル・ホールド回路。
10. 請求項１乃至９のいずれかに記載のサンプル・ホールド回路から出力される前記差動信号に基づいてアナログデジタル変換を行うことを特徴とするアナログデジタル変換回路。
11. スイッチング電源の出力電圧を請求項１０記載のアナログデジタル変換回路によってデジタル化し、デジタル化された前記出力電圧に基づいて前記スイッチング電源の動作を制御することを特徴とするデジタル制御回路。

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