JP6301857B2 - 半導体モジュール - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体モジュールに関する。
圧接型半導体装置は、絶縁性の枠体内部の半導体素子が、上下の電極ブロックによって挟まれ、気密封止された構造を備える。上下の電極ブロックに外部から押圧力が加えられることにより、内部の電気的接触が保たれる。また、圧接型半導体装置は、両面放熱によるパワー密度向上と、高電圧・大電流下での高信頼性を実現する。
圧接型半導体装置は、内部の半導体素子が破壊しても、半導体装置自体が破損することなく短絡する。このため、圧接型半導体装置を直列に接続して使用することで、半導体素子の破壊後も、即時にシステムを停止させることなく稼働が可能になるなど、冗長設計しやいという利点がある。
しかし、破壊した半導体素子は過負荷状態が続くと、著しい温度上昇により半導体素子の溶融が生じ、内部圧力が上昇して爆発に至る恐れがある。爆発が生じると半導体装置の個片が飛散し、半導体装置周辺の回路や冷却装置を損傷し、システムが稼働不能となる恐れがある。
特開２０００−９１４５５号公報
本発明が解決しようとする課題は、信頼性の向上を可能とする圧接型の半導体装置を提供することにある。
実施形態の半導体モジュールは、局所的に圧力又は温度に対する耐性の低い脆弱部を有する枠体と、前記枠体の内側に配置され、第１の面に第１の電極、前記第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、前記第１の面側に設けられ、前記第１の電極と電気的に接続される第１の電極ブロックと、前記第２の面側に設けられ、前記第２の電極と電気的に接続される第２の電極ブロックと、を有する複数の半導体装置を備え、前記複数の半導体装置が、それぞれの脆弱部の位置が一方向に揃うように直列に接続される。
第１の実施形態の半導体装置の模式図である。 第２の実施形態の半導体装置の模式図である。 第３の実施形態の半導体装置の模式断面図である。 第４の実施形態のハウジングの模式図である。 第５の実施形態の半導体モジュールの模式側面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
（第１の実施形態）
本実施形態の半導体装置は、枠体と、枠体の内側に配置され、第１の面に第１の電極、第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、第１の面側に設けられ、第１の電極と電気的に接続される第１の電極ブロックと、第２の面側に設けられ、第２の電極と電気的に接続される第２の電極ブロックと、を備える。そして、枠体が、局所的に圧力又は温度に対する耐性の低い脆弱部を有する。
図１は、本実施形態の半導体装置の模式図である。図１（ａ）が模式断面図、図１（ｂ）が模式側面図、図１（ｃ）が半導体素子の模式断面図である。図１（ｂ）は、半導体装置を、図１（ａ）中の白矢印方向から見た場合の側面図である。本実施形態の半導体装置１００は、圧接型半導体装置である。
本実施形態の半導体装置１００は、複数の半導体素子１０を内部に配置する。図１（ｃ）に示すように、半導体素子１０は、第１の面に第１の電極１０ａ、第１の面と反対側の第２の面に第２の電極１０ｂを備える。第１の電極１０ａと第２の電極１０ｂの間が、半導体素子領域１０ｃである。
半導体素子１０は、例えば、シリコン（Ｓｉ）を用いたＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である。ＩＥＧＴは、電子注入促進効果を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。第１の電極１０ａは、例えば、エミッタ電極である。第２の電極１０ｂは、例えば、コレクタ電極である。半導体素子１０は、図示しないゲート電極を備える。
なお、半導体素子１０は、上下に電極を備えるデバイスであれば、特に限定されるものではなく、例えば、ＦＲＤ（Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）等のダイオードであっても構わない。また、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であっても構わない。また、例えば、ＩＥＧＴとＦＲＤが混載されても構わない。更に、シリコンに限らず、炭化珪素（ＳｉＣ）を用いたデバイスであっても構わない。
半導体素子１０は、絶縁性の枠体（以下、ハウジングとも称する）１２の内側に配置される。絶縁性のハウジング１２は、例えば、円筒形であり、セラミックスで形成される。ハウジング１２は、例えば、第１電極１０ａと第２電極１０ｂの絶縁性（沿面距離）を保つための突起部１２ａを備える。
ハウジング１２は、例えば、アルミナである。アルミナ以外にも、例えば、窒化珪素、ジルコニア、窒化アルミニウム等を用いることも可能である。
ハウジング１２の内壁には、例えば、クッション材１５が設けられている。クッション材１５は、例えば、シリコン製ラバーである。
複数の半導体素子１０は、樹脂フレーム１４で支持される。樹脂フレーム１４は、半導体終端領域の絶縁距離を確保し、複数の半導体素子１０をアライメントする機能を備える。
また、半導体素子１０の第１の面側には熱補償板１６ａが、第２の面側には熱補償板１６ｂが設けられる。熱補償板１６ａ、熱補償板１６ｂには、半導体素子１０と熱膨張係数の近い材料が適用される。例えば、半導体素子１０がシリコンの場合には、シリコンと熱膨張係数の近いモリブデンが材料として適用される。
半導体素子１０の第１の面側には、第１の電極ブロック１８が設けられる。また、半導体素子１０の第２の面側には、第２の電極ブロック２０が設けられる。第１の電極ブロック１８及び第２の電極ブロック２０は円形である。
第１の電極ブロック１８は、熱補償板１６ａに接して設けられる。第２の電極ブロック２０は熱補償板１６ｂに接して設けられる。第１の電極ブロック１８及び第２の電極ブロック２０は、金属、例えば、銅で形成される。
第１の電極ブロック１８とハウジング１２は、第１のフリンジ２２によって接続される。第１のフリンジ２２は、金属、例えば、鉄ニッケル合金で形成される。
第１の電極ブロック１８と第１のフリンジ２２は、例えば、溶接によって接続される。また、第１のフリンジ２２とハウジング１２は、例えば、ろう付けによって接続される。
第２の電極ブロック２０とハウジング１２は、第２のフリンジ２４によって接続される。第２のフリンジ２４は、金属、例えば、鉄ニッケル合金で形成される。
第２の電極ブロック２０と第２のフリンジ２４は、例えば、溶接によって接続される。また、第２のフリンジ２４とハウジング１２は、例えば、ろう付けによって接続される。
半導体素子１０が収容される半導体装置の内部は、ハウジング１２、第１の電極ブロック１８、第２の電極ブロック２０、第１のフリンジ２２、第２のフリンジ２４によって気密封止される。半導体装置の内部には、不活性ガス、例えば、窒素ガスが充填される。不活性ガスを充填することによって、内部の半導体素子１０、熱補償板１６ａ、熱補償板１６ｂ等が酸化されることを防止している。
第１のフリンジ２２、第２のフリンジ２４は、例えば、板状の金属で、適度な強さのばね特性を備える。このため、半導体装置の外部から、第１の電極ブロック１８と第２の電極ブロック２０に押圧力が加えられると、半導体素子１０、熱補償板１６ａ、熱補償板１６ｂ、第１の電極ブロック１８、第２の電極ブロック２０が互いに密着し、良好な電気的接触が保持される。よって、第１の電極ブロック１８が第１の電極１０ａと、第２の電極ブロック２０が第２の電極１０ｂと電気的に導通する。
ハウジング１２は、局所的に圧力に対する耐性の低い領域である脆弱部３０を備える。脆弱部３０は、図１（ａ）に示すように、ハウジング１２に設けられた孔３０ａと、孔３０ａを塞ぐ栓３０ｂである。栓３０ｂにより、ハウジング１２内部の気密性が保たれる。
栓３０ｂの材質は、例えば、樹脂である。栓３０ｂの材質は、例えば、テフロン（登録商標）である。
なお、脆弱部３０は、ハウジング１２に複数個所設けられても構わない。
次に、本実施形態の半導体装置１００の作用・効果について説明する。
例えば、半導体素子１０に過電流が印加され破壊してショートした後、過負荷状態が続くと、著しい温度上昇により半導体素子１０の溶融が生じ、半導体装置１００が爆発に至る恐れがある。爆発が生じるとハウジング１２等が破損することで半導体装置１００の個片が飛散する。飛散した個片により、半導体装置周辺の回路や冷却装置等が損傷し、半導体装置を組み込んだシステムが稼働不能となる恐れがある。
本実施形態によれば、あえて、局所的に圧力又は温度に対する耐性の低い脆弱部３０をハウジング１２に設ける。これにより、例えば、内部の圧力又は温度が上昇した場合に、半導体装置１００が爆発に至る前に、脆弱部３０が破壊する。
具体的には、例えば、内部の圧力が上昇した場合に、栓３０ｂが孔３０ａから抜けることで内部の圧力が開放されて半導体装置１００の爆発を防止する。また、例えば、内部の温度が上昇した場合に、栓３０ｂが溶融或いは軟化することで、孔３０ａが導通し、内部の圧力が開放されて半導体装置１００の爆発を防止する。よって、半導体装置の個片が飛散し、半導体装置周辺の回路や冷却装置等が損傷することを抑制する。
また、脆弱部３０を設けることで、半導体素子１０の破壊によって引き起こされる半導体装置１００の破壊箇所が予測可能となる。したがって、半導体素子１０が破壊することにより、半導体装置１００の個片が飛散することがあるとしても、あらかじめ、脆弱部３０近傍に、損傷を受けやすい回路や部品等を配置しないシステム設計を行うことでシステムの二次的損傷を未然に防止することができる。
また、クッション材１５により、半導体素子１０の破壊が生じた場合でも、ハウジング１２へのダメージが軽減される。
以上、本実施形態によれば、爆発の発生を抑制し、高い信頼性を備える圧接型の半導体装置１００が実現される。また、仮に、爆発が生じたとしても、システムの二次的損傷を未然に防止する半導体装置１００が実現される。
なお、脆弱部３０が、常温時のハウジング１２内部の圧力の２倍以上１０倍以下の耐性を備えることが望ましい。上記範囲を下回ると、半導体素子１０が破壊していない状態で脆弱部３０が破壊する恐れがある。上記範囲を上回ると、脆弱部３０の破壊よりも前に、半導体装置１００の爆発が生じる恐れがある。
また、脆弱部３０を構成する孔３０ａの形状は、円形に限らず、三角形、四角形等、その他の形状であっても構わない。
（第２の実施形態）
本実施形態の半導体装置は、脆弱部が、枠体の膜厚が局所的に薄い部分である以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図２は、本実施形態の半導体装置の模式図である。図２（ａ）が模式断面図、図２（ｂ）が模式側面図である。図２（ｂ）は、図２（ａ）中の白矢印方向から見た場合の側面図である。本実施形態の半導体装置２００は、圧接型半導体装置である。
脆弱部３０では、ハウジング１２の膜厚が局所的に薄くなっている。このため、ハウジング１２の他の箇所よりも容易に破壊が生じる。
本実施形態によれば、第１の実施形態同様、爆発の発生を抑制し、高い信頼性を備える圧接型の半導体装置２００が実現される。また、仮に、爆発が生じたとしても、システムの二次的損傷を未然に防止する半導体装置２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、枠体の外周部に樹脂の塗布層が設けられる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置３００は、圧接型半導体装置である。
ハウジング１２の外周部に樹脂の塗布層３２が設けられている。樹脂の塗布層３２は、例えば、ＦＲＰ（Ｆｉｂｅｒ Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）である。
本実施形態によれば、第１の実施形態同様、爆発の発生を抑制し、高い信頼性を備える圧接型の半導体装置３００が実現される。また、仮に、爆発が生じたとしても、システムの二次的損傷を未然に防止する半導体装置３００が実現される。更に、樹脂の塗布層３２を設けることでハウジング１２が破壊した場合でも、半導体装置３００の個片等の飛散を抑制することが可能となる。
（第４の実施形態）
本実施形態の半導体装置は、枠体内に金属製の網を備える以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置のハウジングの模式図である。
本実施形態の半導体装置は、ハウジング１２の内部に、金属製の網３４を備える。金属製の網３４は、例えば、ハウジング１２を焼結により製造する場合に、ハウジング１２内に形成される。
以上、本実施形態によれば、第１の実施形態同様、爆発の発生を抑制し、高い信頼性を備える圧接型の半導体装置が実現される。また、仮に、爆発が生じたとしても、システムの二次的損傷を未然に防止する半導体装置が実現される。更に、金属製の網３４を備えることで、脆弱部３０以外の部分の破壊強度が上がり、半導体装置の信頼性が一層向上する。
（第５の実施形態）
本実施形態の半導体モジュールは、枠体と、枠体の内側に配置され、第１の面に第１の電極、第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、第１の面側に設けられ、第１の電極と電気的に接続される第１の電極ブロックと、第２の面側に設けられ、第２の電極と電気的に接続される第２の電極ブロックと、を有し、枠体が、局所的に圧力又は温度に対する耐性の低い脆弱部を有する複数の半導体装置を備える。そして、
複数の半導体装置が、それぞれの脆弱部の位置が一方向に揃うように直列に接続される。
図５は、本実施形態の半導体モジュールの模式側面図である。本実施形態の半導体モジュールは、第１の実施形態の半導体装置１００が、４個直列に接続される。
図５に示すように、４個の半導体装置１００が、それぞれの脆弱部３０の位置が一方向に揃うように、接続される。４個の半導体装置１００は、例えば、図示しない支持フレームによって、互いの電極が圧着されるよう固定される。
本実施形態の半導体モジュールでは、脆弱部３０の位置を揃えることで、何れの半導体装置１００が破壊したとしても、破壊の影響が生じる方向を限定できる。
したがって、あらかじめ、脆弱部３０が存在する方向に、損傷を受けやすい回路や部品等を配置しないシステム設計を行うことで、システムの二次的損傷を未然に防止することができる。
なお、接続される半導体装置１００の数は、４個に限定されるものではなく、例えば、２個又は３個、或いは、５個以上であっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体素子
１０ａ 第１の電極
１０ｂ 第２の電極
１２ 枠体
１８ 第１の電極ブロック
２０ 第２の電極ブロック
３０ 脆弱部
３０ａ 孔
３０ｂ 栓

Claims (4)

  1. 局所的に圧力又は温度に対する耐性の低い脆弱部を有する枠体と、前記枠体の内側に配置され、第１の面に第１の電極、前記第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、前記第１の面側に設けられ、前記第１の電極と電気的に接続される第１の電極ブロックと、前記第２の面側に設けられ、前記第２の電極と電気的に接続される第２の電極ブロックと、を有する複数の半導体装置を備え、
    前記複数の半導体装置が、それぞれの脆弱部の位置が一方向に揃うように直列に接続される半導体モジュール。
  2. 前記脆弱部が、前記枠体に設けられた孔と、前記孔を塞ぐ栓である請求項１記載の半導体モジュール。
  3. 前記栓が、樹脂である請求項２記載の半導体モジュール。
  4. 前記脆弱部が、前記枠体の膜厚が局所的に薄い部分である請求項１記載の半導体モジュール。
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