JP6373751B2

JP6373751B2 - 半導体装置

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Publication number: JP6373751B2
Application number: JP2014263367A
Authority: JP
Inventors: 直也有坂; 正隆南; 隆博三木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2014-12-25
Filing date: 2014-12-25
Publication date: 2018-08-15
Anticipated expiration: 2034-12-25
Also published as: US20180073935A1; US10041841B2; US9835499B2; CN105738001B; US20160187204A1; CN105738001A; JP2016123050A

Description

本発明は、半導体装置に関し、特にセンサを内蔵した半導体装置に関する。

半導体装置に、センサを内蔵することが行われている。センサとしては、例えば、半導体装置内の温度をセンスする温度センサが挙げられる。内蔵した温度センサにより、半導体装置内の温度を把握することにより、例えば半導体装置内の回路ブロックの動作速度を制御する。これにより、半導体装置の温度が上昇することにより、半導体装置の動作が不安定になることを抑制することが可能となる。

温度センサは、例えば特許文献１〜４に開示されている。

特開２００１−２５１１８９号公報特開２００８−２５６６９４号公報米国特許第６８９３１５４号明細書米国特許第８１３６９８７号明細書

温度センサを半導体装置に内蔵させる場合、半導体チップにおいて温度センサにより占有される面積を小さくすることが望ましい。この理由は、例えば、温度センサにより占有される面積が大きいと、その分だけ半導体チップのサイズも大きくなり、半導体装置の価格上昇に繋がる。そのため、温度センサの小型化が望まれる。

温度に基づいて、半導体装置内の回路ブロックを制御することを考えた場合、温度センサの対象である半導体装置内の温度はリニアに変化するが、回路ブロックを制御するために、温度センサの出力はデジタル情報とされる。そのため、温度センサはアナログ／デジタル変換（以下、ＡＤ変換とも称する）回路を備える。この場合、温度センサの分解能は、ＡＤ変換回路から出力されるデジタル情報の最下位ビットによって表される温度ステップ（温度変化範囲）となる。温度は、ＡＤ変換回路から出力されるデジタル情報のうちの数ビット（例えば最下位ビットから最上位ビットへ向けての数ビット）で、表すことも可能である。しかしながら、ＡＤ変換回路から出力されるデジタル情報の多くのビット、例えば全ビットによって、温度を表すようにすることにより、温度センサの精度を向上させることが可能である。

特許文献１〜４には、温度センサが示されているが、占有面積の増加を抑制しながら、精度の向上を図ることが可能なセンサを備える半導体装置は、示されていない。

本発明の目的は、占有面積の増加を抑制しながら、精度の向上を図ることが可能なセンサを備える半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、第１電圧に対応した周波数を有する第１信号をカウントし、カウント値が、第１カウンタによりカウントすることが可能な最も大きなカウント値に到達するまでの時間を求めた後、この求めた時間において、第１電圧とは異なる第２電圧に対応した周波数を有する第２信号をカウントし、このカウントにより求めたカウント値に基づいて、第１電圧に対応したデジタル情報を求める。これにより、第１電圧は、第１カウンタによりカウントすることが可能な最も大きなカウント値に対応したビット数のデジタル情報により表されることになり、精度の向上を図ることが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

占有面積の増加を抑制しながら、精度の向上を図ることが可能なセンサを備える半導体装置を提供することができる。

実施の形態に係わる半導体装置の構成を示すブロック図である。実施の形態に係わる温度センサの構成を示すブロック図である。実施の形態に係わる温度センサの構成を示す回路図である。実施の形態に係わる第１カウンタ回路および第２カウンタ回路の構成を示すブロック図である。（Ａ）〜（Ｅ）は、Ｖ／Ｆ変換回路の動作を示す波形図である。（Ａ）および（Ｂ）は、カウンタの動作を説明するための説明図である。（Ａ）および（Ｂ）は、第１電圧および第２電圧の温度依存性を示す特性図である。変形例に係わる半導体装置の構成を示すブロック図である。実施の形態に係わる動作を示す全体的なフロチャート図である。実施の形態に係わる動作を示すフロチャート図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

また、以下に説明する実施の形態においては、半導体装置内の温度を計測する温度センサを例としている。しかしながら、温度センサに限定されるものではない。

（実施の形態）
＜半導体装置の構成＞
図１は、実施の形態に係わる半導体装置の構成を示すブロック図である。同図において、１０は半導体装置、１１はマイクロコントローラ（以下、ＭＣＵとも称する）、１２はアナログ回路、１３は記憶回路、１４は温度センサ、１５はバスを示している。特に制限されないが、これらの回路ブロック（１１〜１４）およびバス１５は、周知の半導体製造技術により、１個の半導体チップに形成されている。

記憶回路１３は、図示しないが、電気的に書き換え可能な不揮発性メモリ（以下、不揮発性メモリとも称する）と揮発性メモリとを有している。不揮発性メモリには、ＭＣＵ１１を制御するためのプログラムが格納されている。ＭＣＵ１１は、バス１５を介して、不揮発性メモリからプログラムを読み出し、読み出したプログラムに従って所定の動作を実行する。バス１５には、アナログ回路１２および温度センサ１４が接続されている。特に制限されないが、ＭＣＵ１１が所定の処理を実行する際に、バス１５を用いて、アナログ回路１２との間で情報の入出力を行う。これにより、アナログ情報を利用した処理が行われる。

また、この実施の形態においては、温度センサ１４からのデジタル情報は、バス１５を介してＭＣＵ１１および／または記憶回路１３に供給される。温度センサ１４は、半導体チップにおける温度をデジタル情報として出力する。ＭＣＵ１１は、温度センサ１４からの温度に関するデジタル情報を、例えば一定の周期で取り込み、取り込んだデジタル情報に基づいて、そのときの半導体チップの温度を把握する。ＭＣＵ１１は、把握した温度により、例えばＭＣＵ１１の動作速度を制御する。ＭＣＵ１１は、把握した温度が、所定の温度を超えていれば、ＭＣＵ１１に供給される動作クロック信号の周波数を低下させ、半導体チップの温度を低下させる。これにより、半導体装置１０の温度が低下する。

なお、記憶回路１３に含まれている揮発性メモリは、例えばＭＣＵ１１が所定の処理を行う際に一次的な記憶領域として使われる。

＜動作の概要＞
先ず、温度センサ１４を用いて、温度に対応したデジタル情報を取得する動作の概要を、図９を用いて説明しておく。図９は、温度をデジタル情報へ変換する際のフロチャート図である。

実施の形態においては、温度に依存した第１電圧と温度に殆ど依存しない第２電圧を、基準電圧回路により生成する（ステップＳ１）。生成した第１電圧と第２電圧を、電圧周波数変換回路によって周波数変換し、第１電圧に対応する周波数を有する第１信号と、第２電圧に対応する周波数を有する第２信号を、ステップＳ２において取得する。次に、第１信号および第２信号を、ステップＳ３においてカウントすることにより、第１電圧に対応したデジタル情報を取得する。

次に、それぞれの構成および動作を順次説明する。

＜温度センサ１４の構成＞
図２は、実施の形態に係わる温度センサ１４の構成を示すブロック図である。温度センサ１４は、基準電圧生成回路２０、スイッチ２１、電圧周波数変換回路（以下、Ｖ／Ｆ変換回路とも称する）２２、第１カウンタ回路２３および第２カウンタ回路２４を備えている。

基準電圧生成回路２０は、半導体チップの温度（以下、チップ温度とも称する）Ｔｊを検出し、チップ温度Ｔｊに対してほぼ依存しない電圧Ｖｂｇｒ（第２電圧）と、チップ温度Ｔｊに正比例する電圧Ｖｐｔａｔ（第１電圧）を生成して、出力する。すなわち、基準電圧生成回路２０は、チップ温度Ｔｊの変化に対して、その電圧値がほぼ依存しない電圧Ｖｂｇｒと、電圧Ｖｂｇｒに比べて、その電圧値が依存して変化する電圧Ｖｐｔａｔとを形成する。この実施の形態において、電圧Ｖｐｔａｔは、チップ温度Ｔｊに対して正比例で依存するため、チップ温度Ｔｊが上昇すれば、電圧Ｖｐｔａｔの電圧値も高くなり、チップ温度Ｔｊが下降すれば、電圧Ｖｐｔａｔの電圧値も低下する。言い換えるならば、チップ温度Ｔｊが変化したときの電圧Ｖｂｇｒの電圧変化は、電圧Ｖｐｔａｔの電圧変化に比べて小さい。

基準電圧生成回路２０から出力された電圧Ｖｂｇｒ、Ｖｐｔａｔは、スイッチ２１を介してＶ／Ｆ変換回路２２へ供給される。すなわち、電圧Ｖｂｇｒは、スイッチ２１の端子Ｐｂに供給され、電圧Ｖｐｔａｔは、スイッチ２１の端子Ｐｐに供給される。スイッチ２１の共通端子Ｃは、Ｖ／Ｆ変換回路２２の入力に接続されている。このスイッチ２１は、第１カウンタ回路２３からのスイッチ制御信号ＳＷ＿Ｃ１により制御される。すなわち、スイッチ制御信号ＳＷ＿Ｃ１の電圧値に従って、端子Ｐｐまたは端子Ｐｂが、選択的に共通端子Ｃに接続される。例えば、スイッチ制御信号ＳＷ＿Ｃ１がハイレベルであれば、端子Ｐｐが共通端子Ｃに接続され、スイッチ制御信号ＳＷ＿Ｃ１がロウレベルであれば、端子Ｐｂが共通端子Ｃに接続される。これにより、基準電圧生成回路２０により生成された第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒとが、時分割的にＶ／Ｆ変換回路２２へ供給されることになる。

Ｖ／Ｆ変換回路２２は、供給された第１電圧Ｖｐｔａｔおよび第２電圧Ｖｂｇｒのそれぞれを周波数に変換して出力する。すなわち、第１電圧Ｖｐｔａｔの電圧値に対応した周波数Ｆｐｔａｔを有する第１信号と、第２電圧Ｖｂｇｒの電圧値に対応した周波数Ｆｂｇｒを有する第２信号を形成し、出力する。この場合、Ｖ／Ｆ変換回路２２には、時分割的に、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒとが供給されるため、Ｖ／Ｆ変換回路２２は、時分割的に、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒを、第１信号と第２信号とへ変換することになる。

Ｖ／Ｆ変換回路２２により形成された周波数Ｆｐｔａｔを有する第１信号と周波数Ｆｂｇｒを有する第２信号は、第１カウンタ回路２３に供給される。第１カウンタ回路２３は、第１信号および第２信号をカウントする。すなわち、第１カウンタ回路２３は、周波数Ｆｐｔａｔに従って変化する第１信号の電圧変化をカウントし、また周波数Ｆｂｇｒに従って変化する第２信号の電圧変化をカウントする。

後で詳しく説明するが、第１カウンタ回路２３は、第１信号をカウントすることにより得たカウント値に基づいて、ストップ制御信号ＳＴＯＰ＿ａを形成し、第２カウンタ回路２４からのストップ制御信号ＳＴＯＰ＿ｂと第２信号のカウント値とに基づいて、第１電圧Ｖｐｔａｔに対応するデジタル情報をＡＤ変換結果２５として出力する。

第２カウンタ回路２４についても、後で詳しく説明するが、第２カウンタ回路２４には、基準クロック信号Ｆｒｅｆ（第３信号）が供給され、基準クロック信号Ｆｒｅｆをカウントする。第２カウンタ回路２４は、カウント値を格納するレジスタ（ビットＢ３−０〜Ｂ３−ｐ）を有しており、このレジスタに格納されている値とカウント値とに基づいて、ストップ制御信号ＳＴＯＰ＿ｂを形成する。

＜基準電圧生成回路２０の構成＞
次に、上記した基準電圧生成回路２０の構成を説明する。図３は、実施の形態に係わる温度センサの構成を示す回路図である。同図には、特に、上記した基準電圧生成回路２０およびＶ／Ｆ変換回路２２の構成が、詳しく示されている。図３を参照して、先ず、基準電圧生成回路２０を説明する。

基準電圧生成回路２０は、ブロコウ・セル（ＢｒｏｃａｗＣｅｌｌ、ＢｒｏｋａｗＢａｎｄｇａｐｒｅｆｅｒｅｎｃｅ）として知られている回路構成を有している。すなわち、基準電圧生成回路２０は、バイポーラトランジスタ（以下、ＢＰトランジスタと称する）ＴＢ１、ＴＢ２と、抵抗素子Ｒ１、Ｒ２、Ｒ３ａ、Ｒ３ｂ、Ｒ４、Ｒ５、Ｎチャンネル型電界効果トランジスタ（以下、Ｎ型ＭＯＳＦＥＴと称する）ＴＮ１〜ＴＮ３およびＰチャンネル型電界効果トランジスタ（以下、Ｐ型ＭＯＳＦＥＴと称する）ＴＰ１〜ＴＰ３を有している。

基準電圧生成回路２０において、Ｎ型ＭＯＳＦＥＴＴＮ１〜ＴＮ３、Ｐ型ＭＯＳＦＥＴＴＰ１〜ＴＰ３および抵抗素子Ｒ４、Ｒ５により、増幅回路が構成されている。すなわち、Ｎ型ＭＯＳＦＥＴＴＮ１とＴＮ２は、差動トランジスタを構成し、Ｐ型ＭＯＳＦＥＴＴＰ１、ＴＰ２はカレントミラー回路を構成し、差動トランジスタ（ＴＮ１、ＴＮ２）のアクテイブ負荷として機能する。また、Ｎ型ＭＯＳＦＥＴＴＮ３のゲートには所定の電圧（図示せず）が供給され、差動トランジスタ（ＴＮ１、ＴＮ２）に電流を供給する定電流回路として機能する。

差動トランジスタＴＮ２のドレインからの出力がＰ型ＭＯＳＦＥＴＴＰ３のゲートに供給され、Ｐ型ＭＯＳＦＥＴＴＰ３のソースは、電源電圧Ｖｄに接続され、Ｐ型ＭＯＳＦＥＴＴＰ３のドレインは、分圧回路を介して接地電圧Ｖｓに接続されている。分圧回路は、Ｐ型ＭＯＳＦＥＴＴＰ３のドレインと接地電圧Ｖｓとの間に直列に接続された抵抗素子Ｒ４、Ｒ５により構成されている。この増幅回路の出力は、Ｐ型ＭＯＳＦＥＴＴＰ３のドレインとなる。また、Ｎ型ＭＯＳＦＥＴＴＮ２（差動トランジスタ）のゲートが、増幅回路の反転入力端子に相当し、Ｎ型ＭＯＳＦＥＴＴＮ１（差動トランジスタ）のゲートが、増幅回路の正相入力端子に相当する。

ＢＰトランジスタＴＢ１のエミッタサイズは、ＢＰトランジスタＴＢ２よりも大きくされ、これらのＢＰトランジスタＴＢ１、ＴＢ２のベースは共通に接続され、Ｐ型ＭＯＳＦＥＴＴＰ３のドレインに接続されている。また、ＢＰトランジスタＴＢ１のコレクタと、ＢＰトランジスタＴＢ２のコレクタは、同じ抵抗値を有する抵抗素子Ｒ３ａ、Ｒ３ｂを介して電源電圧Ｖｄに接続されている。これらのＢＰトランジスタＴＢ１、ＴＢ２のコレクタは、増幅回路の正相入力端子、反転入力端子に接続されている。これにより、ＢＰトランジスタＴＢ１、ＴＢ２のベースは、それぞれのＢＰトランジスタＴＢ１、ＴＢ２に同じ値の電流が流れるように、増幅回路によりバイアスされる。また、ＢＰトランジスタＴＢ１のエミッタは、直列接続された抵抗素子Ｒ１、Ｒ２を介して接地電圧Ｖｓに接続され、ＢＰトランジスタＴＢ２のエミッタは、抵抗素子Ｒ１とＲ２とを接続するノードｎ１に接続されている。

同じ値の電流が、ＢＰトランジスタＴＢ１、ＴＢ２に流れるようにすることにより、エミッタサイズの大きなＢＰトランジスタＴＢ１のベース・エミッタ間電圧は、エミッタサイズの小さなＢＰトランジスタＴＢ２のベース・エミッタ間電圧Ｖｂｅよりも小さくなる。ＢＰトランジスタＴＢ１のベース・エミッタ間電圧と、ＢＰトランジスタＴＢ２のベース・エミッタ間電圧との間の差電圧は、正の温度依存性を有する。一方、それぞれのベース・エミッタ間電圧は、負の温度依存性を有する。正の温度依存性を有する電圧と負の温度依存性を有する電圧を加算することにより、温度依存性の少ない電圧が、増幅回路の出力から得られる。ブロコウ・セルの基準電圧回路は、周知であるので、これ以上の説明は省略する。

増幅回路の出力は、Ｐ型ＭＯＳＦＥＴＴＰ３のドレインであり、この実施の形態においては、このＰ型ＭＯＳＦＥＴＴＰ３のドレインにおける電圧が、第２電圧Ｖｂｇｒとされる。一方、抵抗Ｒ１とＲ２とを接続するノードｎ１における電圧が、第１電圧Ｖｐｔａｔとして用いられる。

第１電圧Ｖｐｔａｔとして、抵抗素子Ｒ１とＲ２とにより分圧された電圧を用いるようにしたため、電圧の値を整合させるために、第２電圧Ｖｂｇｒを抵抗Ｒ４およびＲ５により分圧した電圧Ｖｂｇｒ２が、Ｖ／Ｆ変換回路２２へ供給される電圧として用いられる。なお、電圧Ｖｂｇｒ２は、抵抗素子Ｒ４とＲ５とを接続する接続ノードｎ２から出力される。本明細書においては、この電圧Ｖｂｇｒ２も第２電圧として説明する。

基準電圧生成回路２０により形成される第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ、Ｖｂｇｒ２を式で表すと、次のようになる。すなわち、第１電圧Ｖｐｔａｔは、式（１）で表され、第２電圧Ｖｂｇｒ、Ｖｂｇｒ２は、式（２）、式（３）で表される。

ここで、ＶｂｅはＢＴトランジスタのベース・エミッタ間電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷、αはＢＴトランジスタＴＢ１とＴＢ２のエミッタサイズ比（ＴＢ１のエミッタサイズ／ＴＢ２のエミッタサイズ）である。また、Ｒ１、Ｒ２、Ｒ４およびＲ５は、抵抗素子Ｒ１、Ｒ２、Ｒ４およびＲ５の抵抗値である。

図７（Ａ）は、基準電圧生成回路２０により形成される第１電圧Ｖｐｔａｔおよび第２電圧Ｖｂａｒ、Ｖｂａｒ２の温度依存性を示す特性図である。同図において、横軸は温度を示し、縦軸は電圧を示している。図７（Ａ）に示すように、第１電圧Ｖｐｔａｔは、温度が上昇するのに正比例して、その電圧値も上昇する。一方、第２電圧Ｖｂｇｒ、Ｖｂｇｒ２は、温度が上昇しても、その電圧値は殆ど変化がなく、ほぼ一定の電圧である。また、分圧されているため、電圧Ｖｂｇｒ２の電圧値は、電圧Ｖｂｇｒよりも低くなっている。

このように、基準電圧生成回路２０は、温度に対して、その電圧値が正比例する第１電圧Ｖｐｔａｔと、温度に対してほぼ一定の電圧値を有する第２電圧Ｖｂｇｒ、Ｖｂｇｒ２を形成することができる。

＜Ｖ／Ｆ変換回路２２の構成＞
次に、図３を参照にして、Ｖ／Ｆ変換回路２２を説明する。基準電圧生成回路２０により形成された第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２とは、スイッチ２１を介して、時分割的に、Ｖ／Ｆ変換回路２２に供給される。この実施の形態におけるＶ／Ｆ変換回路２２は、所謂、弛張型発振回路により構成されている。

Ｖ／Ｆ変換回路２２は、比較回路３１、３２と、フリップフロップ回路３３と、Ｎ型ＭＯＳＦＥＴＴＮ４、ＴＮ５と、Ｐ型ＭＯＳＦＥＴＴＰ４、ＴＰ５と、容量素子Ｃ１ａ、Ｃ１ｂとを有している。ここで、フリップフロップ回路３３は、所謂ＲＳ型フリップフロップ回路であり、セット端子Ｓ、リセット端子Ｒ、出力端子Ｑおよび反転出力端子ＱＢを有している。この実施の形態においては、セット端子Ｓにハイレベルを供給することにより、出力端子Ｑはハイレベルを出力し、反転出力端子ＱＢはロウレベルを出力する。この出力の状態は、リセット端子Ｒにハイレベルが供給されるまで、維持される。リセット端子Ｒにハイレベルが供給されることにより、出力端子Ｑはロウレベルを出力し、反転出力端子ＱＢはハイレベルを出力する。この出力の状態も、セット端子Ｓにハイレベルが供給されるまで、維持される。

Ｐ型ＭＯＳＦＥＴＴＰ４およびＴＰ５のゲートは、上記したＰ型ＭＯＳＦＥＴＴＰ３のゲートに接続されており。それぞれのソースには電源電圧Ｖｄが供給されている。Ｐ型ＭＯＳＦＥＴＴＰ４のドレインは、信号配線Ｌｎを介して、Ｎ型ＭＯＳＦＥＴＴＮ４のドレインと、容量素子Ｃ１ａの一方の端子に接続されている。Ｎ型ＭＯＳＦＥＴＴＮ４のソースと容量素子Ｃ１ａの他方の端子は、接地電圧Ｖｓに接続されている。また、Ｎ型ＭＯＳＦＥＴＴＮ４のゲートは、フリップフロップ回路３３の出力端子Ｑに接続されている。

また、Ｐ型ＭＯＳＦＥＴＴＰ５のドレインは、信号配線Ｒｎを介して、Ｎ型ＭＯＳＦＥＴＴＮ５のドレインと、容量素子Ｃ１ｂの一方の端子に接続されている。Ｎ型ＭＯＳＦＥＴＴＮ５のソースと容量素子Ｃ１ｂの他方の端子は、接地電圧Ｖｓに接続されている。また、Ｎ型ＭＯＳＦＥＴＴＮ５のゲートは、フリップフロップ回路３３の反転出力端子ＱＢに接続されている。ここで、容量素子Ｃ１ａとＣ１ｂは、同じ容量値を有している。

比較回路３１および３２のそれぞれの一方の入力には、上記したスイッチ２１を介して第１電圧Ｖｐｔａｔまたは第２電圧Ｖｂｇｒ２が供給される。ここでは、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２とを総称して、電圧Ｖｃとして説明する。比較回路３１の他方の入力は、信号配線Ｌｎに接続され、比較回路３１の出力は、フリップフロップ回路３３のセット端子Ｓに接続されている。また、比較回路３２の他方の入力は、信号配線Ｒｎに接続され、比較回路３２の出力は、フリップフロップ回路３３のリセット端子Ｒに接続されている。

比較回路３１は、その他方の入力における電圧、すなわち信号配線Ｌｎにおける電圧が、その一方の入力に供給されている電圧Ｖｃの電圧値を超えると、ハイレベルを出力する。一方、比較回路３１は、その他方の入力における電圧、すなわち信号配線Ｌｎにおける電圧が、その一方の入力に供給されている電圧Ｖｃの電圧値よりも低下すると、ロウレベルを出力する。同様に、比較回路３２は、信号配線Ｒｎにおける電圧が、電圧Ｖｃの電圧値を超えると、ハイレベルを出力し、信号配線Ｒｎにおける電圧が、電圧Ｖｃの電圧値よりも低下すると、ロウレベルを出力する。

Ｐ型ＭＯＳＦＥＴＴＰ４、ＴＰ５のそれぞれが、Ｐ型ＭＯＳＦＥＴＴＰ３のゲートと共通に接続されているため、Ｐ型ＭＯＳＦＥＴＴＰ４およびＴＰ５は、Ｐ型ＭＯＳＦＥＴＴＰ３を流れる電流に比例した電流Ｉ１を、信号配線Ｌｎ、Ｒｎへ供給することになる。また、このＶ／Ｆ変換回路２２の出力は、フリップフロップ回路３３の出力端子Ｑから出力される。

図５は、図３に示したＶ／Ｆ変換回路２２の動作を示す波形図である。次に、この波形図を参照にして、Ｖ／Ｆ変換回路２２の動作を説明する。図５において、横軸は時間を示しており、縦軸は電圧を示している。図５（Ａ）は、フリップフロップ回路３３の出力端子Ｑの電圧変化を示している。出力端子Ｑは、Ｖ／Ｆ変換回路２２の出力であるため、図５（Ａ）は、Ｖ／Ｆ変換回路２２の出力を示していると見なすこともできる。図５（Ｂ）および（Ｄ）は、信号配線ＬｎおよびＲｎの電圧変化を示している。また、図５（Ｃ）および（Ｅ）は、比較回路３１および３２の出力の電圧変化を示している。

先ず、時刻ｔ０以前において、フリップフロップ回路３３の出力端子Ｑがハイレベルであるとして説明する。フリップフロップ回路３３の出力端子Ｑの電圧がハイレベルであるため、Ｎ型ＭＯＳＦＥＴＴＮ４はオン状態となる。これにより、時刻ｔ０以前においては、信号配線Ｌｎは、図５（Ｂ）に示すように、ロウレベルとなっている。一方、フリップフロップ回路３３の反転出力端子ＱＢは、出力端子Ｑに対して反転した電圧を出力するため、時刻ｔ０以前において、反転出力端子ＱＢはロウレベルを出力している。これにより、Ｎ型ＭＯＳＦＥＴＴＮ５はオフ状態となり、Ｐ型ＭＯＳＦＥＴＴＰ５を流れる電流Ｉ１により、容量素子Ｃ１ｂの充電が行われ、信号配線Ｒｎの電圧は、徐々に上昇する（図５（Ｄ））。

信号配線Ｒｎの電圧が、上昇し、時刻ｔ０において、電圧Ｖｃに到達あるいは超えると、比較回路３２の出力Ｒｏは、図５（Ｅ）に示すように、ハイレベルに変化する。比較回路３２の出力Ｒｏがハイレベルとなることにより、フリップフロップ回路３３のリセット端子Ｒにハイレベルが供給されることになるため、フリップフロップ回路３３は、反転出力端子ＱＢをハイレベルにし、出力端子Ｑをロウレベルにする。反転出力端子ＱＢがハイレベルとなることにより、Ｎ型ＭＯＳＦＥＴＴＮ５がオン状態となり、容量素子Ｃ１ｂに蓄えられていた電荷が放電される。これにより、信号配線Ｒｎの電圧はロウレベルへ変化する（図５（Ｄ））。また、信号配線Ｒｎの電圧が低下することにより、比較回路３２の出力Ｒｏもロウレベルへ変化する。

フリップフロップ回路３３の出力端子Ｑがロウレベルとなりことにより、Ｎ型ＭＯＳＦＥＴＴＮ４がオフ状態となる。これにより、Ｐ型ＭＯＳＦＥＴＴＰ４を介して、容量素子Ｃ１ａが充電され、信号配線Ｌｎの電圧が徐々に上昇する（図５（Ｂ））。信号配線Ｌｎの電圧が電圧Ｖｃと同じあるいは超えると（時刻ｔ１）、比較回路３１の出力Ｌｏがハイレベルとなる（図５（Ｃ））。この出力Ｌｏがハイレベルへ変化することにより、フリップフロップ回路３３の出力端子Ｑは、ハイレベルへ変化し、反転出力端子ＱＢはロウレベルへ変化する。

以上の動作が繰り返される。このように、電圧Ｖｃ、すなわち第１電圧Ｖｐｔａｔまたは第２電圧Ｖｂｇｒ２の電圧値が、高ければ、信号配線Ｌｎ／Ｒｎの電圧値が、これらの電圧値に到達または超えるまでに時間が掛かる。一方、第１電圧Ｖｐｔａｔまたは第２電圧Ｖｂｇｒ２の電圧値が、低ければ、信号配線Ｌｎ／Ｒｎの電圧値が、これらの電圧値に到達または超えるまでの時間は短くなる。そのため、第１電圧Ｖｐｔａｔまたは第２電圧Ｖｂｇｒ２の電圧値に従って、時刻ｔ０と時刻ｔ１との間の時間が変化することになる。これにより、Ｖ／Ｆ変換回路２２からは、第１電圧Ｖｐｔａｔまたは第２電圧Ｖｂｇｒ２の電圧値に対応した周波数Ｆｐｔａｔ、Ｆｂｇｒを有する信号が出力されることになる。

この実施の形態においては、１個のＶ／Ｆ変換回路２２により、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２とが、時分割的に、周波数に変換される。Ｖ／Ｆ変換回路２２の出力は１個であるため、１個の信号の周波数が、第１電圧Ｖｐｔａｔの電圧値に対応した周波数Ｆｐｔａｔと第２電圧Ｖｂｇｒ２の電圧値に対応した周波数Ｆｂｇｒとの間を遷移することになる。実施の形態においては、第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔを有するときの信号と、第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒを有するときの信号とでは、用いられ方が異なる。そのため、本明細書においては、第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔを有するときの信号を第１信号とし、第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒを有するときの信号を第２信号と称する。

実施の形態においては、１個のＶ／Ｆ変換回路を時分割的に利用しているが、複数のＶ／Ｆ変換回路を設け、第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔを有する第１信号と、第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒを有する第２信号とを別々に形成するようにしてもよい。このように複数のＶ／Ｆ変換回路を設けることにより、Ｖ／Ｆ変換回路の数が増加するが、スイッチ２１を省略することが可能である。

第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔおよび第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒと、第１電圧Ｖｐｔａｔおよび第２電圧Ｖｂｇｒ２との関係は、次の式により表される。すなわち、Ｐ型ＭＯＳＦＥＴＴＰ４、ＴＰ５を流れる電流は、式（４）で表され、周波数Ｆｐｔａｔと第１電圧Ｖｐｔａｔとの関係は、式（５）で表され、周波数Ｆｂｇｒと第２電圧Ｖｂｇｒ２との関係は、式（６）によって表させる。なお、Ｃ１は、容量素子Ｃ１ａおよびＣ１ｂの容量値である。

図７（Ｂ）は、Ｖ／Ｆ変換回路２２から出力される信号と、温度との関係を示す特性図である。同図において、横軸は温度を示し、縦軸は信号の周波数を示している。図５において例示したように、電圧Ｖｃ（第１電圧Ｖｐｔａｔまたは第２電圧Ｖｂｇｒ２）の電圧値が、高いときには、時刻ｔ０と時刻ｔ１との間の時間が長くなり、電圧Ｖｃの電圧値が、低いときには、時刻ｔ０と時刻ｔ１との間の時間が短くなる。すなわち、電圧Ｖｃが高ければ、Ｆ／Ｖ変換回路２２から出力される信号の周波数は低くなり、電圧Ｖｃが低ければ、Ｆ／Ｖ変換回路２２から出力される信号の周波数は高くなる。

第１電圧Ｖｐｔａｔは、先に説明したように、温度に正比例して、その電圧値が変わる。従って、図７（Ｂ）に示すように、この第１電圧Ｖｐｔａｔを周波数に変換すると、第１電圧Ｖｐｔａｔに対応する周波数Ｆｐｔａｔは、温度に対して反比例することになる。すなわち、温度が上昇すると、図７（Ｂ）に示すように、周波数Ｆｐｔａｔは、低くなる。これに対して、第２電圧Ｖｂｇｒ２は、温度に対して、その電圧値はほとんど変化しない。そのため、図７（Ｂ）に示すように、第２電圧Ｖｂｇｒ２に対応する周波数Ｆｂｇｒは、温度の変化に対してほぼ一定の値となる。言い換えるならば、第１電圧Ｖｐｔａｔに対応した第１信号は、温度に対して反比例する周波数を有し、第２電圧Ｖｂｇｒ２に対応した第２信号は、温度依存性の小さな信号ということになる。

次に、第１カウンタ回路２３および第２カウンタ回路２４について説明する。図３には、第１カウンタ回路２３、第２カウンタ回路２４および基準クロック信号Ｆｒｅｆを発生する発振回路３０が示されている。第１カウンタ回路２３および第２カウンタ回路２４については、図４を用いて説明するので、ここでは省略する。発振回路３０は、例えばＰＬＬ回路を用いて基準クロック信号Ｆｒｅｆを発生する。勿論、ＰＬＬ回路に限定されるものではない。また、この発振回路３０は、同じ半導体装置１０に設けてもよいし、半導体装置１０の外部に設けてもよい。

＜第１カウンタ回路２３の構成＞
図４は、実施の形態に係わる半導体装置１０に設けられている第１カウンタ回路２３および第２カウンタ回路２４の構成を示すブロック図である。先ず、第１カウンタ回路２３について説明する。

第１カウンタ回路２３は、カウンタ４０（第１カウンタ）と２入力アンド回路４１と制御回路４２とを有している。カウンタ４０は、複数のビットを有しており、クロック端子ｃｋに供給される信号の電圧が、例えばロウレベルからハイレベルへ変化する毎に、ビットに格納されている論理値を変更される。図４では、カウンタ４０に設けられている複数のビットが、模式的にＢ１−０〜Ｂ１−ｎとして示されている。ここでビットＢ１−０は最下位ビットを示しており、Ｂ１−ｎは最上位ビットを示している。カウンタ４０は、クロック端子ｃｋに供給される信号の電圧変化をカウントし、ビットＢ１−０〜Ｂ１−ｎに格納されている論理値を“０”から“１”へ変更する。この実施の形態においては、カウントを行う前の初期状態では、ビットＢ１−０〜Ｂ１−ｎのそれぞれには、論理値“０”が格納されている。クロック端子ｃｋに供給される信号の電圧変化の回数に応じて、ビットＢ１−０〜Ｂ１−ｎに格納されている論理値“０”は、徐々に論理値“１”に変更される。このビットＢ１−０〜Ｂ１−ｎの値が、カウンタ４０のカウント値であり、カウント値ＣＯＵＴとして出力される。

カウントが進み、ビットＢ１−０〜Ｂ１−ｎに格納されている論理値“０”が全て論理値“１”に変更された状態がカウント可能な最も大きなカウント値となる。その後、クロック端子ｃｋに供給されている信号の電圧が変化すると、再び初期状態になる。すなわち、ビットＢ１−０〜Ｂ１−ｎのそれぞれは、また論理値“０”を格納した初期状態となり、クロック端子ｃｋにおける信号の電圧変化をカウントすることによって、再びビットＢ１−０〜Ｂ１−ｎの論理値が“１”へ変更され、以後同じ動作を繰り返す。このカウンタ４０は、ＡＬＬ“０”信号を出力する端子を有しており、ビットＢ１−０〜Ｂ１−ｎの全ての論理値が“０”となったとき、ロウレベルのＡＬＬ“０”信号を出力する。言い換えるならば、カウントにより、ビットＢ１−０〜Ｂ１−ｎのいずれかが論理値“１”となっているときに、カウンタ４０は、ハイレベルのＡＬＬ“０”信号を出力する。そのため、このＡＬＬ“０”信号は、カウンタ４０によるカウントが進み、カウント値が、カウント可能な最も大きなカウント値に到達したときに発生（ロウレベル）することになる。

２入力アンド回路４１の一方の入力には、第２カウンタ回路２４からのストップ制御信号ＳＴＯＰ＿ｂが供給される。また、２入力アンド回路４１の他方の入力には、図３で説明したＶ／Ｆ変換回路２２の出力が供給される。また、２入力アンド回路４１の出力はカウンタ４０のクロック端子ｃｋに接続されている。これにより、第２カウンタ回路２４からハイレベルのストップ制御信号ＳＴＯＰ＿ｂが出力されたとき、２入力アンド回路４１は、Ｖ／Ｆ変換回路２２から出力されている信号の電圧変化を、カウンタ４０のクロック端子ｃｋに伝達する。一方、第２カウンタ回路２４からロウレベルのストップ制御信号ＳＴＯＰ＿ｂが出力されていると、２入力アンド回路４１は、カウンタ４０のクロック端子ｃｋの電圧をロウレベルに固定し、カウンタ４０によるカウントを停止する。

カウンタ４０のＡＬＬ“０”信号は、ストップ制御信号ＳＴＯＰ＿ａとして、第２カウンタ回路２４（図３）および制御回路４２に供給される。

制御回路４２は、ストップ制御信号ＳＴＯＰ＿ａに基づいて、スイッチ制御信号ＳＷ＿Ｃ１を形成する。この実施の形態においては、ストップ制御信号ＳＴＯＰ＿ａが、ロウレベルへ変化する度に、制御回路４２は、スイッチ制御信号ＳＷ＿Ｃ１の電圧をハイレベルからロウレベル（またはロウレベルからハイレベル）へ変化させる。例えば、制御回路４２は、ロウレベルのスイッチ制御信号ＳＷ＿Ｃ１を出力していたときに、ＡＬＬ“０”信号がロウレベルへ変化すると、スイッチ制御信号ＳＷ＿Ｃ１の電圧をロウレベルからハイレベルへ変更し、次に再びＡＬＬ“０”信号がロウレベルへ変化するまで、ハイレベルを維持する。

＜第２カウンタ回路２４の構成＞
第２カウンタ回路２４は、レジスタ４３、カウンタ４４（第２カウンタ）、比較回路４５、２入力アンド回路４６、制御回路４７およびスイッチ４８、４９を備えている。

カウンタ４４も、カウンタ４０と同様に、複数のビットを有している。図４では、カウンタ４４が有する複数のビットが、模式的にビットＢ２−０〜Ｂ２−ｐとして示されている。ここでも、ビットＢ２−０は最下位ビットを示しており、Ｂ２−ｐは最上位ビットを示している。カウンタ４４は、クロック端子ｃｋを有しており、クロック端子ｃｋに供給される信号の電圧変化をカウントする。すなわち、クロック端子ｃｋに供給されている信号の電圧がロウレベルからハイレベルへ変化する毎に、ビットＢ２−０〜Ｂ２−ｐに格納されている論理値が、“０”から“１”へ、順次変更される。このビットＢ２−０〜Ｂ２−ｐにより表されるデジタル情報が、クロック端子ｃｋに供給される信号をカウンタ４４がカウントすることにより得られるカウント値となる。このカウント値は、カウンタ４４からカウント値ＣＯＵＴ１、ＣＯＵＴ２として出力される。また、カウンタ４４は、リセット端子Ｒを有している。このリセット端子Ｒに所定の電圧（例えば、電源電圧Ｖｄ）を供給することにより、カウンタ４４はリセットされる。すなわち、ビットＢ２−０〜Ｂ２−ｐのそれぞれは、所定の値、例えば論理値“０”（初期状態）に設定される。

カウンタ４４から出力されたカウント値ＣＯＵＴ１は、スイッチ４８を介してレジスタ４３の入力端子ＩＮに供給される。レジスタ４３は、この実施の形態においては、カウンタ４４と同じビット数のビットを有している。同図には、レジスタ４３が有するビットが、ビットＢ３−０〜Ｂ３−ｐとして模式的に示されている。ここでも、ビットＢ３−０は最下位ビットを示し、ビットＢ３−ｐは最上位ビットを示している。入力端子ＩＮに供給されたカウント値ＣＯＵＴ１におけるそれぞれのビットＢ２−０〜Ｂ２−ｐは、レジスタ４３における対応するビットＢ３−０〜Ｂ３〜ｐに供給され、保持される。レジスタ４３は、それに保持されているデジタル情報（カウント値ＣＯＵＴ１）を、出力ＯＵＴとして出力する。

比較回路４５は、カウンタ４４から出力されているカウント値ＣＯＵＴ２とレジスタ４３の出力ＯＵＴとを比較する。この実施の形態においては、カウント値ＣＯＵＴ２とレジスタ４３の出力とが一致した場合、比較回路４５は、ロウレベルを出力し、不一致の場合には、ハイレベルを出力する。比較回路４５の出力が、第２カウンタ回路２４から出力されるストップ制御信号ＳＴＯＰ＿ｂとされる。

第１カウンタ回路２３から出力されるストップ制御信号ＳＴＯＰ＿ａは、２入力アンド回路４６の一方の入力に供給されている。また、２入力アンド回路４６の他方の入力には、発振回路３０（図３）から出力されている基準クロック信号Ｆｒｅｆが供給され、２入力アンド回路４６の出力は、カウンタ４４のクロック端子ｃｋに供給される。

ストップ制御信号ＳＴＯＰ＿ａは、さらに、制御回路４７に供給されている。制御回路４７は、ストップ制御信号ＳＴＯＰ＿ａに基づいて、スイッチ４８、４９をオン／オフするスイッチ制御信号ＳＷ＿Ｃ２、ＳＷ＿Ｃ３を形成する。ここで、スイッチ４９は、カウンタ４４のリセット端子Ｒと電源電圧Ｖｄとの間に接続されている。

制御回路４７は、ストップ制御信号ＳＴＯＰ＿ａがハイレベルのとき、スイッチ制御信号ＳＷ＿Ｃ２およびＳＷ＿Ｃ３のそれぞれをロウレベルにする。これにより、スイッチ４８、４９はともにオフ状態となる。一方、ストップ制御信号ＳＴＯＰ＿ａがハイレベルからロウレベルへ変化すると、制御回路４７は、スイッチ制御信号ＳＷ＿Ｃ２を、ロウレベルからハイレベルにし、所定時間後に、再びハイレベルからロウレベルへ変化させる。また、スイッチ制御信号ＳＷ＿Ｃ２をハイレベルからロウレベルへ変化させた後、スイッチ制御信号ＳＷ＿Ｃ３をロウレベルからハイレベルへ変化させ、所定時間後に、再びハイレベルからロウレベルへ変化させる。これにより、ストップ制御信号ＳＴＯＰ＿ａがロウレベルへ変化すると、スイッチ制御信号ＳＷ＿Ｃ２のハイレベルにより、スイッチ４８がオン状態となり、カウンタ４４のカウント値ＣＯＵＴ１が、スイッチ４８を介してレジスタ４３の入力端子ＩＮに供給される。カウント値ＣＯＵＴ１がレジスタ４３に供給された後で、スイッチ４８は、ロウレベルのスイッチ制御信号ＳＷ＿Ｃ２によりオフ状態にされる。その後、ハイレベルのスイッチ制御信号ＳＷ＿Ｃ３により、スイッチ４９がオン状態となり、カウンタ４４のリセット端子Ｒに、スイッチ４９を介して電源電圧Ｖｄが供給され、カウンタ４４が初期状態にされる。

この実施の形態において、カウンタ４４のビット（Ｂ２−０〜Ｂ２−ｐ）の数は、カウンタ４０のビット（Ｂ１−０〜Ｂ１−ｎ）の数よりも大きくされている。言い換えるならば、カウンタ４４がカウント可能な最も大きなカウント値は、カウンタ４０がカウント可能な最も大きなカウント値よりも大きくされている。カウンタ４４は、時間を計測するために用いられるため、このようにカウンタ４０のビット数よりも大きくすることにより、計測時間をより細かくすることが可能である。勿論、カウンタ４４のビットの数とカウンタ４０のビットの数とを同じにしてもよい。言い換えるならば、カウンタ４０と４４とで、カウント可能な最も大きなカウント値は同じで有ってもよい。

なお、カウンタ４４のビット（Ｂ２−０〜Ｂ２−ｐ）の数と、レジスタ４３のビット（Ｂ３−０〜Ｂ３−ｐ）の数は同じにされている。また、特に制限されないが、基準クロック信号Ｆｒｅｆの周波数は、例えば４０ＭＨｚ〜１００ＭＨｚである。

＜第１カウンタ回路２３および第２カウンタ回路２４の動作＞
温度センサ１４の全体動作を説明する前に、第１カウンタ回路２３および第２カウンタ回路２４の動作を述べておく。

まず、ストップ制御信号ＳＴＯＰ＿ｂがハイレベルであり、カウンタ４０は初期状態（ビットＢ１−０〜Ｂ１−ｎの全てが論理値“０”）であるものとする。カウンタ４０の各ビットＢ１−０〜Ｂ１−ｎが全て論理値“０”であるため、ストップ制御信号ＳＴＯＰ＿ａはロウレベルであり、このロウレベルのストップ制御信号ＳＴＯＰ＿ａによって、第１カウンタ回路２３における制御回路４２は、スイッチ制御信号ＳＷ＿Ｃ１をハイレベルへ変化させたものとする。

スイッチ制御信号ＳＷ＿Ｃ１がハイレベルのため、スイッチ２１（図３）の共通端子Ｃは端子Ｐｐに接続される。第１カウンタ回路２３内の２入力アンド回路４１の一方の入力にハイレベルのストップ制御信号ＳＴＯＰ＿ｂが供給されているため、２入力アンド回路４１は、その他方の入力に供給されている信号をカウンタ４０のクロック端子ｃｋに伝達する。この場合、スイッチ２１を介して、第１電圧Ｖｐｔａｔが、基準電圧生成回路２０からＶ／Ｆ変換回路２２へ供給されているため、カウンタ４０のクロック端子ｃｋに供給される信号は、第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔを有する信号（第１信号）となる。

カウンタ４０は、このクロック端子ｃｋに供給されている信号（第１信号）の電圧変化をカウントする。このカウントにより、カウント値（ビットＢ１−０〜Ｂ１−ｎの値）が変化する。カウンタ４０は、カウントを開始することにより、ＡＬＬ“０”信号はロウレベルからハイレベルへ変化する。すなわち、ストップ制御信号ＳＴＯＰ＿ａがロウレベルからハイレベルへと変化する。

ストップ制御信号ＳＴＯＰ＿ａがハイレベルとなることにより、第２カウンタ回路２４内の２入力アンド回路４６は、基準クロック信号Ｆｒｅｆをカウンタ４４のクロック端子ｃｋへ伝達するようになる。また、ストップ制御信号ＳＴＯＰ＿ａがハイレベルであるため、制御回路４７は、スイッチ４８および４９をオフ状態にする。これにより、カウンタ４４は、そのクロック端子ｃｋに供給されている基準クロック信号Ｆｒｅｆの電圧変化をカウントする。このとき、レジスタ４３は、前の状態の値を保持している。そのため、カウンタ４４のカウント値ＣＯＵＴ２（Ｂ２−０〜Ｂ２−ｐ）とレジスタ４３からの出力ＯＵＴとは一致しない。これにより、比較回路４５は、ハイレベルのストップ制御信号ＳＴＯＰ＿ｂを継続して出力する。

第１カウンタ回路２３内のカウンタ４０によるカウントが進み、カウント値ＣＯＵＴがカウント可能な最も大きなカウント値（Ｂ１−０〜Ｂ１−ｎのそれぞれが論理値“１”）となる。次にクロック端子ｃｋに供給されている信号（第１信号）が電圧変化すると、カウンタ４０は、ＡＬＬ“０”信号をハイレベルからロウレベルにする。すなわち、ストップ制御信号ＳＴＯＰ＿ａがロウレベルへ変化する。このロウレベルへの変化により、第２カウンタ回路２４内の２入力アンド回路４６は、基準クロック信号Ｆｒｅｆをカウンタ４４のクロック端子ｃｋへ伝達するのを停止する。一方、制御回路４７は、スイッチ４８をオン状態にする。これにより、カウンタ４４のカウント値ＣＯＵＴ１（Ｂ２−０〜Ｂ２−ｐ）が、スイッチ４８を介してレジスタ４３の入力端子ＩＮに供給される。レジスタ４３は、供給されたカウント値ＣＯＵＴ１（Ｂ２−０〜Ｂ２−ｐ）を、デジタル情報（Ｂ３−０〜Ｂ３−ｐ）として格納し、出力ＯＵＴとして出力する。

ここで、レジスタ４３に供給されるカウント値ＣＯＵＴ１（Ｂ２−０〜Ｂ２−ｐ）は、第１信号（第１電圧Ｖｐｔａｔに対応する周波数Ｆｐｔａｔを有する信号）を、カウンタ４０が、初期状態（Ｂ１−０〜Ｂ１−ｎの全てが、論理値“０”）からカウント可能な最も大きなカウント値（Ｂ１−０〜Ｂ１−ｎの全てが、論理値“１”）に到達するまでカウントするのに要した時間で、カウンタ４４が基準クロック信号Ｆｒｅｆをカウントしたカウント値に相当する。すなわち、第１信号の電圧変化の回数が、カウンタ４０の初期状態からカウント可能な最も大きなカウント値に到達するまでに要する時間に対応した情報が、レジスタ４３に格納されることになる。言い換えるならば、第２カウンタ回路２４は、時間計測回路と見なすことができる。

第１カウンタ回路２３内の制御回路４２は、ストップ制御信号ＳＴＯＰ＿ａがロウレベルへ変化したことにより、スイッチ制御信号ＳＷ＿Ｃ１をハイレベルからロウレベルへ変化させる。これにより、スイッチ２１においては、共通端子Ｃが端子Ｐｂに接続されることになる。

また、制御回路４７は、スイッチ４８をオフ状態にした後、スイッチ４９をオン状態にする。これにより、カウンタ４４は、初期状態（Ｂ２−０〜Ｂ２−ｐが論理値“０”）になる。比較回路４５は、カウント値ＣＯＵＴ２とレジスタ４３の出力ＯＵＴとが一致しないため、ハイレベルを継続して出力する。すなわち、ストップ制御信号ＳＴＯＰ＿ｂはハイレベルの状態である。

これにより、第１カウンタ回路２３内のカウンタ４０のクロック端子ｃｋには、２入力アンド回路４１を介して、第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒを有する信号（第２信号）が伝達される。伝達された第２信号の電圧変化に従って、カウンタ４０のカウント値（Ｂ１−０〜Ｂ１−ｎ）が変化してゆく。カウンタ４０がカウントを開始することにより、カウンタ４０のＡＬＬ“０”信号はロウレベルからハイレベルへ変化する。すなわち、ストップ制御信号ＳＴＯＰ＿ａは、再びハイレベルとなる。その結果、第２カウンタ回路２４内の２入力アンド回路４６は、基準クロック信号Ｆｒｅｆをカウンタ４４のクロック端子ｃｋに伝達するようになる。

基準クロック信号Ｆｒｅｆが供給されることにより、カウンタ４４は、基準クロック信号Ｆｒｅｆの電圧変化をカウントする。このカウントにより、カウンタ４４のカウント値は、初期状態（Ｂ２−０〜Ｂ２−ｐが全て論理値“０”）からカウンタ４４によってカウント可能な最も大きなカウント値（Ｂ２−０〜Ｂ２−ｐが全て論理値“１”）に向けて変化する。カウンタ４４のカウント値が変化していく過程において、カウンタ４４のカウント値ＣＯＵＴ２とレジスタ４３に格納されているデジタル値（Ｂ３−０〜Ｂ３−ｐ）とが一致すると、比較回路４５の出力信号、すなわちストップ制御信号ＳＴＯＰ＿ｂが、ハイレベルからロウレベルへ変化する。

ストップ制御信号ＳＴＯＰ＿ｂがロウレベルとなることにより、第１カウンタ回路２３内の２入力アンド回路４１は、カウンタ４０のクロック端子ｃｋへの第２信号（第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒを有する信号）の伝達を停止する。すなわち、カウンタ４０のカウントを停止させる。停止させたときの、カウンタ４０のカウント値（Ｂ１−０〜Ｂ１−ｎ）が、第１電圧Ｖｐｔａｔの電圧値をデジタル情報として表したＡＤ変換結果２５となる。

例えば、カウンタ４０および４４をリセット等により、それぞれを初期状態にすることにより、最初に説明した状態になり、以降上記した動作を繰り返すことにより、第１電圧Ｖｐｔａｔに対応したデジタル情報をカウンタ４０のカウント値（Ｂ１−０〜Ｂ１−ｎ）として得ることができる。

上記した第１カウンタ回路２３および第２カウンタ回路２４のカウント動作が、図９に示したステップＳ３に対応する。図１０は、図９のステップＳ３において行われるステップの一部を、さらに詳しく示したフロチャート図である。ここで、図１０に示すステップと第１カウンタ回路２３および第２カウンタ回路２４のカウント動作との関係を述べておく。

図１０のステップＳ３１は、第１信号をカウントするステップを示している。このステップＳ３１では、第１信号を、カウンタ４０が、初期状態からカウント可能な最も大きなカウント値に到達するまでカウントし、最も大きなカウント値に到達するまでに要した時間を、カウンタ４４のカウント値として、レジスタ４３に格納する。次に、ステップＳ３２では、第２信号を、カウンタ４０によりカウントする。ステップＳ３３において、カウンタ４４のカウント値とレジスタ４３に格納されているカウント値とを比較する。比較の結果、一致しなければ、ステップＳ３２に戻り、第２信号のカウントを継続する。ステップＳ３３において、一致が検出されるまで、ステップＳ３２とＳ３３が繰り返される。ステップＳ３３において、比較の一致が検出されると、そのときのカウンタ４０のカウント値が、第１信号に対応するデジタル情報として得られることになる（ステップＳ３４）。

＜温度センサ１４の動作＞
次に、実施の形態に係わる温度センサ１４の動作を、主に図３および図４を用いて説明する。

カウンタ４０および４４を、例えばリセットし、それぞれを初期状態にする。基準電圧生成回路２０は、半導体チップの温度Ｔｊに対して正比例で、その電圧が変化する第１電圧Ｖｐｔａｔと、温度Ｔｊに対してほぼ依存しない第２電圧ＶｂｇｒおよびＶｂｇｒ２を形成する。また、カウンタ４０が初期状態にされたため、スイッチ制御信号ＳＷ＿Ｃ１は、ハイレベルになる。これにより、スイッチ２１の共通端子Ｃは端子Ｐｐに接続され、基準電圧生成回路２０により生成された電圧のうち、第１電圧Ｖｐｔａｔが、Ｖ／Ｆ変換回路２２に供給される。

Ｖ／Ｆ変換回路２２は、供給された第１電圧Ｖｐｔａｔを、この第１電圧Ｖｐｔａｔの電圧値に対応した周波数Ｆｐｔａｔを有する信号（第１信号）へ変換する。すなわち、第１電圧Ｖｐｔａｔの電圧値の変化に対して、反比例する周波数を有する信号（第１信号）を形成する。

形成した第１信号は、第１カウンタ回路２３に供給される。第１カウンタ回路２３と第２カウンタ回路２４とは、実質的に同時に動作を開始する。先に＜第１カウンタ回路２３および第２カウンタ回路２４の動作＞で説明したように、第１カウンタ回路２３内のカウンタ４０により、第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔを有する信号をカウントし、第２カウンタ回路２４内のカウンタ４４により、基準クロック信号Ｆｒｅｆをカウントする。

第１カウンタ回路２３内のカウンタ４０は、第１信号の電圧変化を、カウンタ４０の初期状態（ゼロ）からカウント可能な最も大きなカウント値（フルスケール）までカウントする。カウンタ４０のカウント値が、カウント可能な最も大きなカウント値（フルスケール）まで到達すると、第１カウンタ回路２３からストップ制御信号ＳＴＯＰ＿ａ（ロウレベル）が、第２カウンタ回路２４へ供給される。

第２カウンタ回路２４においては、ストップ制御信号ＳＴＯＰ＿ａ（ロウレベル）を受けると、第２カウンタ回路２４内のカウンタ４４は、カウントを停止し、カウンタ４４のカウント値が、第２カウンタ回路２４内のレジスタ４３に格納される。レジスタ４３へカウント値が格納されると、カウンタ４４は、リセットされ、カウンタ４４は初期状態となる。

また、ストップ制御信号ＳＴＯＰ＿ａ（ロウレベル）に応答して、スイッチ２１の共通端子Ｃは端子Ｐｂに接続される。これにより、基準電圧生成回路２０において形成された電圧のうち、半導体チップの温度Ｔｊにほぼ依存しない第２電圧Ｖｂｇｒ２が、スイッチ２１を介して、基準電圧生成回路２０からＶ／Ｆ変換回路２２へ供給される。これにより、Ｖ／Ｆ変換回路２２は、温度Ｔｊにほぼ依存しない周波数Ｆｂｇｒを有する信号（第２信号）を形成し、第１カウンタ回路２３へ供給する。

第１カウンタ回路２３と第２カウンタ回路２４とは、実質的に同時に動作を開始する。＜第１カウンタ回路２３および第２カウンタ回路２４の動作＞で説明したように、この場合には、第１カウンタ回路２３内のカウンタ４０は、第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒを有する信号（第２信号）をカウントし、第２カウンタ回路２４内のカウンタ４４は、基準クロック信号Ｆｒｅｆをカウントする。第２カウンタ回路２４内のレジスタ４３に格納されているカウント値とカウンタ４４のカウント値とが一致すると、第２カウンタ回路２４は、ストップ制御信号ＳＴＯＰ＿ｂ（ロウレベル）を発生する。

ストップ制御信号ＳＴＯＰ＿ｂ（ロウレベル）は、第１カウンタ回路２３に供給され、第１カウンタ回路２３内のカウンタ４０によるカウントを停止させる。すなわち、カウンタ４０によって、第１電圧Ｖｐｔａｔに対応する周波数Ｆｐｔａｔを有する信号（第１信号）を、そのカウンタ４０の初期状態（ゼロ）からカウント可能な最も大きなカウント値（フルスケール）までカウントするのに要した時間と同じ時間だけ、カウンタ４０は、温度Ｔｊにほぼ依存しない周波数Ｆｂｇｒを有する第２信号をカウントすることになる。これにより、温度Ｔｊに依存した第１電圧Ｖｐｔａｔに対応したデジタル情報が、カウンタ４０から得られる。

図６は、図４に示したカウンタ４０および４４の動作を示す説明図である。同図において、横軸は時間を示しており、縦軸はカウント値（ＮｂｉｔＣＮＴ、ＭｂｉｔＣＮＴ）を示している。図６（Ａ）はカウンタ４０のカウント値の変化を示しており、図６（Ｂ）はカウンタ４４のカウント値の変化を示している。

図６（Ａ）の縦軸に示されているフルスケールＮｆｕｌｌは、カウンタ４０がカウント可能な最も大きなカウント値を示している。また、同図の縦軸における０（ゼロ）は、カウンタ４０の初期状態を示している。図４と対応させると、ビットＢ１−０〜Ｂ１−ｎの全てが論理値“０”のときが、０（ゼロ）に対応し、ビットＢ１−０〜Ｂ１−ｎの全てが論理値“１”のときが、フルスケールＮｆｕｌｌに対応する。

スイッチ２１（図３）の共通端子Ｃと端子Ｐｐが接続されると（図６では、スイッチ２１：Ｃ−Ｐｐと記載）、第１電圧Ｖｐｔａｔの電圧値に対応した周波数Ｆｐｔａｔを有する信号（第１信号）の電圧変化を、カウンタ４０はカウントする。これにより、カウンタのカウント値は、初期状態（ゼロ）から徐々に増加し、フルスケールＮｆｕｌｌに到達する。到達することにより、ストップ制御信号ＳＴＯＰ＿ａ（ロウレベル）が発生する。

カウンタ４０が、第１信号の電圧変化をカウントしているとき、カウンタ４４は、基準クロック信号Ｆｒｅｆの電圧変化をカウントしている。そのため、カウンタ４４のカウント値も、時間の経過に伴って徐々に増加する。ストップ制御信号ＳＴＯＰ＿ａが時刻ｔ１１において発生すると、そのときのカウンタ４４のカウント値は、レジスタ４３に格納される。図６（Ｂ）では、レジスタ４３に格納されたカウント値がレジスタ値として示されている。レジスタ４３に格納されているレジスタ値は、カウンタ４０が、第１信号の電圧変化をカウントし、その値が、ゼロからフルスケールＮｆｕｌｌに到達までの時間ＴＴ１に対応する。

ストップ制御信号ＳＴＯＰ＿ａが発生すると、スイッチ２１の共通端子Ｃは端子Ｐｂ（図６では、スイッチ２１：Ｃ−Ｐｂと記載）に接続される。この場合には、カウンタ４０は、第２電圧Ｖｂｇｒ２に対応する周波数Ｆｂｇｒを有する第２信号の電圧変化をカウントする。カウンタ４４は、この場合も、基準クロック信号Ｆｒｅｆの電圧変化をカウントする。カウンタ４４のカウント値とレジスタ４３に格納されているカウント値が一致すると、第２カウンタ回路２４からストップ制御信号ＳＴＯＰ＿ｂ（ロウレベル）が発生する。このストップ制御信号ＳＴＯＰ＿ｂの発生により、カウンタ４０のカウントは停止される。

第１信号の電圧変化をカウントし、その値が、ゼロからフルスケールＮｆｕｌｌに到達するまでの時間ＴＴ１に対応する値（カウント値）が、レジスタ４３に格納されているため、同じ時間だけ、温度Ｔｊにほぼ依存しない第２電圧に対応する第２信号の電圧変化をカウントすることになる。これにより、カウンタ４０の全ビットＢ１−０〜Ｂ１−ｎによって表された、第１電圧Ｖｐｔａｔに対応するデジタル情報を得ることが可能となる。なお、図６において、Ｎｘは、ストップ制御信号ＳＴＯＰ＿ｂが発生したときのカウンタ４０のカウント値を示している。

図６において、時刻０〜時刻ｔ１１の間（０≦Ｔ≦ｔ１１）のとき、カウンタ４０のカウント値Ｎは、式（７）により表され、カウンタ４０のカウント値がフルスケールになる時刻ｔ１１は、式（８）により表される。また、図６において、時刻ｔ１１〜２ｔ１１の間（ｔ１１≦Ｔ≦２ｔ１１）のとき、カウンタ４０のカウント値Ｎは、式（９）により表され、時刻２ｔ１１になったときのカウンタ４０のカウント値Ｎｘは、式（１０）により表される。また、カウント値Ｎｘとフルスケールのカウント値Ｎｆｕｌｌとの関係は、式（１１）により表される。

実施の形態においては、温度Ｔｊに依存する第１電圧Ｖｐｔａｔと温度Ｔｊにほぼ依存しない第２電圧Ｖｂｇｒ２とを、１個のＶ／Ｆ変換回路２２により時分割的に、第１電圧Ｖｐｔａｔに対応した周波数Ｆｐｔａｔの信号（第１信号）と第２電圧Ｖｂｇｒ２に対応した周波数Ｆｂｇｒの信号（第２信号）へ変換している。これにより、占有面積の増加を抑制することが可能となる。また、時分割的に変換するようにしたことで、先に第１信号の時間に関するカウント値を求め、求めたカウント値を用いて、同じ時間だけ、第２信号をカウントすることが容易となる。

また、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２を別々のＶ／Ｆ変換回路により、周波数へ変換した場合、それぞれの変換の際に生じる誤差は、用いるＶ／Ｆ変換回路によって異なり、同じ誤差の値となることは保証できない。これに対して、実施の形態においては、共通のＶ／Ｆ変換回路２２によって、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２を、変換するため、電圧を周波数へ変換する際に生じる誤差を同じにすることが可能である。発生する誤差が同じであるため、式（１１）で示したように、カウント値（Ｎｘ、Ｎｆｕｌｌ）の比を求めることにより、誤差をキャンセルすることが可能となり、精度の向上を図ることが可能となる。

また、実施の形態においては、温度Ｔｊに依存する周波数Ｆｐｔａｔの信号（第１信号）の電圧変化を、カウンタ４０でカウント可能な最も大きなカウント値（フルスケールのカウント値）までカウントし、その間に要した時間を、第２カウンタ回路２４（時間計測回路）で測定している。測定により得た時間と同じ時間だけ、温度Ｔｊにほぼ依存しない周波数Ｆｂｇｒの信号（第２信号）の電圧変化を、カウントしている。これにより、式（１１）から理解されるように、１カウント当たりの温度ステップを定めることが可能となる。すなわち、最下位ビットにより表される温度ステップを定めることが可能となり、分解能を定めることが可能となる。所望の分解能を得るには、例えばカウンタ４０でカウント可能な最も大きなカウント値を変えれば可能であり、容易に任意の分解能を得ることが可能となる。

実施の形態においては、温度Ｔｊに依存する周波数Ｆｐｔａｔの第１信号を、カウンタ４０がカウント可能な最も大きなカウント値（２^ｎ−１）まで、カウンタ４０でカウントしている。そのため、常に、最も大きなカウント値（２^ｎ−１）をフルスケールとしたＡＤ変換結果２５が得られる。これにより、精度の向上が可能である。ここで、フルスケールとなる温度は、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２との関係で定めることが可能であり、第１電圧Ｖｐｔａｔと第２電圧Ｖｂｇｒ２を定める回路の定数により、フルスケールとなる温度を一定の値に設定することが可能となる。このようにする場合には、フルスケールとなる温度を、カウンタ４０でカウント可能な最も大きなカウント値（２^ｎ−１）で割ることにより、分解能を一定の値に定めることが可能となる。

さらに、第１信号と第２信号に対して、カウンタ４０を共通のカウンタとして用い、また時間を計測するカウンタもカウンタ４４として共通にしている。そのため、占有面積の増加を抑制することが可能である。さらに、共通のカウンタであるカウンタ４０を用いて、時分割的に第１信号と第２信号をカウントしている。そのため、第１信号と第２信号をカウントする際に、カウンタに起因して誤差が生じても、誤差を同じにすることが可能である。

実施の形態においては、時間を計測するカウンタ４４のビット（Ｂ２−０〜Ｂ２−ｐ）の数が、第１信号をカウントするカウンタ４０のビット（Ｂ１−０〜Ｂ１−ｎ）の数よりも大きくされている。これにより、カウンタ４０の１カウントに対する計測時間を細かくすることが可能であり、計測時間をより精度よく求めることが可能となる。

また、カウンタ４４に供給される基準クロック信号Ｆｒｅｆは、カウンタ４４のビット数を調整することにより、任意の周波数のクロック信号を用いることが可能である。実施の形態では、発振回路３０を用いて、基準クロック信号Ｆｒｅｆを形成していたが、半導体装置１０内に既に存在するクロック信号を、基準クロック信号Ｆｒｅｆとして用いるようにしてもよい。

ＡＤ変換回路として、分圧回路で参照電圧を生成し、第１電圧と参照電圧とを比較することにより、第１電圧に対応したデジタル情報を求める回路が考えられる。このようなＡＤ変換回路の場合、デジタル情報のビット数を増やすと、参照電圧の数が増えるため、ＡＤ変換回路の占有面積が増加する。これに対して、第１カウンタ回路と時間計測回路とを用いて、第１電圧に対応するデジタル情報を求めているため、デジタル情報のビット数を増やしても、占有面積の増加を抑制することが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、実施の形態では、カウンタ４０および４４は、クロック端子ｃｋに供給される信号の電圧変化に対して、カウント値が順次増加（アップ）する、所謂アップカウンタを例として説明した。しかしながら、カウンタ４０および／または４４は、所謂ダウンカウンタであってもよい。ダウンカウンタの場合、クロック端子ｃｋに供給される信号の電圧変化により、カウント値が順次減少（ダウン）する。そのため、カウンタ４０としてダウンカウンタを用いる場合には、初期状態は、カウンタ４０のビットＢ１−０〜Ｂ１−ｎのそれぞれは、論理値”１”であり、カウント可能な最も大きなカウント値はビットＢ１−０〜Ｂ１−ｎのそれぞれが、論理値”０”となる。この場合には、カウンタ４０からは、全てのビットの論理値が”１”となったときにＡＬＬ”１”信号が発生するようにし、このＡＬＬ”１”信号を、ＡＬＬ”０”信号の代わりに用いればよい。カウンタ４０をダウンカウンタにより構成してもよいため、カウンタ４０がカウント可能な最も大きなカウント値とは、カウンタ４０のビットＢ１−０〜Ｂ１−ｎの全てが論理値”１”となる場合だけでなく、全てが論理値”０”となる場合も含むものである。

また、第１カウンタ回路２３および第２カウンタ回路２４の構成も、図４に示した構成に限定されない。例えば、比較回路４５は、カウンタ４０が第２信号をカウントするときに動作すればよい。例えば、スイッチ制御信号ＳＷ＿Ｃ１により、比較回路４５の動作を制御するようにしてもよい。すなわち、スイッチ制御信号ＳＷ＿Ｃ１がロウレベルのときに、比較回路４５が比較動作を行うようにすればよい。

また、実施の形態においては、レジスタ４３を用いる例を説明したが、これに限定されるものではない。例えば、図８に示すように、レジスタ４３を用いなくてもよい。図８は、半導体装置１０の構成を示すブロック図である。図８においては、第２カウンタ回路が、図１〜図７において説明した半導体装置１０と異なっている。ここでは、異なっている部分についてのみ説明する。

図４においては、第２カウンタ回路２４がレジスタ４３を備えていた。これに対して、図８において、第２カウンタ回路２４Ａは、レジスタ４３を備えていない。レジスタ４３の代わりに、記憶回路１３内に備えられている不揮発性メモリが、レジスタ４３として用いられる。図８では、レジスタ４３として用いる不揮発性メモリが４３Ａおよび４３Ｂとして示されている。

カウンタ４４により得たカウント値を、レジスタ４３の代わりに不揮発性メモリ４３Ａまたは４３Ｂに電気的に書き込み、比較回路４５は、不揮発性メモリ４３Ａもしくは４３Ｂに書き込まれたカウント値とカウンタ４４との比較を行うことを除いて、動作は同じであるので、説明は省略する。

１０半導体装置
１１ＭＣＵ
１２アナログ回路
１３記憶回路
１４温度センサ
２０基準電圧生成回路
２１スイッチ
２２Ｖ／Ｆ変換回路
２３第１カウンタ回路
２４第２カウンタ回路（時間計測回路）
４０、４４カウンタ
４１、４６２入力アンド回路
４３レジスタ
Ｆｐｔａｔ、Ｆｂｇｒ周波数
Ｆｒｅｆ基準クロック信号
ＳＴＯＰ＿ａ、ＳＴＯＰ＿ｂストップ制御信号

Claims

第１カウンタと、
前記第１カウンタによって、第１電圧に対応した周波数を有する第１信号をカウントし、カウント値が、前記第１カウンタによりカウントすることが可能な最も大きなカウント値に到達するまでの時間を求める時間計測回路と、
前記第１電圧、および前記第１電圧とは異なり、かつ、前記第１電圧に比べて温度依存性の低い第２電圧を生成する電圧生成回路と、
を備え、
前記第１カウンタは、前記時間計測回路により求めた前記時間において、前記第２電圧に対応した周波数を有する第２信号をカウントし、該カウントにより求めたカウント値に基づいて、前記第１電圧に対応したデジタル情報を求める、半導体装置。
請求項１に記載の半導体装置において、
前記半導体装置は、電圧周波数変換回路を有し、
前記電圧周波数変換回路は、時分割的に、前記第１電圧と前記第２電圧とを、対応する前記第１信号と前記第２信号へ変換する、半導体装置。
請求項２に記載の半導体装置において、
前記時間計測回路は、
所定の周波数を有する第３信号をカウントする第２カウンタと、
前記第１カウンタのカウント値が、前記第１カウンタによりカウントすることが可能な最も大きなカウント値に到達したときの、前記第２カウンタのカウント値を格納するレジスタと、
を備え、
前記時間計測回路は、前記第１カウンタが、前記第２信号をカウントするとき、前記レジスタに格納されている値と、前記第２カウンタのカウント値とを比較し、一致したとき、前記第１カウンタによるカウントを停止させる、半導体装置。
請求項３に記載の半導体装置において、
前記第１カウンタによりカウント可能な最も大きなカウント値は、前記第２カウンタによりカウント可能な最も大きなカウント値よりも小さいかあるいは等しい、半導体装置。
請求項３に記載の半導体装置において、
前記レジスタは、不揮発性メモリである、半導体装置。