JP6296709B2 - 歪補償装置 - Google Patents

Description

本発明の実施形態は、歪補償装置に関する。

非線形の入出力特性を有する回路について、その入力信号に逆特性を付与することにより出力信号を線形化する技術として、プレディストーションが知られている。プレディストーション技術を用いた歪補償装置は、対象となる非線形回路に応じてプレディストータの伝達関数を更新する推定ブロックを有している。

ところで、非線形システムを線形化する逆システム特性としては、ポスト・インバースとプレ・インバースの二つが存在する。ポスト・インバースは、非線形システムの後ろに置いたときに全体の入出力特性が線形化されるシステム特性であり、プレ・インバースは非線形システムの前に置いたときに全体の入出力特性が線形化されるシステム特性である。本来、プレディストーション技術を用いたプレディストータが持つべき入出力特性は、プレ・インバースのシステム特性である。

しかし、厳密にプレ・インバースのシステム特性を求めることは難しいため、従来は比較的簡単に特性を求められるポスト・インバースのシステムを用いることが多かった。そのため、得られる線形化特性が限定的である問題があった。また、ポスト・インバースのシステムを用いたプレディストータは、補償対象の非線形回路の利得が変化した場合に、振幅が発散した補正信号を作り出すため、非線形回路を暴走させてしまうおそれがあった。

D. R. Morgan,"A generalized memory polynomial model for digital predistortion of RF power amplifiers,"IEEE Transactions on Signal Processing, vol. 56, pp. 3852-3860, Oct. 2006.

本発明は、簡易な構成で安定したプレ・インバースのシステム特性を得ることのできる歪補償装置を提供することを目的としている。

実施形態の歪補償装置は、非線形入出力特性を有する非線形回路において生ずる歪成分を補償する歪補償装置であって、所定の補償係数を用いて、入力信号を前記非線形入出力特性の逆特性の推定値を付与した逆特性信号に変換するプレディストータと、前記入力信号、前記逆特性信号、および前記非線形回路の出力信号に基づいて前記補償係数を生成する推定部と、を備える。

第１の実施形態に係る歪補償装置の構成を示すブロック図である。 この実施形態の歪補償装置の出力信号レベルのシミュレーション結果を示す図である。 第２の実施形態に係る歪補償装置の構成を示すブロック図である。 第２の実施形態に係る歪補償装置の動作を示すフローチャートである。 第３の実施形態に係る歪補償装置の構成を示すブロック図である。 第３の実施形態に係る歪補償装置の変形例を示すブロック図である。 第４の実施形態に係る歪補償装置の構成を示すブロック図である。 第４の実施形態の歪補償装置における見本信号取得部の例を示す図である。 第４の実施形態の歪補償装置における見本信号取得部の例を示す図である。 第４の実施形態の歪補償装置における見本信号取得部の例を示す図である。

以下、図面を参照して、実施形態を詳細に説明する。

（第１の実施形態）
図１に示すように、第１の実施形態に係る歪補償装置１は、プレディストータ１０および推定ブロック３０を有しており、非線形な入出力特性をもつ非線形回路２０において発生する歪を補償する。

プレディストータ１０は、入力信号ａに対して非線形回路２０の入出力特性の逆特性を付与して信号ｂを生成する信号演算部である。このとき、プレディストータ１０は、推定ブロック３０が生成する係数ｄを用いて信号ｂを生成する。推定ブロック３０は、非線形回路２０が出力する信号ｃと、入力信号ａおよび信号ｂとを用いて係数ｄを生成する。

図１に示すように、推定ブロック３０は、正規化部３１、時間差補正部３２、加算器３３，３４、および推定部３５を有している。

正規化部３１は、非線形回路２０が出力する信号ｃを正規化処理する演算部である。非線形回路２０が増幅特性または減衰特性を有している場合に、信号ｃの信号レベルを正規化する。時間差補正部３２は、正規化部３１の出力たる信号ｅの時間遅延を補正する演算部である。時間差補正部３２は、プレディストータ１０および非線形回路２０において生ずる時間のずれを補正する。

加算器３３は、時間差補正部３２の出力たる信号ｆから入力信号ａを減算する。すなわち、加算器３３は、入力信号ａに対して非線形回路２０の出力に残存する歪成分を抽出する。加算器３４は、プレディストータ１０の出力たる信号ｂから加算器３３の出力たる信号ｇを減算する。加算器３４の減算結果たる信号ｈは、プレディストータ１０の出力から非線形回路２０の出力信号ｃに残存する歪信号を減じたものであるから、プレディストータ１０が本来生成すべき信号ということになる。推定部３５は、加算器３４から出力される信号ｈと入力信号ａとに基づき、プレディストータ１０に与える信号ｄを生成する。

（動作原理）
以下、実施形態の歪補償装置の動作原理を説明する。入力信号ａをｘ（ｎ）（ただしｎ＝１，…，Ｎ）で表される時系列信号とする。ｘ（ｎ）の取りうる値は実数でも複素数でも構わない。プレディストータ１０は、ｘ（ｎ）を演算して、異なる時系列信号ｚ（ｎ）（ただしｎ＝１，…，Ｎ）に変換する。すなわち、信号ａは信号ｂに変換される。かかる場合において、プレディストータ１０の入出力特性は、数式１のボルテラ多項式で与えられる。

ここで、Ｌは考慮する最大非線形次数、Ｍは考慮する最大遅延サンプル数を表す。また、係数ｈ_ｌ，ｍは非線形次数がｌで遅延サンプル数がｍの項の寄与を表す。

なお、数式１はプレディストータの実装形態の動作例の一つであって、ｚ（ｎ）がｘ（ｎ）の式で与えられていれば、メモリ多項式、一般化メモリ多項式、Ｗｉｎｎｅｒ−Ｈａｍｍｅｒｓｔｅｉｎモデル、ボルテラ多項式等どんな式を用いてもよい。

係数の初期値としてｈ_０，０＝１、それ以外はｈ_ｌ，ｍ＝０とすると、数式１はｚ（ｎ）＝ｘ（ｎ）となるから、初期段階においてプレディストータ１０は入力された信号をそのまま出力する。ただし、初期値は上記例以外の任意の設定でも構わない。

プレディストータ１０は、得られたｚ（ｎ）で表される信号ｂを非線形回路２０に与える。非線形回路２０は、入力されたｚ（ｎ）で表される信号ｂを、ｙ（ｎ）（ただしｎ＝１，…，Ｎ）に変換する（信号ｃ）。

推定ブロック３０において、正規化部３１はｙ（ｎ）で表される信号ｃとｘ（ｎ）で表される信号ａの振幅レベルの差を補正する。続いて、時間差補正部３２は、ｙ（ｎ）で表される信号ｃとｘ（ｎ）で表される信号ａの時間のズレを補正する。以下、振幅レベル差と時間のズレが補正された信号ｆを改めてｙ（ｎ）として表す。推定ブロック３０は、係数ｈ_ｌ，ｍを適宜更新してｙ（ｎ）で表される信号ｆをｘ（ｎ）で表される入力信号ａにできるだけ近づける作用をする。加算器３３は、ｘ（ｎ）で表される信号ａとｙ（ｎ）で表される信号ｆの差の成分ｅ（ｎ）（信号ｇ）を出力する。

ここで、ｅ（ｎ）は非線形回路２０において生じた歪み成分を表している。したがって、もし非線形回路２０に与える信号ｂがｚ（ｎ）でなく、ｚ（ｎ）−ｅ（ｎ）であったならば、非線形回路２０は、ｘ（ｎ）の入力信号ａにより近いｙ（ｎ）を出力していたと考えられる。そこで加算器３４は非線形回路２０の入力信号ｂから歪成分たる信号ｇを差し引いた信号を生成する（数式３）。

加算器３４が生成する信号ｈは、プレディストータが作り出すべき信号であり、これを見本信号と呼ぶことにする。推定部３５は、ｘ（ｎ）で表される入力信号ａとｚ_ｒｅｆ（ｎ）で表される信号ｈから、ｈ_ｌ，ｍにて表されるプレディストータの係数ｄを算出する（数式４）。

ここで、Ｈは、ｈ_ｌ，ｍ（ただしｌ＝０，…，Ｌ；ｍ＝０，…，Ｍ）を並べた（Ｌ＋１）（Ｍ＋１）×１の列ベクトルで表される（数式５）。

また、Ｚ_ｒｅｆ（ｎ）は、ｚ_ｒｅｆ（ｎ）（ただしｎ＝１，…，Ｎ）を並べたＮ×１の列ベクトルで表される（数式６）。

Ｘは、Ｎ×（Ｌ＋１）（Ｍ＋１）の行列で表される（数式７）。

Ｘ^＋はＸの擬似逆行列を表す。数式４は、擬似逆行列を用いた最小二乗法であるが、ＬＭＳやＲＬＳ等の最小二乗アルゴリズムを用いてもよい。

このように、推定ブロック３０は、数式１〜７にて表される演算を繰り返すことで、係数ｄのｈ_ｌ，ｍを最適化していく。推定ブロック３０は、予め定めた回数の演算を繰り返すか、あるいは、予め設定した条件を満足するまで演算を繰り返す。推定ブロック３０（推定部３５）が演算を終了する条件の一例としては、ｅ（ｎ）で表される信号ｇのＲＭＳ（ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ）値を用いる方法がある。具体的には、予め定めた閾値ｅ_Ｔに対し、数式８を満足した場合に推定部３５が係数ｄの更新を停止する。

ここで、数式８の条件を満足して推定部３５が係数ｄの更新を停止した場合を考える。仮に、このときのｚ_ｒｅｆ（ｎ）が非線形回路２０へ入力されたとすると、非線形回路２０から出力されるｙ（ｎ）で表される信号ｃは、許容誤差ｅ_Ｔ以下でｘ（ｎ）の入力信号ａに等しくなると言える。すなわち、この実施形態の歪補償装置は、許容誤差をｅ_Ｔ以下としたときの非線形回路２０のプレ・インバース特性を求めていることになる。

なお、比較例として、従来のポスト・インバース特性の動作について説明する。ポスト・インバース特性によるプレディストータは、数式９により与えられる係数を用いて補償を行う。

ここで、Ｙ，Ｚはそれぞれｙ（ｎ），ｚ（ｎ）により表される。Ｙは、数式７においてｘ（ｎ）をｙ（ｎ）に置き換えたものに等しい。Ｚは、数式６においてＺ_ｒｅｆ（ｎ）をＺ（ｎ）に置き換えたものに等しい。

数式４に示す実施形態の歪補償装置におけるプレディストータの係数Ｈと比較すると、数式９に示すポスト・インバース特性のプレディストータの係数Ｈは、全く異なっていることが分かる。すなわち、数式９に示すポスト・インバース特性のプレディストータの係数は、非線形回路の出力ｙ（ｎ）を非線形演算することで算出している。これは、信号検出や非線形回路での演算において生ずるノイズをさらに非線形演算することを意味しており、線形化性能が良好でない一因となっている。また、数式９に示すように係数Ｈの算出にｙ（ｎ）を用いた場合、Ｙの逆行列演算を伴うため、もし非線形回路２０の利得と正規化部３１の減衰量が一致せず、ｙ（ｎ）の電力が相対的にｚ（ｎ）の電力よりも小さくなると、係数ｈ_ｌ，ｍの値が発散してしまう。その結果、プレディストータ出力も発散し、非線形回路の出力に巨大な値が現れることになる。

一方、数式４に示す実施形態の歪補償装置では、非線形回路の出力ｙ（ｎ）を直接用いていない。従って、係数ｈ_ｌ，ｍの値が発散することがなく、非線形回路を暴走させることもない。従って、ポスト・インバース特性のプレディストータと比較して、係数Ｈの算出を安定的に行うことが可能となる。

図２を参照して、非線形回路の利得変動に伴う暴走について詳細に説明する。図２は、増幅器など非線形回路の利得に対する回路出力の信号レベルの関係を示している。図２中、従来のポスト・インバース特性のプレディストータを用いた増幅器について破線、実施形態に係る歪補償装置を用いた増幅器について実線にて示した。図２に示すように、ポスト・インバースを用いた従来の方法では、利得が１以下に低下すると出力レベルが著しく増加する領域（暴走モード）が存在することがわかる。一方、実施形態の方法では、いわゆる暴走モードが存在していない。すなわち、実施形態の方法ではプレディストータの係数が暴走する可能性が極めて低いことがわかる。

以下に、実施形態に係る歪補償装置を用いた増幅器および従来のポスト・インバース特性のプレディストータを用いた増幅器について、それぞれの残留非線形性の程度を帯域外歪みレベル（ＩＭ：Ｉｎｔｅｒ−Ｍｏｄｕｌａｔｉｏｎ）を用いて示す。

実施形態 比較例
ＩＭ［ｄＢ］ −４２．６ −４１．５
すなわち、実施形態のシステムの方が１．１ｄＢ優れている結果が確認できた。

このように、第１の実施形態に係る歪補償装置では、補償対象である非線形回路２０において生じた歪成分ｅ（ｎ）をｚ（ｎ）で表される信号ｂから減じて見本信号ｚ_ｒｅｆ（ｎ）を求め、入力信号ｘ（ｎ）を見本信号ｚ_ｒｅｆ（ｎ） へ変換する係数を推定している。従って、簡易にプレ・インバース特性のプレディストータを実現することができ、安定した性能を得ることができる。特に、この実施形態に係る歪補償装置では、数式４に示すように見本信号ｚ_ｒｅｆ（ｎ）を求める際に入力信号ｘ（ｎ）を用いるので、数式９に従う従来の歪補償装置と比較して、プレディストータにおいて生ずるノイズの影響を抑えることができる。すなわち、実施形態に係る歪補償装置では、数式９に示すＹ^＋を演算パラメータ（非線形演算のパラメータ）として用いないので、プレディストータに起因するノイズを受けにくくすることができる。

（第２の実施形態）
続いて、図３を参照して、第２の実施形態の歪補償装置について詳細に説明する。図３に示すように、この実施形態の歪補償装置２は、図１に示す歪補償装置１にブロックバッファ、加算器、回路切替スイッチを設けたものである。以下の説明において、図１に示す第１の実施形態と共通する要素は共通の符号を付して示し、重複する説明を省略する。

この実施形態の歪補償装置２は、トレーニングモードと通常運転モードの二つの動作モードを有している。トレーニングモードは、推定部３５が推定する係数ｄを最適化する動作であり、通常運転モードは、得られた係数ｄにより歪補償を行う動作である。

図３に示すように、この実施形態の歪補償装置２は、加算器４０と、ブロックバッファ４１と、スイッチＳＷ４２とを有している。ブロックバッファ４１は、与えられた信号値を保持する長さＮのバッファメモリである。加算器４０は、ブロックバッファ４１が保持した値を信号ｇの歪成分ｅ（ｎ）に加算し、ブロックバッファ４１へ出力する。すなわち、ブロックバッファ４１は、歪成分ｅ（ｎ）を累積した信号ｉを保持することになるから、信号ｉは累積した歪成分ｅ_ｃｍｌ（ｎ）となる（図中、累積歪成分ｅ_ｃｍｌ（ｎ）を「ｅ（ｎ）バー」として表す。以下同様。）。加算器４０は、累積歪成分ｅ_ｃｍｌ（ｎ）と、信号ｇの歪成分ｅ（ｎ）を加算して新たなｅ_ｃｍｌ（ｎ）としてブロックバッファ４１に格納する。

スイッチＳＷ４２は、非線形回路２０の入力を、加算器３４の加算出力およびプレディストータ１０の出力のいずれか一方に接続する。具体的には、スイッチＳＷ４２は、トレーニングモードにおいて非線形回路２０の入力を加算器３４の加算出力に接続し（図３中Ａ側に接続し）、見本信号ｈを非線形回路２０に供給する。一方、スイッチＳＷ４２は、通常運転モードにおいて非線形回路２０の入力をプレディストータ１０の出力に接続し（同Ｂ側に接続し）、プレディストータ２０の出力信号ｂを非線形回路２０に供給する。

この実施形態においては、見本信号ｚ_ｒｅｆ（ｎ）を数式１０により算出する。

（動作）
図３および４を参照して第２の実施形態の歪補償装置の動作を説明する。この実施形態の歪補償装置２では、推定部３５がプレディストータ１０の係数ｄを決定するにあたって、回路構成をトレーニングモードとする。推定部３５は、スイッチＳＷ４２を制御して図中Ａに切り替えて加算器３４の加算出力を非線形回路２０の入力に接続させる（ステップ１００。以下「Ｓ１００」のように称する）。

続いて、入力信号ａをプレディストータ１０に与えてプレディストータ１０を動作させる（Ｓ１１０）。推定部３５は、トレーニングモードにおいては係数ｄは、初期値もしくは前回推定した値のまま固定とする。また、入力信号ａのｘ（ｎ）もトレーニング用の所定の信号に固定しておく。信号ａおよび係数ｄが固定であることから、プレディストータ１０の出力信号ｂのｚ（ｎ）も固定値となっている。

続いて、推定部３５は、ブロックバッファを初期化して累積歪成分ｅ_ｃｍｌ（ｎ）を全てゼロとする（Ｓ１２０）。なお、ステップ１００〜１２０は、同時に行われてもよい。

加算器３４は、信号ｂから信号ｉを減じて、スイッチＳＷ４２を介して非線形回路２０に供給する（Ｓ１３０）。ここで、初期状態ではブロックバッファ４１の出力はゼロとなるから、加算器３４の加算出力ｊのｚ_ｒｅｆ（ｎ）はｚ（ｎ）と等しくなる。非線形回路２０は、スイッチＳＷ４２を経て与えられるｚ_ｒｅｆ（ｎ）をｙ（ｎ）に変換する。非正規回路２０の出力信号ｃのｙ（ｎ）は、正規化部３１および時間差補正部３２によりレベルおよび時間のずれが補正されて加算器３３に送られる。

加算器３３は、ｙ（ｎ）で表される信号ｆからｘ（ｎ）の入力信号ａを減じて、加算器４０を介してブロックバッファ４１に与える（Ｓ１４０）。加算器３４は、数式１０の演算を行って見本信号を生成し、ブロックバッファ４１はｅ_ｃｍｌ（ｎ）を累積加算する。

推定部３５は、ブロックバッファ４１に入力されるｅ（ｎ）について、数式８が成立するか否か判定する（Ｓ１５０）。ｅ（ｎ）が閾値ｅ_Ｔ以上の場合（Ｓ１５０のＹｅｓ）、推定部３５はブロックバッファ４１による累積加算を継続し（Ｓ１６０）、加算器３４は信号ｂから信号ｉを減じてスイッチＳＷ４２を介して非線形回路２０に供給する（Ｓ１３０）。

ｅ（ｎ）が閾値ｅ_Ｔ未満となった場合、推定部３５は、その時点のＺ_ｒｅｆ（ｎ）とｘ（ｎ）を用いて係数ｈ_ｌ，ｍを推定してプレディストータ１０に与える（Ｓ１７０）。

係数ｈ_ｌ，ｍを推定すると、推定部３５は、スイッチＳＷ４２を制御して回路構成を通常運用モードとする。すなわち、推定部３５は、スイッチＳＷ４２を制御して図中Ｂに切り替えてプレディストータ１０の出力を非線形回路２０に与える（Ｓ１８０）。

なお、図４に示す動作では、ステップ１５０において閾値ｅ_Ｔを用いて累積歪成分ｅ_ｃｍｌ（ｎ）の更新停止を判定しているが、これには限定されない。例えば、予め累積歪成分ｅ_ｃｍｌ（ｎ）の更新回数を設定しておき、所定回数に達した時点で更新を停止して係数ｈ_ｌ，ｍを推定するように構成してもよい。

このように、第２の実施形態の歪補償装置２では、非線形回路２０が出す歪み成分ｅ（ｎ）の大きさが閾値以下になった時点で推定部３５が推定処理を行っている。すなわち、推定部３５は、計算量の大きい推定処理を一回のみとし、単純な加算処理のみを繰り返すだけであるため、演算リソースや消費電力を抑えることができる。

（第３の実施形態）
続いて、図５を参照して、第３の実施形態の歪補償装置について詳細に説明する。図５に示すように、この実施形態の歪補償装置３は、図１に示す歪補償装置１に推定部３５の入力を切り替えるスイッチを設けたものである。以下の説明において、図１に示す第１の実施形態と共通する要素は共通の符号を付して示し、重複する説明を省略する。

図５に示すように、この実施形態の歪補償装置３は、スイッチＳＷ５１およびＳＷ５２を有している。スイッチＳＷ５１は、入力信号ａおよび正規化・時間差補正がなされた信号ｆのいずれか一方を推定部３５の入力に接続する。スイッチＳＷ５２は、加算器３４の加算結果たる信号ｈおよびプレディストータ１０の出力信号ｂのいずれか一方を推定部３５の入力に接続する。推定部３５は、所定のタイミングでスイッチＳＷ５１およびＳＷ５２を図中Ａ側またはＢ側に切り替える。

図５に示すように、推定部３５がスイッチＳＷ５１およびＳＷ５２をいずれもＡ側に切り替えると、推定部３５は、信号ｂおよびｆに基づいて係数ｄを推定する。ここで、信号ｆは、正規化部３１および時間差補正部３２により補正されたｙ（ｎ）であり、信号ｂは、非線形回路２０の入力信号たるｚ（ｎ）であるから、推定部３５は数式９に従って係数を算出する。すなわち、推定部３５はポスト・インバース特性の係数を算出する。

一方、推定部３５がスイッチＳＷ５１およびＳＷ５２をいずれもＢ側に切り替えると、推定部３５は、入力信号ａおよび加算器３４の加算出力たる見本信号ｈに基づいて係数ｄを推定する。すなわち、推定部３５は第１の実施形態と同様に数式４に従って係数を算出する。

このように、この実施形態の歪補償装置は、ポスト・インバース特性およびプレ・インバース特性を切り替えて歪補償を行うことができる。例えば、推定部３５が、推定ループの開始時のみポスト・インバース特性とし、一定時間経過後にプレ・インバース特性に切り替える。こうした動作により、推定部３５が係数を推定する時間を短縮することができる。

なお、上記説明では第１の実施形態の構成に推定部の入力を切り替えるスイッチを設けるものとしているが、これには限定されない。例えば、図６に示すように、第２の実施形態における推定部の入力を切り替えるスイッチを付加してもよい。図６に示す構成によっても、推定部３５が係数を推定する時間を短縮することができる。

（第４の実施形態）
続いて、図７ないし１０を参照して、第４の実施形態の歪補償装置について詳細に説明する。図７に示すように、この実施形態の歪補償装置４は、図１に示す実施形態における入力信号のｘ（ｎ）、プレディストータ出力信号のｚ（ｎ）、および、非線形回路出力のｙ（ｎ）に基づいて見本信号ｈを生成する構成（図１中、加算器３３および３４の構成）を見本信号取得部６０としてまとめたものである。すなわち、この実施形態の見本信号取得部６０は、図８ないし１０に示す見本信号取得部６０ａないし６０ｃのように変形することができる。以下の説明において、図１に示す第１の実施形態と共通する要素は共通の符号を付して示し、重複する説明を省略する。

図１に示す第１の実施形態の歪補償装置は、見本信号ｚ_ｒｅｆ（ｎ）を生成するため、数式２および数式３に従って演算を行っている。数式２および３は、数式１１のように変形することができる。

図８に示す見本信号取得部６０ａは、数式１１を具体化したものである。すなわち、この例の見本信号取得部６０ａは、信号ｂから信号ｆを減ずる加算器６１と、加算器６１の加算結果と入力信号ａとを加算する加算器６２とを備え、加算器６２の加算結果を見本信号ｈとして出力する構成を有している。図８に示す見本信号取得部６０ａは、第１の実施形態における加算器３３および３４の配置を変更したものであり、同様の効果を奏することができる。

図９に示す見本信号取得部６０ｂは、図１に示す第１の実施形態に係る加算器３３および３４の構成にフィルタ６５を追加したものである。図９に示すように、この見本信号取得部６０ｂは、非線形回路２０の出力たる信号ｆから入力信号ａを減ずる加算器３３の出力信号を所定の周波数特性でフィルタリングするフィルタ６５を備えている。そして、加算器３４は、プレディストータ１０の出力信号ｂからフィルタ６５によりフィルタリングされた信号を減じて見本信号ｈたるｚ_ｒｅｆ（ｎ）を生成する。フィルタ６５の通過帯域は、例えば歪補償の有無により決定することができる。すなわち、フィルタ６５は、歪みを低減する必要のない帯域を除去することで、当該帯域をプレディストータが補償する対象から外すことができる。これにより、補償したい帯域に歪み低減能力を集中させることができる。

図１０に示す見本信号取得部６０ｃは、図１に示す実施形態の加算器３４に代えて、ｚ（ｎ）とｅ（ｎ）をパラメータとする関数ｆを演算する演算部３４ａを備えたものである。関数ｆは、例えば数式１２に示す２入力１出力のメモリ多項式とすることができる。

以上説明したように、実施形態に係る歪補償装置および当該歪補償装置を用いた非線形回路によれば、従来推定が困難であったプレ・インバース特性を簡易に推定することができる。また、補償対象の非線形回路の利得が変化した場合でも安定したレベルの補正信号を生成することが可能となるため、非線形回路の暴走を起こさないプレディストータを提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…歪補償装置、２０…非線形回路、３０…推定ブロック、３１…正規化部、３２…時間差補正部、３３，３４…加算器。

Claims (9)

1. 非線形入出力特性を有する非線形回路において生ずる歪成分を補償する歪補償装置であって、
   所定の補償係数を用いて、入力信号を前記非線形入出力特性の逆特性の推定値を付与した逆特性信号に変換するプレディストータと、
   前記入力信号、前記逆特性信号、および前記非線形回路の出力信号に基づいて前記補償係数を生成する推定部とを具備し、
   前記推定部が、
   前記入力信号、前記逆特性信号、および前記非線形回路の出力信号に基づいて、前記逆特性信号と前記歪成分の信号の差分からなる見本信号を生成する見本信号取得部と、
   前記入力信号および前記見本信号に基づいて前記補償係数を演算する推定演算部と、
   を具備する歪補償装置。
2. 前記見本信号取得部は、
   前記入力信号および前記非線形回路の出力信号に基づいて前記歪成分の信号を生成する第１の加算器と、
   前記逆特性信号および前記歪成分の信号に基づいて前記見本信号を生成する第２の加算器と、
   を具備することを特徴とする請求項１記載の歪補償装置。
3. 前記歪成分の信号を累積加算するブロックバッファと、
   前記逆特性信号および前記見本信号のいずれか一方を第１のタイミングで選択して前記非線形回路に入力する第１のスイッチと、をさらに備え、
   前記第２の加算器は、前記逆特性信号および前記ブロックバッファにより累積加算された前記歪成分の信号に基づいて前記見本信号を生成すること
   を特徴とする請求項２記載の歪補償装置。
4. 前記入力信号および前記見本信号と前記非線形回路の出力信号および前記逆特性信号とのいずれか一方を第２のタイミングで選択して前記推定演算部に与える第２のスイッチをさらに備え、
   前記推定演算部は、前記選択に応じて前記入力信号および前記見本信号と前記非線形回路の出力信号および前記逆特性信号とのいずれかに基づいて補償係数を演算すること
   を特徴とする請求項１ないし３のいずれか１項に記載の歪補償装置。
5. 前記見本信号取得部は、前記非線形回路の出力信号と前記逆特性信号の差を前記入力信号に加算することで前記見本信号を求めることを特徴とする請求項１に記載の歪補償装置。
6. 前記第１の加算器が生成した前記歪成分の信号を所定の周波数特性でフィルタリングするフィルタをさらに備え、
   前記第２の加算器は、前記逆特性信号および前記フィルタによりフィルタリングされた前記歪成分の信号に基づいて前記見本信号を生成すること
   を特徴とする請求項２記載の歪補償装置。
7. 前記見本信号取得部は、前記逆特性信号と前記非線形回路の出力信号および前記入力信号の差分とをパラメータとする２入力１出力メモリ多項式により前記見本信号を算出することを特徴とする請求項１記載の歪補償装置。
8. 前記推定部は、
   前記非線形回路の出力信号レベルを所定のレベルに変換する正規化部と、
   前記非線形回路で生じる時間遅れを補正する時間差補正部と
   をさらに備えることを特徴とする請求項１ないし７のいずれか１項に記載の歪補償装置。
9. 前記非線形回路と、請求項１ないし８のいずれか１項に記載の歪補償装置とを備えた装置。

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