JP6273322B2 - Ｓｏｉ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 36
- 229910052805 deuterium Inorganic materials 0.000 claims description 29
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 238000010884 ion-beam technique Methods 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 10
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000001816 cooling Methods 0.000 claims description 2
- 238000009736 wetting Methods 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 125000004431 deuterium atom Chemical group 0.000 description 2
- 229910017464 nitrogen compound Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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Description
本発明は、半導体基板及び半導体基板の製造方法、特にＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板及びＳＯＩ基板の製造方法に関する。
近年、多くの業界でシリコンウェハ片の代わりにＳＯＩ基板を使用して半導体集積回路が製造されている。ＳＯＩ基板の使用には、ドレイン領域と基板との間の寄生容量が低下するという利点があるため、半導体集積回路の性能を改善できる。
半導体デバイスの製造方法に関し、例えば、特許文献１は、水素イオンをシリコンウェハにドープし、イオンドープ層をシリコンウェハの既定の深さに形成する方法を提供している。次に、この水素イオンをドープしたシリコンウェハを別のシリコンウェハに結合させ、酸化ケイ素膜を２枚のシリコンウェハ間に形成する。次に、これら２枚のシリコンウェハを熱処理によりイオンドープ層で分離すると、単結晶シリコン膜をイオンドープ層上に形成できる。
例えば、特許文献２は、基板成長物であるゲート酸化物を重水素雰囲気中でアニールする方法を提供しており、これによりゲート酸化物と基板との間のダングリングボンドを除去できる。しかしながら、この方法は極めて高い重水素圧力下で進めなくてはならないため、半導体デバイスの製造コストが上昇する。
上記の従来技術に鑑みて、少なくとも上記の欠点を解決できる改善されたＳＯＩ基板製造方法が必要とされている。
本願の目的はＳＯＩ基板及びその製造方法を提供することであり、このＳＯＩ基板は、ドレイン領域と基板との間の寄生容量を低下させるという利点を有し、またＳＯＩ基板の製造コストを削減できる。
上記の問題を解決するために、本願は、ＳＯＩ基板の製造方法を提供する。
本方法は、第１半導体基板を用意し、第１ウェハを形成するために第１半導体基板の上面で第１絶縁層を成長させ、第１絶縁層の上面から既定の深さまでドープ層を形成するために第１半導体基板にイオンビームを照射し、第２半導体基板を用意し、第２ウェハを形成するために第２半導体基板の上面で第２絶縁層を成長させ、第１ウェハを第２ウェハに接合し、第１ウェハ及び第２ウェハを重水素雰囲気中でアニールし、第１ウェハの一部を第２ウェハから分離し、重水素ドープ層を第２ウェハ上に形成することを含む。
本方法は、第１半導体基板を用意し、第１ウェハを形成するために第１半導体基板の上面で第１絶縁層を成長させ、第１絶縁層の上面から既定の深さまでドープ層を形成するために第１半導体基板にイオンビームを照射し、第２半導体基板を用意し、第２ウェハを形成するために第２半導体基板の上面で第２絶縁層を成長させ、第１ウェハを第２ウェハに接合し、第１ウェハ及び第２ウェハを重水素雰囲気中でアニールし、第１ウェハの一部を第２ウェハから分離し、重水素ドープ層を第２ウェハ上に形成することを含む。
本願はさらにＳＯＩ基板を提供し、ＳＯＩ基板は、半導体基板と、この半導体基板の上面で成長させた絶縁層と、この絶縁層上で成長させた重水素ドープ層とを備える。
以下の詳細な説明を添付の図面と併せて読むことで、実施形態例がより容易に理解できる。
本開示及びその利点をより完全に理解するために、ここで添付の図面を参照しながら以下の説明に入るが、同様の参照番号は同様の特徴を示す。当業者ならば、本明細書に記載のものを含めて、実施形態例を実行するための他の変化形があることがわかる。
図１は、本発明の一実施形態によるＳＯＩ基板の製造方法及びこの製造方法のステップを示したものであり、以下の各ステップを含む。
ステップ１０１（Ｓ１０１）：第１半導体基板を用意する。
ステップ１０２（Ｓ１０２）：第１ウェハを形成するために第１半導体基板の上面に第１絶縁層を形成する。
ステップＳ１０３（Ｓ１０３）：水素をソースガスとして使用し、第１絶縁層の上面から既定の深さまでドープ層を形成するために、第１半導体基板に水素イオンビームを照射する。
ステップ１０４（Ｓ１０４）：第２半導体基板を用意する。
ステップ１０５（Ｓ１０５）：第２ウェハを形成するために第２半導体基板の上面に第２絶縁層を形成する。
ステップ１０６（Ｓ１０６）：第１ウェハを第２ウェハに向い合わせで接合する。
ステップ１０７（Ｓ１０７）：第１ウェハ及び第２ウェハを重水素雰囲気中でアニールする。
ステップ１０８（Ｓ１０８）：第１ウェハの一部を第２ウェハから分離する。
ステップ１０９（Ｓ１０９）：重水素ドープ層を第２ウェハ上に形成する。
ステップ１１０（Ｓ１１０）：第１ウェハの分離部を再使用する。
ステップ１０１（Ｓ１０１）：第１半導体基板を用意する。
ステップ１０２（Ｓ１０２）：第１ウェハを形成するために第１半導体基板の上面に第１絶縁層を形成する。
ステップＳ１０３（Ｓ１０３）：水素をソースガスとして使用し、第１絶縁層の上面から既定の深さまでドープ層を形成するために、第１半導体基板に水素イオンビームを照射する。
ステップ１０４（Ｓ１０４）：第２半導体基板を用意する。
ステップ１０５（Ｓ１０５）：第２ウェハを形成するために第２半導体基板の上面に第２絶縁層を形成する。
ステップ１０６（Ｓ１０６）：第１ウェハを第２ウェハに向い合わせで接合する。
ステップ１０７（Ｓ１０７）：第１ウェハ及び第２ウェハを重水素雰囲気中でアニールする。
ステップ１０８（Ｓ１０８）：第１ウェハの一部を第２ウェハから分離する。
ステップ１０９（Ｓ１０９）：重水素ドープ層を第２ウェハ上に形成する。
ステップ１１０（Ｓ１１０）：第１ウェハの分離部を再使用する。
ＳＯＩ基板の製造方法をより具体的に説明するために、図２Ａ〜２ＧにＳＯＩ基板の製造プロセスの断面図を示す。
第１ステップについて図２Ａを参照する。第１半導体基板１００を用意し、第１半導体基板１００の材料はＩＶ族、ＳｉＧｅ、ＩＩＩ−Ｖ族化合物、ＩＩＩ族−窒素化合物又はＩＩ−ＶＩ族化合物になり得る。一実施形態において、第１半導体基板１００の材料は単結晶シリコンである。別の実施形態において、第１半導体基板１００の材料はＳｉＧｅであり、ゲルマニウムの重量パーセントは５〜９０％である。
次のプロセスについて図２Ｂを参照する。第１ウェハ１０６用に第１絶縁層１０４を第１半導体基板１００の上面１０２に形成し、第１絶縁層１０４の材料は二酸化ケイ素、窒化ケイ素又は窒化アルミニウムを含み得る。一実施形態において、第１絶縁層の材料は二酸化ケイ素であり、第１絶縁層１０４の厚さは０．１〜５００ｎｍである。
次のプロセスについて図２Ｃを参照する。水素又は重水素をソースガスに使用し得て、また電界効果によりソースガスのプラズマを発生させることができる。ソースガスのイオンビームは、プラズマのイオンの使用により発生させ得る。
一実施形態において、水素をソースガスに使用し、第１絶縁層１０４の上面１１０から既定の深さＨまで水素ドープ層１１２を形成するために、第１ウェハ１０６に水素イオンビーム１０８を照射する。既定の深さＨは、水素イオンビーム１０８の加速エネルギー及び水素イオンビーム１０８の入射角により制御し得て、水素イオンビーム１０８の加速エネルギーは加速電圧及びドープ濃度により制御し得る。一実施形態において、既定の深さＨは０．０１〜５μｍであり、水素イオンビーム１０８の加速電圧は１〜２００ｋｅＶであり、水素イオンビーム１０８のドープ量は１０１６イオン／ｃｍ２〜２ｘ１０１７イオン／ｃｍ２である。
次のステップについて図２Ｄを参照する。第２半導体基板２００を用意し、第２半導体基板２００の材料はＩＶ族、ＳｉＧｅ、ＩＩＩ−Ｖ族化合物、ＩＩＩ族−窒素化合物又はＩＩ−ＶＩ族化合物になり得る。一実施形態において、第２半導体基板２００の材料は単結晶シリコンである。
次のステップについて図２Ｄを参照する。第２半導体基板２００を用意し、第２半導体基板２００の材料はＩＶ族、ＳｉＧｅ、ＩＩＩ−Ｖ族化合物、ＩＩＩ族−窒素化合物又はＩＩ−ＶＩ族化合物になり得る。一実施形態において、第２半導体基板２００の材料は単結晶シリコンである。
次のプロセスについて図２Ｅを参照する。第２ウェハ２０６用に第２絶縁層２０４を第２半導体基板２００の上面２０２で成長させ、第２絶縁層２０４の材料は二酸化ケイ素、窒化ケイ素又は窒化アルミニウムを含み得る。一実施形態において、第２絶縁層２０４の材料は二酸化ケイ素であり、第２絶縁層２０４の厚さは０．０５〜１０ｎｍになり得る。
次のステップについて図２Ｆを参照する。第１ウェハ１０６を第２ウェハ２０６に向い合わせで接合する。一実施形態においては、第１ウェハ１０６を第２ウェハ２０６に親水性接合法で接合し、第１ウェハ１０６を第２ウェハ２０６に２００〜４００℃で接合する。
親水性接合法の詳細なステップにはさらに、第１絶縁層１０４及び第２絶縁層２０４を湿潤させるステップと、湿潤した第１絶縁層１０４を湿潤した第２絶縁層２０４と接触させるステップと、第１絶縁層１０４を第２絶縁層２０４に緊密に接合するために第１絶縁層１０４及び第２絶縁層２０４に加圧するステップとが含まれる。
親水性接合法の詳細なステップにはさらに、第１絶縁層１０４及び第２絶縁層２０４を湿潤させるステップと、湿潤した第１絶縁層１０４を湿潤した第２絶縁層２０４と接触させるステップと、第１絶縁層１０４を第２絶縁層２０４に緊密に接合するために第１絶縁層１０４及び第２絶縁層２０４に加圧するステップとが含まれる。
次のステップについて図２Ｇを参照する。第１ウェハ１０６及び第２ウェハ２０６を重水素雰囲気中でアニールする。一実施形態において、重水素雰囲気の圧力は１０〜１０００トールであり、アニールプロセスは、第１ウェハ１０６及び第２ウェハ２０６を６００〜１２００℃まで加熱し、第１ウェハ１０６及び第２ウェハ２０６の加熱時間は０．５〜８時間であるステップと、第１ウェハ１０６及び第２ウェハ２０６を４００〜６００℃まで冷却し、第１ウェハ１０６及び第２ウェハ２０６の冷却時間は３０〜１２０分であるステップとを含む。第１ウェハ１０６及び第２ウェハ２０６のアニール後、水素ドープ層１１２は複数の重水素ドープバブル３００に変化する。
次のステップについて図２Ｈを参照する。重水素ドープ層４００を形成するために、第１ウェハ１０６の一部を第２ウェハ２０６から分離し、重水素ドープ層４００は第１絶縁層１０４に接合され、水素又は重水素発生バブル３００はこの重水素ドープ層４００内にある。ウェハの分離はバブル３００の領域で起きやすい。重水素ドープ層４００の重水素濃度は１０１０原子／ｃｍ３〜８ｘ１０１８原子／ｃｍ３である。
第１ウェハ１０６の分離部をさらに化学機械研磨（ＣＭＰ）で処理し、清浄化すると、コスト削減のために第１ウェハ１０６の分離部を再使用し得ることは注目に値する。重水素ドープ層４００に接合された第２ウェハ２０６はさらに６００〜１２００℃まで加熱し得て、第２ウェハ２０６の加熱時間は３０分〜８時間である。
ダングリングボンドは高い活性を有することから、捕獲中心が発生して電子が正孔と再結合する場合がある。結果的に、ホットキャリア効果に対する半導体デバイスのレジリエンスが低下する。
本発明は、半導体デバイス製造用のＳＯＩ基板を提供する。このＳＯＩ基板は、半導体デバイスのドレインとソースとの間の寄生容量を低下させることができ、ＳＯＩ基板にドープされた重水素原子（又は重水素イオン）は、ＳＯＩ基板上でのゲート酸化物の成長後、ゲート酸化物とＳＯＩ基板との間の界面へと拡散し得て、重水素原子（又は重水素イオン）は半導体原子に共有結合してダングリングボンドを排除し且つホットキャリア効果に対する半導体デバイスのレジリエンスを上昇させる。さらに、このＳＯＩ基板の製造方法は極めて高い重水素圧力を必要とせず、ＳＯＩ基板の製造コストを大幅に削減できる。
本発明は、半導体デバイス製造用のＳＯＩ基板を提供する。このＳＯＩ基板は、半導体デバイスのドレインとソースとの間の寄生容量を低下させることができ、ＳＯＩ基板にドープされた重水素原子（又は重水素イオン）は、ＳＯＩ基板上でのゲート酸化物の成長後、ゲート酸化物とＳＯＩ基板との間の界面へと拡散し得て、重水素原子（又は重水素イオン）は半導体原子に共有結合してダングリングボンドを排除し且つホットキャリア効果に対する半導体デバイスのレジリエンスを上昇させる。さらに、このＳＯＩ基板の製造方法は極めて高い重水素圧力を必要とせず、ＳＯＩ基板の製造コストを大幅に削減できる。
開示した原理にしたがった様々な実施形態について説明してきたが、これらの実施形態が単なる例として挙げられたものであり限定的ではないことを理解すべきである。したがって、実施形態例の幅及び範囲は、上記の実施形態のいずれによっても限定されるべきではなく、請求項及び本開示から生じる均等物のみにしたがって定義されるべきである。さらに、記載の実施形態は上記の利点及び特徴を備えたものであるが、出願された請求項の適用を、上記の利点の一部又は全てを達成するプロセス及び構造のみに限るものではない。
Claims (9)
- 第１半導体基板を用意するステップと、
第１ウェハを形成するために前記第１半導体基板の上面に第１絶縁層を形成するステップと、
前記第１絶縁層の上面から既定の深さまで水素ドープ層を形成するために前記第１半導体基板に水素イオンビームを照射するステップと、
第２半導体基板を用意するステップと、
第２ウェハを形成するために前記第２半導体基板の上面で第２絶縁層を成長させるステップと、
前記第１ウェハを前記第２ウェハに向い合わせで接合するステップと、
前記第１ウェハ及び前記第２ウェハを重水素雰囲気中でアニールして、前記水素ドープ層を複数の重水素ドープバブルに変化させるステップと、
前記第１絶縁層を介して重水素ドープ層を前記第２ウェハ上に形成するために、前記第１ウェハの一部を前記第２ウェハから分離するステップであって、前記複数の重水素ドープバブルが前記重水素ドープ層内にあるステップと、を含む、
ＳＯＩ基板の製造方法。 - 前記水素イオンビームの加速電圧は１〜２００ｋｅｖであり、前記水素イオンビームのドープ量は１０１６イオン／ｃｍ２〜２ｘ１０１７イオン／ｃｍ２であることを特徴とする、請求項１に記載の方法。
- 前記第１ウェハを前記第２ウェハに向い合わせで２００〜４００℃で接合することを特徴とする、請求項１に記載の方法。
- 前記第１ウェハを第２ウェハに接合するステップはさらに、前記第１絶縁層及び前記第２絶縁層を湿潤させ、前記第１絶縁層を前記第２絶縁層と接触させ、前記第１絶縁層を前記第２絶縁層上に接合するために前記第１絶縁層及び前記第２絶縁層に加圧することを含むことを特徴とする、請求項１に記載の方法。
- 前記重水素雰囲気の圧力は１０〜１０００トールであることを特徴とする、請求項１に記載の方法。
- 前記重水素ドープ層の重水素濃度の平均値の範囲は１０１０原子／ｃｍ３〜８ｘ１０１８原子／ｃｍ３であることを特徴とする、請求項１に記載の方法。
- 前記第１ウェハ及び前記第２ウェハをアニールするステップはさらに、前記第１ウェハ及び前記第２ウェハを６００〜１２００℃まで加熱し、前記第１ウェハ及び前記第２ウェハを４００〜６００℃まで冷却することを含むことを特徴とする、請求項１に記載の方法。
- 前記第１ウェハの一部を前記第２ウェハから分離した後に、前記第２ウェハを６００〜１２００℃まで再度加熱するステップをさらに含むことを特徴とする、請求項１に記載の方法。
- 前記第１ウェハ及び前記第２ウェハを再度加熱する時間は３０分〜８時間であることを特徴とする、請求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610120843.4 | 2016-03-03 | ||
| CN201610120843.4A CN107154379B (zh) | 2016-03-03 | 2016-03-03 | 绝缘层上顶层硅衬底及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017157811A JP2017157811A (ja) | 2017-09-07 |
| JP6273322B2 true JP6273322B2 (ja) | 2018-01-31 |
Family
ID=59650631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016139399A Active JP6273322B2 (ja) | 2016-03-03 | 2016-07-14 | Ｓｏｉ基板の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10170356B2 (ja) |
| JP (1) | JP6273322B2 (ja) |
| KR (1) | KR101869641B1 (ja) |
| CN (1) | CN107154379B (ja) |
| DE (1) | DE102016119644B4 (ja) |
| TW (1) | TWI611462B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107154379B (zh) | 2016-03-03 | 2020-01-24 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| US5872387A (en) | 1996-01-16 | 1999-02-16 | The Board Of Trustees Of The University Of Illinois | Deuterium-treated semiconductor devices |
| US6548382B1 (en) * | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| JPH11330438A (ja) | 1998-05-08 | 1999-11-30 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| US6995075B1 (en) * | 2002-07-12 | 2006-02-07 | Silicon Wafer Technologies | Process for forming a fragile layer inside of a single crystalline substrate |
| US6992025B2 (en) * | 2004-01-12 | 2006-01-31 | Sharp Laboratories Of America, Inc. | Strained silicon on insulator from film transfer and relaxation by hydrogen implantation |
| US20060094259A1 (en) * | 2004-11-03 | 2006-05-04 | Freescale Semiconductor, Inc. | Forming gas anneal process for high dielectric constant gate dielectrics in a semiconductor fabrication process |
| US7148124B1 (en) * | 2004-11-18 | 2006-12-12 | Alexander Yuri Usenko | Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers |
| DE102004060363B4 (de) * | 2004-12-15 | 2010-12-16 | Austriamicrosystems Ag | Halbleitersubstrat mit pn-Übergang und Verfahren zur Herstellung |
| US20060270192A1 (en) * | 2005-05-24 | 2006-11-30 | International Business Machines Corporation | Semiconductor substrate and device with deuterated buried layer |
| JP2007141946A (ja) * | 2005-11-15 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板 |
| US7378335B2 (en) * | 2005-11-29 | 2008-05-27 | Varian Semiconductor Equipment Associates, Inc. | Plasma implantation of deuterium for passivation of semiconductor-device interfaces |
| US7608521B2 (en) * | 2006-05-31 | 2009-10-27 | Corning Incorporated | Producing SOI structure using high-purity ion shower |
| EP1993128A3 (en) * | 2007-05-17 | 2010-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing soi substrate |
| EP1993127B1 (en) * | 2007-05-18 | 2013-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate |
| US7781306B2 (en) * | 2007-06-20 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate and method for manufacturing the same |
| EP2045844A1 (en) * | 2007-10-03 | 2009-04-08 | ABB Technology AG | Semiconductor Module |
| JP5522917B2 (ja) * | 2007-10-10 | 2014-06-18 | 株式会社半導体エネルギー研究所 | Ｓｏｉ基板の製造方法 |
| JP6056516B2 (ja) * | 2013-02-01 | 2017-01-11 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| CN107154379B (zh) | 2016-03-03 | 2020-01-24 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
-
2016
- 2016-03-03 CN CN201610120843.4A patent/CN107154379B/zh active Active
- 2016-06-15 TW TW105118826A patent/TWI611462B/zh active
- 2016-06-30 US US15/198,805 patent/US10170356B2/en active Active
- 2016-07-14 JP JP2016139399A patent/JP6273322B2/ja active Active
- 2016-10-14 DE DE102016119644.4A patent/DE102016119644B4/de active Active
-
2017
- 2017-02-21 KR KR1020170023070A patent/KR101869641B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US20170256438A1 (en) | 2017-09-07 |
| KR101869641B1 (ko) | 2018-06-20 |
| CN107154379B (zh) | 2020-01-24 |
| DE102016119644A1 (de) | 2017-09-07 |
| DE102016119644B4 (de) | 2023-02-02 |
| TW201732886A (zh) | 2017-09-16 |
| TWI611462B (zh) | 2018-01-11 |
| KR20170103648A (ko) | 2017-09-13 |
| JP2017157811A (ja) | 2017-09-07 |
| CN107154379A (zh) | 2017-09-12 |
| US10170356B2 (en) | 2019-01-01 |
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| R250 | Receipt of annual fees |
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