JP6268038B2 - 半導体装置およびそれを用いた電力変換装置 - Google Patents

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Description

本発明は、半導体装置およびそれを用いた電力変換装置に関し、特に少なくとも一つのスイッチング素子とこれに並列に接続されたダイオード素子とを有する半導体装置およびそれを用いた電力変換装置に関する。
従来、リカバリ電流を小さくした場合に発生するノイズを低減する技術として、ワイドバンドギャップを有する半導体材料を母体とするショットキーバリアダイオードとシリコンＰｉＮダイオードとを並列に接続して半導体装置を構成することによってノイズを低減する技術があった（例えば、特許文献１参照）。
特許第４９８０１２６号公報
パワー半導体モジュールは、インバータを構成する素子として幅広い分野で用いられている。特に、スイッチング素子にシリコンのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のチップ、ダイオード素子にシリコンのＰｉＮダイオードのチップを用いたパワー半導体モジュールは、高耐圧・低損失性に優れ、鉄道・家電など幅広い分野で使用されている。また、近年は低損失化のため、ダイオード素子に炭化珪素（ＳｉＣ）等のワイドバンドギャップを有する半導体材料を母体とするショットキーバリアダイオード（以下、ＳＢＤ）、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ）やＰｉＮダイオード（以下、これらを単にＳｉＣダイオードと呼ぶ）などを用いる場合がある。しかしながら、これらのダイオードを用いてリカバリ電流を小さくすると、回路内の容量とインダクタンス成分の共振によるノイズが発生してしまうことがある。この対策として、特許文献１には、ワイドバンドギャップを有する半導体材料を母体とするショットキーバリアダイオードとシリコンＰｉＮダイオードを並列に接続してノイズを低減した半導体装置を実現する技術が開示されている。
上記のようなＳｉＣダイオードとシリコンＰｉＮダイオードを並列に接続した半導体装置について、本発明者らがさらなるノイズ低減を検討したところ、以下に説明するような課題が見出された。
従来の構成は、特に高温（例えば接合温度１５０℃）ではＳｉＣダイオードチップよりもシリコンＰｉＮダイオードチップの順方向電圧が低いため、シリコンＰｉＮダイオードチップへ電流が集中してしまい、パワーサイクル耐量が低下することが考えられる。また、シリコンＰｉＮダイオードへの電流集中を防ぐために、順方向電圧の高いシリコンＰｉＮダイオードを用いると、導通時にシリコンＰｉＮダイオードチップに流れる電流が小さくなることでリカバリ電流も小さくなるために、ノイズ低減の効果が失われてしまう。
本発明者らが検討したところによると、従来の構成では、接合温度１５０℃の条件下でシリコンＰｉＮダイオードチップにはＳｉＣダイオードチップの１．７倍の電流が流れる計算結果となった。
したがって、特定のチップへの電流集中を防止しつつ、損失低減とノイズ低減とを実現できる技術を提供することが課題となる。
上記課題を解決するために、本発明の半導体装置は、例えば、スイッチング素子と、前記スイッチング素子に並列に接続された第１のダイオード素子と、前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子とを備え、前記第２のダイオード素子は、導通時に両端子間に流れる電流が前記第１のダイオード素子よりも小さく、かつ、導通状態から非導通状態へ遷移する期間である過渡時に両端子間に流れる電流が前記第１のダイオード素子よりも大きく、前記スイッチング素子と前記第２のダイオード素子とが共通の半導体チップ上に形成され、前記半導体チップは、第１導電型の第１半導体領域と、ＭＯＳ形ゲートと、前記ＭＯＳ形ゲートに接する第１導電型の第２半導体領域と、前記ＭＯＳ形ゲートと前記第２半導体領域とに接する第２導電型の第３半導体領域と、前記第１半導体領域内に形成される第２導電型の第４半導体領域とを有し、前記第３半導体領域は、主電極と電気的に接続され、前記第４半導体領域は、前記第３半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続されることを特徴とする。
あるいは、本発明の半導体装置は、例えば、スイッチング素子と、前記スイッチング素子に並列に接続された第１のダイオード素子と、前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子とを備え、前記第２のダイオード素子は、第１導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第２半導体領域と、前記第１半導体領域内に形成され、かつ、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域とを有し、前記第２半導体領域は、主電極と電気的に接続され、前記第３半導体領域は、前記第２半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続されることを特徴とする。
また、本発明の電力変換装置は、例えば、一対の直流端子と、交流の相数と同数の交流端子と、前記直流端子と前記交流端子の間にされる複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子に並列に接続される複数のダイオード素子とを備える電力変換装置であって、前記スイッチング素子と前記ダイオード素子とを組み合わせた半導体装置が、本発明の半導体装置であることを特徴とする。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明によれば、特定のチップへの電流集中を防止しつつ、損失低減とノイズ低減とを両立する半導体装置およびそれを用いた電力変換装置の実現が可能となる。
本発明の第１の実施形態である実施例１に係る半導体装置の回路図である。 本発明の第１の実施形態である実施例１に係る半導体装置の平面図である。 本発明の第２の実施形態である実施例２に係る半導体装置の断面図である。 本発明と従来技術との電圧・電流波形の計算結果の比較を示す図である。 本発明の第３の実施形態である実施例３に係る半導体装置の断面図である。 本発明の第４の実施形態である実施例４に係る半導体装置の断面図である。 本発明の第５の実施形態である実施例５に係る半導体装置の回路図である。 本発明の第５の実施形態である実施例５に係る半導体装置の平面図である。 本発明の第５の実施形態である実施例５に係る半導体装置の断面図である。 本発明の第６の実施形態である実施例６に係る半導体装置の回路図である。 本発明の第６の実施形態である実施例６に係る半導体装置の平面図である。
上記の通り、本発明の半導体装置は、例えば、スイッチング素子と、前記スイッチング素子に並列に接続された第１のダイオード素子と、前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子とを備え、前記第２のダイオード素子は、導通時に両端子間に流れる電流が前記第１のダイオード素子よりも小さく、かつ、導通状態から非導通状態へ遷移する期間である過渡時に両端子間に流れる電流が前記第１のダイオード素子よりも大きいことを特徴とする。
この構成において、前記第１のダイオード素子の母材とする半導体材料は、前記第２のダイオード素子の母材とする半導体材料よりもバンドギャップが大きい構成にしてもよい。
また、上記の構成において、前記スイッチング素子と前記第２のダイオード素子とが共通の半導体チップ上に形成される構成にしてもよい。その場合、前記半導体チップは、第１導電型の第１半導体領域と、ＭＯＳ形ゲートと、前記ＭＯＳ形ゲートに接する第１導電型の第２半導体領域と、前記ＭＯＳ形ゲートと前記第２半導体領域とに接する第２導電型の第３半導体領域と、前記第１半導体領域内に形成される第２導電型の第４半導体領域とを有し、前記第３半導体領域は、主電極と電気的に接続され、前記第４半導体領域は、前記第３半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続される構成にするのが好適である。
また、上記の構成において、前記スイッチング素子と前記第１のダイオード素子とが共通の半導体チップ上に形成される構成にしてもよい。その場合、前記スイッチング素子がＭＯＳＦＥＴであり、前記第１のダイオードが前記スイッチング素子のボディダイオードである構成にするのが好適であり、また、前記第２のダイオード素子は、第１導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第２半導体領域と、前記第１半導体領域内に形成され、かつ、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域とを有し、前記第２半導体領域は、主電極と電気的に接続され、前記第３半導体領域は、前記第２半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続される構成にするのが好適である。
本発明の半導体装置は、あるいはまた、例えば、スイッチング素子と、前記スイッチング素子に並列に接続された第１のダイオード素子と、前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子とを備え、前記第２のダイオード素子は、第１導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第２半導体領域と、前記第１半導体領域内に形成され、かつ、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域とを有し、前記第２半導体領域は、主電極と電気的に接続され、前記第３半導体領域は、前記第２半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続されることを特徴とする。
この構成において、前記第２半導体領域の間に複数の前記第３半導体領域が配置される構成にしてもよいし、あるいはまた、前記第１半導体領域の内部に前記第３半導体領域が配置される構成にしてもよい。
さらに、本発明の電力変換装置は、例えば、一対の直流端子と、交流の相数と同数の交流端子と、前記直流端子と前記交流端子の間にされる複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子に並列に接続される複数のダイオード素子とを備える電力変換装置であって、前記スイッチング素子と前記ダイオード素子とを組み合わせた半導体装置が、本発明の上記各構成の半導体装置であることを特徴とする。
以下、本発明の半導体装置およびそれを用いた電力変換装置の実施形態について、各実施例として図面を用いて詳細に説明する。なお、各実施形態において、表記ｎ-、ｎ、ｎ+は、半導体層の導電型がｎ型であり、この順番にｎ型不純物濃度が相対的に高いことを示す。表記ｐ-、ｐ、ｐ+は、半導体層の導電型がｐ型であり、この順番にｐ型不純物濃度が相対的に高いことを示す。
図１は、本発明の第１の実施形態である実施例１に係る半導体装置およびそれを用いた電力変換装置の回路図であって、パワー半導体モジュールをインバータ回路に用いた際の回路図の主要部を示したものである。図２は、パワー半導体モジュールの一部の構成図である。なお、図２では、前記スイッチング素子ＩＧＢＴ１０２が、図１におけるＩＧＢＴ１０２に相当する。そして、パワー半導体モジュールの中に主ダイオード１０３および補助ダイオード１０４が並列に接続されている。こうしたインバータ回路の構成要素は、実装基板１０８上に、図２に例示するように配置されている。なお、図２は回路の一部を例示したもので、全回路を示すものではない。図２での各符号は、図１のそれと同等である。なお、符号１０５はエミッタ端子、符号１０６はゲート端子、符号７はコレクタ端子を示す。
本実施形態の動作を簡単に説明する。３相インバータ回路においては、直列に接続されたふたつのＩＧＢＴ（ＩＧＢＴ１０２およびＩＧＢＴ１０２’）が３相並列に接続されており、計６つのＩＧＢＴを順次オンオフさせることにより直流を任意の交流に変換することができる。ＩＧＢＴに並列に接続されたダイオード（主ダイオード１０３、１０３’および補助ダイオード１０４、１０４’）はＩＧＢＴがオフしている際に必要な電流を担う役割を果たしている。例えば、ＩＧＢＴ１０２をターンオフさせると、負荷に流れていた電流はＩＧＢＴ１０２’に並列に接続された主ダイオード１０３’および補助ダイオード１０４’に流れる。この状態でＩＧＢＴ１０２’をターンオンさせると、主ダイオード１０３’および補助ダイオード１０４’に流れていた電流は止まり、ダイオードに蓄積されていたキャリアが逆方向にリカバリ電流として流れる。このリカバリ電流は、スイッチング損失を増大させる要因になるが、回路の共振によるノイズを抑制するダンパーの役割を担うという側面も持っている。
ここで、本実施形態では、補助ダイオード１０４、１０４’は、導通時に両端子間に流れる電流が主ダイオード１０３、１０３’よりも小さく、かつ、導通状態から非導通状態へ遷移する期間である過渡時に両端子間に流れる電流（リカバリ電流）が主ダイオード１０３、１０３’よりも大きい。そのため、導通時における補助ダイオード１０４’への電流集中を防ぐことができる。
図３は、本発明の第２の実施形態である実施例２に係る半導体装置の断面図である。また、図４は、本実施形態の動作波形の計算結果を示す。
本半導体装置２０１においては、ｎ+層である半導体基板２１１の上に、ｎ-層２１２が形成される。半導体装置２０１は互いに表裏をなす二つの主表面を有し、一方の主表面に設けられる主電極２２１と他方の主表面に設けられる主表面２２２の間で主電流が流れる。
半導体基板２１１は一方の主表面に接し、ｎ-層２１２上には他方の主表面に向かってｐ-層２１３とｐ+層２１４が設けられる。隣り合うｐ-層２１３とｐ+層２１４との間には、ｎ-層２１２の一部が介在する。
カソード電極２２１およびアノード電極２２２は、それぞれ半導体基板２１１およびｐ-層２１３と電気的に接触する。ｎ-層２１２とｐ+層２１４およびｐ-層２１３の一部は、絶縁膜２３０（例えばシリコン酸化膜）で覆われる。ｐ+層２１４は、アノード電極２２２に対してフローティングまたは高抵抗を介して電気的に接続される。
本実施形態のダイオードが図１の補助ダイオード１０４、１０４’として用いられた場合の動作を説明する。ＩＧＢＴ１０２をターンオフして、負荷に流れていた電流がＩＧＢＴ１０２’に並列に接続された主ダイオード１０３’および補助ダイオード１０４’に流れるとき、補助ダイオード１０４’にはアノード電極２２２と接触しているｐ-層２１３からのみキャリアがｎ-層２１２に供給される。このため、ｎ-層２１２の伝導度変調は弱く、補助ダイオード１０４’に流れる電流は小さい。この状態でＩＧＢＴ１０２’をターンオンさせると、主ダイオード１０３’および補助ダイオード１０４’に流れていた電流は止まり、ダイオードに蓄積されていたキャリアが逆方向にリカバリ電流として流れる。このとき、ｐ-層２１３とｐ+層２１４との電位差が上昇し、ｐ-層２１３からにｐ+層２１４に向かってｎ-層２１２に空乏層が拡がる。空乏層がｐ+層２１４に達すると、ｐ+層２１４とｎ-層２１２との電位差によりキャリアがｎ-層２１２に供給され、伝導度変調が強まる。そのため、導通時の電流は小さいにも関わらず、リカバリ電流が大きくなり、回路の共振によるノイズを抑制するダンパーとして機能する。
図４は、ダイオードとしてシリコンＰｉＮダイオードのみを使用した場合、ＳｉＣダイオードのみを使用した場合、および、本実施形態の動作波形の計算結果を比較して示す。各々の場合を、図中に、Ｓｉ−ＰｉＮＤ、ＳｉＣダイオード、ＳｉＣダイオードと振動抑制ダイオードと記した。横軸が時間、縦軸が電流あるいは電圧を示す。シリコンＳｉダイオードの場合、電圧振動は発生していないものの（２９１）リカバリ電流は大きくなる（２８１）。ＳｉＣダイオードの場合、リカバリ電流が小さく（２８２）、電圧振動が発生してしまう（２９２）。この電圧振動がノイズとなって現れる。一方、本実施形態の場合は、リカバリ電流を小さくしつつ（２８３）、電圧振動を抑制している（２９３）。その結果、損失を低減しつつノイズを低減している。
図５は、本発明の第３の実施形態である実施例３に係る半導体装置の断面図である。
本実施例は実施例２の変形例であり、本実施例が実施例２と異なる点は、ｐ-層２１３の間に複数のｐ+層２１４が設けられている点である。
本実施例によれば、実施例２と同様の効果に加えて、絶縁膜２３０への電界集中を緩和できる。
図６は、本発明の第４の実施形態である実施例４に係る半導体装置の断面図である。
本実施例は実施例２の変形例であり、本実施例が実施例２と異なる点は、ｐ-層２１３の下にｐ+層２１４が設けられている点である。
本実施例によれば、実施例２と同様の効果に加えて、端子間に電圧を印加した時にｐ+層２１４間のｎ-層２１２に空乏層が拡がることにより、リーク電流を低減できる。
図７は、本発明の第５の実施形態である実施例５に係る半導体装置およびそれを用いた電力変換装置の回路図であって、パワー半導体モジュールをインバータ回路に用いた際の回路図の主要部を示したものである。図８は、パワー半導体モジュールの一部の構成図である。
本実施例は実施例１の変形例であり、本実施例が実施例１と異なる点は、スイッチング素子ＩＧＢＴ１０２と補助ダイオード１０４が同一の半導体チップ５０１上に設けられている点である。
図９は、本実施形態のチップ５０１の断面図を示す。ＩＧＢＴのコレクタ電極５２１は補助ダイオードのカソード電極を兼ねており、また、ＩＧＢＴのエミッタ電極５２２は補助ダイオードのアノード電極を兼ねている。コレクタ電極５２１にはｐ+層５３１が電気的に接触し、一部領域はｎ+層５１１が電気的に接触している。ｐ+層５１４は、エミッタ電極５２２に対してフローティングまたは高抵抗を介して電気的に接続される。
本実施形態の動作を説明する。ＩＧＢＴ１０２をターンオフして、負荷に流れていた電流がＩＧＢＴ１０２’に並列に接続された主ダイオード１０３’、および補助ダイオード１０４’の機能を有する半導体チップ５０１’に流れるとき、半導体チップ５０１’にはエミッタ電極５２２とｐ+層５４３を介して接触しているｐ層５４２からキャリアがｎ-層２１２に供給される。この状態でＩＧＢＴ１０２’をターンオンさせると、主ダイオード１０３’および半導体チップ５０１’に流れていた電流は止まり、ダイオードに蓄積されていたキャリアが逆方向にリカバリ電流として流れる。このとき、ｐ層５４２とｐ+層５１４との電位差が上昇し、ｐ層５４２からにｐ+層５１４に向かってｎ-層５１２に空乏層が拡がる。空乏層がｐ+層５１４に達すると、ｐ+層５１４とｎ-層５１２との電位差によりキャリアがｎ-層５１２に供給され、伝導度変調が強まる。そのため、リカバリ電流が大きくなり、回路の共振によるノイズを抑制するダンパーとして機能する。
本実施例によれば、実施例１と同様の効果に加えて、パワー半導体モジュール内のチップ数を低減できる。
図１０は、本発明の第６の実施形態である実施例６に係る半導体装置およびそれを用いた電力変換装置の回路図であって、パワー半導体モジュールをインバータ回路に用いた際の回路図の主要部を示したものである。図１１は、パワー半導体モジュールの一部の構成図である。
本実施例は実施例１の変形例であり、本実施例が実施例１と異なる点は、スイッチング素子１０２はＭＯＳＦＥＴであり、主ダイオード１０３は、スイッチング素子１０２のボディダイオードとして同一の半導体チップ６０１上に設けられている点である。スイッチング素子１０２の母体とする半導体材料は、例えば、シリコンまたはＳｉＣである。補助ダイオード１０４には、実施形態２から４に記載の構造を適用できる。
本実施例によれば、実施例１と同様の効果に加えて、パワー半導体モジュール内のチップ数を低減できる。
なお、前記の実施例に限らず、本発明の技術的思想の範囲内で、種々の変形例が可能であることはいうまでもない。例えば、上述した実施例において各半導体層の導電型を反対にしても良い。また、主ダイオードと補助ダイオードを構成する半導体材料は、上述した実施例におけるシリコンとＳｉＣとの組合せに限らず、ＧａＮ（窒化ガリウム）などの他のワイドギャップ半導体との組合せやシリコン同士でも良い。また、スイッチング素子はＩＧＢＴ以外の素子、例えば、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｎ Ｔｈｙｒｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）でも良く、半導体材料は、シリコンに限らず、ＳｉＣやＧａＮ（窒化ガリウム）などの他のワイドギャップ半導体でも良い。
１０１…インバータ回路の電源、
１０２…スイッチング素子、
１０３…主ダイオード、
１０４…補助ダイオード、
１０５…エミッタ端子、
１０６、６０６…ゲート端子、
１０７…コレクタ端子、
１０８…実装基板、
２０１…半導体装置、
２１１、５１１、５４５…ｎ+層、
２１２、５１２…ｎ-層、
２１３…ｐ-層、
２１４、５１４、５３１、５４３…ｐ+層、
２２１…カソード電極、
２２２…アノード電極、
２３０、５３０…絶縁膜、
５０１、６０１…半導体チップ、
５２１…コレクタ電極、
５２２…エミッタ電極、
５４２…ｐ層、
５４４…ｎ層、
６０５…ソース端子、
６０７…ドレイン端子。

Claims (8)

  1. スイッチング素子と、
    前記スイッチング素子に並列に接続された第１のダイオード素子と、
    前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子と
    を備え、
    前記第２のダイオード素子は、導通時に両端子間に流れる電流が前記第１のダイオード素子よりも小さく、かつ、導通状態から非導通状態へ遷移する期間である過渡時に両端子間に流れる電流が前記第１のダイオード素子よりも大きく、
    前記スイッチング素子と前記第２のダイオード素子とが共通の半導体チップ上に形成され、
    前記半導体チップは、
    第１導電型の第１半導体領域と、
    ＭＯＳ形ゲートと、
    前記ＭＯＳ形ゲートに接する第１導電型の第２半導体領域と、
    前記ＭＯＳ形ゲートと前記第２半導体領域とに接する第２導電型の第３半導体領域と、
    前記第１半導体領域内に形成される第２導電型の第４半導体領域と
    を有し、
    前記第３半導体領域は、主電極と電気的に接続され、
    前記第４半導体領域は、前記第３半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続される
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のダイオード素子の母材とする半導体材料は、前記第２のダイオード素子の母材とする半導体材料よりもバンドギャップが大きい
    ことを特徴とする半導体装置。
  3. スイッチング素子と、
    前記スイッチング素子に並列に接続された第１のダイオード素子と、
    前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子と
    を備え、
    前記第２のダイオード素子は、導通時に両端子間に流れる電流が前記第１のダイオード素子よりも小さく、かつ、導通状態から非導通状態へ遷移する期間である過渡時に両端子間に流れる電流が前記第１のダイオード素子よりも大きく、
    前記スイッチング素子と前記第１のダイオード素子とが共通の半導体チップ上に形成され、
    前記スイッチング素子がＭＯＳＦＥＴであり、
    前記第１のダイオードが前記スイッチング素子のボディダイオードである
    ことを特徴とする半導体装置。
  4. スイッチング素子と、
    前記スイッチング素子に並列に接続された第１のダイオード素子と、
    前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子と
    を備え、
    前記第２のダイオード素子は、導通時に両端子間に流れる電流が前記第１のダイオード素子よりも小さく、かつ、導通状態から非導通状態へ遷移する期間である過渡時に両端子間に流れる電流が前記第１のダイオード素子よりも大きく、
    前記スイッチング素子と前記第１のダイオード素子とが共通の半導体チップ上に形成され、
    前記第２のダイオード素子は、
    第１導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第２半導体領域と、
    前記第１半導体領域内に形成され、かつ、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と
    を有し、
    前記第２半導体領域は、主電極と電気的に接続され、
    前記第３半導体領域は、前記第２半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続される
    ことを特徴とする半導体装置。
  5. スイッチング素子と、
    前記スイッチング素子に並列に接続された第１のダイオード素子と、
    前記スイッチング素子に並列に接続され、かつ、前記第１のダイオード素子とは構造の異なる第２のダイオード素子と
    を備え、
    前記第２のダイオード素子は、
    第１導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第２半導体領域と、
    前記第１半導体領域内に形成され、かつ、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と
    を有し、
    前記第２半導体領域は、主電極と電気的に接続され、
    前記第３半導体領域は、前記第２半導体領域と前記主電極との電気的接続に係る抵抗よりも高い抵抗で前記主電極と電気的に接続される
    ことを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２半導体領域の間に複数の前記第３半導体領域が配置される
    ことを特徴とする半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記第１半導体領域の内部に前記第３半導体領域が配置される
    ことを特徴とする半導体装置。
  8. 一対の直流端子と、
    交流の相数と同数の交流端子と、
    前記直流端子と前記交流端子の間にされる複数の半導体スイッチング素子と、
    前記複数の半導体スイッチング素子に並列に接続される複数のダイオード素子と
    を備える電力変換装置であって、
    前記スイッチング素子と前記ダイオード素子とを組み合わせた半導体装置が、請求項１乃至７のいずれか一項に記載の半導体装置である
    ことを特徴とする電力変換装置。
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