KR101095823B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 유전막의 흡착 방지층을 증착하여 캐패시터 간의 유전막을 서로 분리함으로써 인접한 캐패시터의 바이어스(bias)에 영향을 받지 않게 되어 셀의 리프레쉬 특성이 개선되는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터 간의 유전 물질을 서로 분리할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
특히, 종래의 실린더형 하부 전극을 형성하는 방법은 필수적으로 하부 전극 주변의 희생 절연막을 제거한 후, 하부 전극 상부에 유전막을 증착한다. 이때, 유전막을 구성하는 유전물질은 하부 전극에만 증착되는 것이 아니라 인접한 하부 전극 사이에 증착되어 유전 물질과 그 상부에 형성되는 상부 전극까지 모든 셀 들이 공유하여 사용하게 된다. 이러한 유전 물질을 공유하여 사용하면, 모든 하부 전극 간의 캐패시턴스(저장 용량)가 간섭 또는 왜곡되는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 유전막의 흡착 방지층을 증착하여 캐패시터 간의 유전막을 서로 분리함으로써 인접한 캐패시터의 바이어스(bias)에 영향을 받지 않게 되어 셀의 리프레쉬 특성이 개선되는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 형성된 흡착 방지층, 상기 하부 전극 콘택 플러그와 연결된 하부 전극 및 상기 하부 전극 상에 형성된 유전막을 포함하되, 상기 하부 전극 간에 상기 유전막이 서로 분리된 구조를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 반도체 기판과 상기 흡착 방지층 사이에 증착된 식각 정지막(Etch Stopper layer)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 흡착 방지층 상에 비정질 탄소층(Amorphous Carbon) 및 희생 절연막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막 상에 증착된 NFC((Nitride Floating Capacitor)용 질화막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 흡착 방지층은 TEMA(Tetra-Ethyl-Methyl Amino) 물질인 것을 특징으로 한다.
아울러, 본 발명은 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 형성된 희생 절연막, 상기 희생 절연막을 포함한 전면에 형성된 흡착 방지층, 상기 하부 전극 콘택 플러그와 연결된 하부 전극 및 상기 하부 전극 상에 형성된 유전막을 포함하되, 상기 하부 전극 간에 상기 유전막이 서로 분리된 구조를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 반도체 기판과 상기 희생 절연막 사이에 증착된 식각 정지막(Etch Stopper layer)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 흡착 방지층은 TEMA(Tetra-Ethyl-Methyl Amino) 물질인 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막과 상기 흡착 방지층 사이에 증착된 NFC((Nitride Floating Capacitor)용 질화막을 더 포함하는 것을 특징으로 한다.
아울러, 본 발명은 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 흡착 방지층을 형성하는 단계, 상기 흡착 방지층을 포함한 전면에 희생절연막을 형성하는 단계, 상기 하부 전극 콘택 플러그를 노출할 때까지 상기 희생 절연막 및 상기 흡착 방지층을 식각하여 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역에 하부 전극을 형성하는 단계, 상기 희생 절연막을 제거하는 단계 및 상기 하부 전극 상에 유전막을 형성하되, 상기 하부 전극 간에 상기 유전막이 서로 분리된 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기판과 상기 흡착 방지층 사이에 식각 정지막(Etch Stopper layer)을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 흡착 방지층과 상기 희생 절연막 사이에 비정질 탄소층(Amorphous Carbon)을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 흡착 방지층은 TEMA(Tetra-Ethyl-Methyl Amino) 물질인 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막 상에 NFC((Nitride Floating Capacitor)용 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성된 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막을 제거하는 단계는 딥 아웃(Dip out) 공정을 실시하여 제거하는 것을 특징으로 한다.
바람직하게는, 상기 유전막이 서로 분리된 구조를 형성하는 단계는 상기 흡착 방지층 상에 상기 유전막이 형성되지 않는 것을 특징으로 한다.
바람직하게는, 상기 유전막이 서로 분리된 구조를 형성하는 단계 후, 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극 영역에 하부 전극을 형성하는 단계는 상기 하부 전극 영역에 도전층을 형성하는 단계 및 상기 희생 절연막이 노출될 때까지 상기 도전층을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 한다.
아울러, 본 발명은 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 희생절연막을 형성하는 단계, 상기 희생 절연막 상에 흡착 방지층을 형성하는 단계, 상기 하부 전극 콘택 플러그를 노출할 때까지 상기 흡착 방지층 및 상기 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역에 하부 전극을 형성하는 단계 및 상기 하부 전극 상에 유전막을 형성하되, 상기 하부 전극 간에 상기 유전막이 서로 분리된 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기판과 상기 희생 절연막 사이에 식각 정지막(Etch Stopper layer)을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막과 상기 흡착 방지층 사이에 NFC((Nitride Floating Capacitor)용 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성된 것을 특징으로 한다.
바람직하게는, 상기 하부 전극 영역에 하부 전극을 형성하는 단계는 상기 하부 전극 영역에 도전층을 형성하는 단계 및 상기 흡착 방지층이 노출될 때까지 상기 도전층을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 유전막이 서로 분리된 구조를 형성하는 단계는 상기 흡착 방지층 상에 상기 유전막이 형성되지 않는 것을 특징으로 한다.
바람직하게는, 상기 유전막이 서로 분리된 구조를 형성하는 단계 후, 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상부 전극을 형성하는 단계 후, 상기 상부 전극을 평탄화 식각(Chemical Mechanical Polishing)하여 상기 상부 전극을 서로 분리하는 단계를 더 포함한다.
본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 유전막의 흡착 방지층을 증착하여 캐패시터 간의 유전막을 서로 분리함으로써 인접한 캐패시터의 바이어스(bias)에 영향을 받지 않게 되어 셀의 리프레쉬 특성이 개선되는 장점을 가진다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 층간 절연막(110)을 형성한다. 하부 전극 콘택 마스크를 이용하여 상기 층간 절연막(110)을 식각하여 하부 전극 콘택 영역(미도시)을 형성한 후, 상기 하부 전극 콘택 영역에 도전 물질을 매립하여 하부 전극 콘택(120)을 형성한다.
상기 하부 전극 콘택(120)을 포함한 전면에 식각 정지막(130)을 증착한다. 이때, 식각 정지막(130)은 질화막(Nitride)이 바람직하다.
상기 식각 정지막(130)을 포함한 전면에 흡착 방지층(140)을 증착한다. 이때, 흡착 방지층(140)은 TEMA(Tetra-Ethyl-Methyl Amino) 물질을 증착하는 것이 바람직하다. 여기서, 흡착 방지층(140)은 후속 공정 중 지르코니움 다이옥사이드(ZrO2)과 같은 유전막 증착 시 유전막의 성장(growth) 또는 흡착을 방해하는 물질이다.
상기 흡착 방지층(140)을 포함한 전면에 비정질 탄소층(Amorphous carbon, 150)을 증착한다. 여기서, 비정질 탄소층(150)은 후속 공정 중 딥 아웃(dip out) 공정 시, HF 식각 용액에 거의 녹지 않는 특성 때문에 하부의 막 또는 층을 보호할 수 있다.
상기 비정질 탄소층(150)을 포함한 전면에 희생 절연막(165)을 형성한다. 이때, 희생 절연막(165)은 PSG막(Phosphorus Silicate Glass, 160) 및 TEOS막(Tetra Ethyl Ortho Silicate, 170)을 순차적으로 적층하는 것이 바람직하다.
다음에는, 희생 절연막(165)을 포함한 전면에 NFC(Nitride Floating Capacitor)용 질화막(180) 및 절연막(190)을 순차적으로 형성한다. 이때, NFC(Nitride Floating Capacitor)용 질화막(180)은 후속 공정 시 형성되는 하부 전극 간의 쓰러짐 현상 등을 방지하고 지지하는 역할을 한다.
도 1b를 참조하면, 상기 절연막(190) 상에 감광막을 형성한 후, 하부 전극 마스크를 이용하여 상기 하부 전극 콘택(120)이 노출될 때까지 상기 절연막(190), NFC용 질화막(180), 희생 절연막(165), 비정질 탄소층(150), 흡착 방지층(140) 및 식각 정지막(130)을 식각하여 하부 전극 영역(200)을 형성한다.
도 1c를 참조하면, 하부 전극 영역(200)에 도전층(미도시)을 증착한 후, 상기 절연막(190)이 노출될 때까지 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하여 하부 전극(210)을 형성한다. 이때, 도전층은 TiN 또는 TiN/W 으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 상기 하부 전극(210)을 형성한 후, 딥 아웃(Dip out) 공정을 실시하여 절연막(190) 및 희생 절연막(165)을 제거한다. 여기서, 딥 아웃 공정 후에도 상기 비정질 탄소층(150)이 하부 전극(210)의 하측의 측벽을 지지하고 있기 때문에 하부 전극의 쓰러짐 현상을 방지할 수 있다. 또한, 비정질 탄소층(150)의 하부에 형성된 흡착방지층(140) 및 식각 정지막(130)이 보호되어 하부층에 발생하는 벙커(Bunker) 불량을 방지할 수 있다.
도 1e를 참조하면, 플라즈마(plasma) 공정을 이용한 애싱(ashing) 처리로 상기 비정질 탄소층(150)을 제거한다. 이때, 플라즈마 공정은 O2 가스를 이용한 플라즈마 공정이 바람직하다.
도 1f를 참조하면, 하부 전극(210)의 상부에 유전막(220)을 증착한다. 이때, 상기 유전막(220)은 ALD(Atomic Layer Deposition) 공정을 이용하여 증착되는 것이 바람직하다. 여기서, 유전막(220) 증착 시, 하부 전극(210)들 사이에는 증착되어 있는 흡착 방지층(140)으로 인하여 하부 전극(210)들 사이에는 유전막(220)의 성장(growth) 또는 흡착이 되지 않는다.
도 2a 내지 도 2e는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(300)상에 층간 절연막(310)을 형성한다. 하부 전극 콘택 마스크를 이용하여 상기 층간 절연막(310)을 식각하여 하부 전극 콘택 영역(미도시)을 형성한 후, 상기 하부 전극 콘택 영역에 도전 물질을 매립하여 하부 전극 콘택(320)을 형성한다.
상기 하부 전극 콘택(320)을 포함한 전면에 식각 정지막(330)을 증착한다. 이때, 식각 정지막(330)은 질화막(Nitride)이 바람직하다.
상기 식각 정지막(330)을 포함한 전면에 희생 절연막(345)을 형성한다. 이때, 희생 절연막(345)은 PSG막(Phosphorus Silicate Glass, 340) 및 TEOS막(Tetra Ethyl Ortho Silicate, 350)을 순차적으로 적층하는 것이 바람직하다.
다음에는, 희생 절연막(345)을 포함한 전면에 NFC(Nitride Floating Capacitor)용 질화막(360), 절연막(370) 및 흡착 방지층(385)을 순차적으로 형성한다. 이때, NFC(Nitride Floating Capacitor)용 질화막(360)은 후속 공정 시 형성되는 하부 전극 간의 쓰러짐 현상 등을 방지하고 지지하는 역할을 한다. 또한, 이때, 흡착 방지층(385)은 TEMA(Tetra-Ethyl-Methyl Amino) 물질을 증착하는 것이 바람직하다. 여기서, 흡착 방지층(385)은 후속 공정 중 지르코니움 다이옥사이드(ZrO2)과 같은 유전막 증착 시 유전막의 성장(growth) 또는 흡착을 방해하는 물질이다.
도 2b를 참조하면, 상기 흡착 방지층(385) 상에 감광막을 형성한 후, 하부 전극 마스크를 이용하여 상기 하부 전극 콘택(320)이 노출될 때까지 상기 흡착 방지층(385), 절연막(370), NFC용 질화막(360), 희생 절연막(345) 및 식각 정지막(330)을 식각하여 하부 전극 영역(380)을 형성한다.
다음에는, 하부 전극 영역(380)에 도전층(미도시)을 증착한 후, 상기 흡착 방지층(385)이 노출될 때까지 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하여 하부 전극(390)을 형성한다. 이때, 도전층은 TiN 또는 TiN/W 으로 형성하는 것이 바람직하다.
도 2c 및 도 2d를 참조하면, 상기 하부 전극(390)을 포함한 전면에 유전막(400) 및 상부 전극(410)을 순차적으로 증착한다. 이때, 유전막(400)은 고유전막(High-K Dielectric) 물질이 바람직하며, 상부 전극(410)은 TiN 또는 TiN/W으로 형성하는 것이 바람직하다. 이때, 유전막(400) 증착 시 흡착 방지층(385)은 지르코니움 다이옥사이드(ZrO2)과 같은 유전막(400)의 성장(growth) 또는 흡착을 방해하여 노출된 흡착 방지층(385)의 표면에는 유전막(400)이 형성되지 못하고, 이러한 특성 때문에 상기 하부 전극(390) 간에 서로 분리된 유전막(400) 구조를 갖는다.
도 2e를 참조하면, 상기 NFC용 질화막(360)이 노출될 때까지 상기 상부 전극(410) 및 유전막(400)을 평탄화 식각(Chemical Mechanical Polishing)하여 유전막(400)이 서로 분리된 콘케이브(Concave) 형상의 캐패시터를 완성한다.
전술한 바와 같이, 본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 유전막의 흡착 방지층을 증착하여 캐패시터 간의 유전막을 서로 분리함으로써 인접한 캐패시터의 바이어스(bias)에 영향을 받지 않게 되어 셀의 리프레쉬 특성이 개선되는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (27)

  1. 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 형성된 흡착 방지층;
    상기 하부 전극 콘택 플러그와 연결된 하부 전극; 및
    상기 하부 전극 상에 형성된 유전막을 포함하되, 상기 흡착 방지층이 상기 하부 전극 간에 상기 유전막을 서로 분리시키는 구조
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판과 상기 흡착 방지층 사이에 증착된 식각 정지막(Etch Stopper layer)을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 흡착 방지층 상에 비정질 탄소층(Amorphous Carbon) 및 희생 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 희생 절연막 상에 증착된 NFC((Nitride Floating Capacitor)용 질화막을 더 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 흡착 방지층은 TEMA(Tetra-Ethyl-Methyl Amino) 물질인 것을 특징으로 하는 반도체 소자.
  6. 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 형성된 희생 절연막;
    상기 희생 절연막을 포함한 전면에 형성된 흡착 방지층;
    상기 하부 전극 콘택 플러그와 연결된 하부 전극; 및
    상기 하부 전극 상에 형성된 유전막을 포함하되, 상기 흡착 방지층이 상기 하부 전극 간에 상기 유전막을 서로 분리시키는 구조
    를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 반도체 기판과 상기 희생 절연막 사이에 증착된 식각 정지막(Etch Stopper layer)을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 흡착 방지층은 TEMA(Tetra-Ethyl-Methyl Amino) 물질인 것을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 희생 절연막과 상기 흡착 방지층 사이에 증착된 NFC((Nitride Floating Capacitor)용 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 흡착 방지층을 형성하는 단계;
    상기 흡착 방지층을 포함한 전면에 희생절연막을 형성하는 단계;
    상기 하부 전극 콘택 플러그를 노출할 때까지 상기 희생 절연막 및 상기 흡착 방지층을 식각하여 하부 전극 영역을 형성하는 단계;
    상기 하부 전극 영역에 하부 전극을 형성하는 단계;
    상기 희생 절연막을 제거하는 단계; 및
    상기 하부 전극 상에 유전막을 형성하되, 상기 흡착 방지층이 상기 하부 전극 간에 상기 유전막을 서로 분리시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판과 상기 흡착 방지층 사이에 식각 정지막(Etch Stopper layer)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 흡착 방지층과 상기 희생 절연막 사이에 비정질 탄소층(Amorphous Carbon)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 흡착 방지층은 TEMA(Tetra-Ethyl-Methyl Amino) 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 희생 절연막 상에 NFC((Nitride Floating Capacitor)용 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 10 항에 있어서,
    상기 희생 절연막을 제거하는 단계는 딥 아웃(Dip out) 공정을 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 10 항에 있어서,
    상기 유전막이 서로 분리된 구조를 형성하는 단계는 상기 흡착 방지층 상에 상기 유전막이 형성되지 않는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 10 항에 있어서,
    상기 유전막이 서로 분리된 구조를 형성하는 단계 후, 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 10 항에 있어서,
    상기 하부 전극 영역에 하부 전극을 형성하는 단계는,
    상기 하부 전극 영역에 도전층을 형성하는 단계; 및
    상기 희생 절연막이 노출될 때까지 상기 도전층을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 하부 전극 콘택 플러그를 포함하는 반도체 기판상에 희생절연막을 형성하는 단계;
    상기 희생 절연막 상에 흡착 방지층을 형성하는 단계;
    상기 하부 전극 콘택 플러그를 노출할 때까지 상기 흡착 방지층 및 상기 희생 절연막을 식각하여 하부 전극 영역을 형성하는 단계;
    상기 하부 전극 영역에 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 유전막을 형성하되, 상기 흡착 방지층이 상기 하부 전극 간에 상기 유전막을 서로 분리시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 반도체 기판과 상기 희생 절연막 사이에 식각 정지막(Etch Stopper layer)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 20 항에 있어서,
    상기 희생 절연막과 상기 흡착 방지층 사이에 NFC((Nitride Floating Capacitor)용 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 20 항에 있어서,
    상기 희생 절연막은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 20 항에 있어서,
    상기 하부 전극 영역에 하부 전극을 형성하는 단계는,
    상기 하부 전극 영역에 도전층을 형성하는 단계; 및
    상기 흡착 방지층이 노출될 때까지 상기 도전층을 에치백(Etchback) 또는 평탄화 식각(Chemical Mechanical Polishing)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 20 항에 있어서,
    상기 유전막이 서로 분리된 구조를 형성하는 단계는 상기 흡착 방지층 상에 상기 유전막이 형성되지 않는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 20 항에 있어서,
    상기 유전막이 서로 분리된 구조를 형성하는 단계 후, 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제 26 항에 있어서,
    상기 상부 전극을 형성하는 단계 후, 상기 상부 전극을 평탄화 식각(Chemical Mechanical Polishing)하여 상기 상부 전극을 서로 분리하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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