JP6246664B2 - 半導体装置の製造方法 - Google Patents
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Description
以下、図面を参照しながら本実施の形態1の半導体装置の構造および製造工程について詳細に説明する。本実施の形態1では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのCMOSイメージセンサである例について説明する。
図1は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図2は、画素の構成例を示す回路図である。なお、図1では、アレイ状(行列状)に配置された4行4列(4×4)の16個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
次に、本実施の形態の半導体装置の断面図(図6および図7)を参照しながら、本実施の形態の半導体装置の構造を説明する。図6および図7は、本実施の形態の半導体装置の要部断面図であり、図6は、上記図3のA−A線での断面図にほぼ対応し、図7は、上記図5のB−B線での断面図にほぼ対応している。
次に、本実施の形態の半導体装置の製造方法について、図6〜図29を参照して説明する。図面簡略化のために図28および図29に続く製造工程は、図6および図7を用いて説明する。
固体撮像素子として、CMOSを用いた固体撮像素子(CMOSイメージセンサ)の開発が進められている。このCMOSイメージセンサは、複数の画素で構成され、各画素は、フォトダイオードと転送トランジスタとを有する。さらに、フォトダイオードは、p型半導体領域とn型半導体領域とを有し、転送トランジスタは、ゲート電極と、ソース領域およびドレイン領域を構成するn型半導体領域とからなり、フォトダイオードのn型半導体領域は転送トランジスタのソース領域であるn型半導体領域と兼ねている。また、転送トランジスタのドレイン領域であるn型半導体領域は、フローティングディフュージョンと呼ばれている。
そこで、本実施の形態では、転送トランジスタTXのゲート電極Gtを覆う絶縁膜ZMに対し、炭素(C)またはフッ素(F)を含むエッチングガスを用いた異方性エッチングを施すことで、ゲート電極GtのフローティングディフュージョンFD側の側壁にサイドウォールスペーサSWを形成する。その後、フローティングディフュージョンFD形成領域の半導体基板SBの表面を酸化して犠牲酸化膜SOXを形成し、その犠牲酸化膜SOXを除去することで、異方性エッチングにおいて、半導体基板SBの内部に形成されたダメージ層を除去している。したがって、炭素(C)またはフッ素(F)に起因するダメージ層を除去することができ、CMOSイメージセンサの暗時白点や暗時白キズを減少させることができ、フォトダイオードを有する半導体装置の性能を向上させることができる。
上記実施の形態1では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、本実施の形態2では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
次いで、本実施の形態2の半導体装置の画素領域の素子構造を説明する。図32は、本実施の形態2の半導体装置の要部断面図であり、上記図3のA−A線での断面図にほぼ対応しており、上記実施の形態1の上記図6に相当するものである。なお、図32は、後述する実施の形態2の半導体装置の製造方法における要部断面図でもある。
次いで、本実施の形態2の半導体装置の製造方法について説明する。なお、以下では、画素領域における製造工程について説明する。図30〜図32は、実施の形態2の半導体装置の製造工程中の要部断面図である。なお、図30〜図32は、上記図3のA−A線に相当する位置での断面図である。
Gt ゲート電極
SB 半導体基板
SOX 犠牲酸化膜
SW サイドウォールスペーサ
ZM 絶縁膜
Claims (20)
- フォトダイオードと、転送トランジスタと、を有する半導体装置の製造方法であって、
(a)主面を有する半導体基板を準備する工程、
(b)前記半導体基板の内部にp型の第1半導体領域を形成する工程、
(c)前記半導体基板の前記主面上に、ゲート絶縁膜を介して、第1側壁と第2側壁とを有するゲート電極を形成する工程、
(d)前記p型の第1半導体領域内であって、前記ゲート電極の前記第1側壁側に、n型の第2半導体領域を形成する工程、
(e)前記ゲート電極および前記半導体基板の前記主面を覆うように第1絶縁膜を形成する工程、
(f)前記第1絶縁膜に異方性エッチングを施し、前記ゲート電極の前記第2側壁上にサイドウォールスペーサを形成する工程、
(g)前記ゲート電極の前記第2側壁側において、前記半導体基板の前記主面を酸化して酸化膜を形成する工程、
(h)前記酸化膜を除去する工程、
(i)前記p型の第1半導体領域内であって、前記ゲート電極の前記第2側壁側に、n型の第3半導体領域を形成する工程、
を有し、
前記フォトダイオードは、前記第1半導体領域および前記第2半導体領域からなり、前記転送トランジスタは、前記ゲート電極、前記第2半導体領域および前記第3半導体領域からなり、
前記(f)工程において、前記異方性エッチングは、炭素またはフッ素を含むエッチングガスを用い、前記半導体基板にRFバイアスを印加した状態で実施する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(f)工程において、前記異方性エッチングは、前記半導体基板の前記主面が露出した後に、所定時間エッチングを継続する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(g)工程において、前記酸化膜は、300℃以上で400℃以下の温度範囲で形成する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(f)工程において、前記第2半導体領域が形成された領域を覆うように、前記第1絶縁膜上にフォトレジストパターンが設けられている、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記フォトレジストパターンはフォトレジスト膜からなる、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記フォトレジスト膜には、Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S、またはIからなる不純物が含まれている、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(h)工程において、前記酸化膜は、ウェットエッチング法により除去される、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(d)工程の後に、さらに、
(j)前記p型の第1半導体領域内であって、前記ゲート電極の前記第1側壁側に、p型の第4半導体領域を形成する工程、
を有し、
前記第4半導体領域は、前記第2半導体領域よりも浅い、半導体装置の製造方法。 - フォトダイオードと転送トランジスタが配置された画素領域と、周辺トランジスタが配置された周辺回路領域と、を有する半導体装置の製造方法であって、
(a)その主面に前記画素領域と前記周辺回路領域とを有する半導体基板を準備する工程、
(b)前記画素領域において、前記半導体基板の内部にp型の第1半導体領域を、前記周辺回路領域において、前記半導体基板の内部にp型の第2半導体領域を形成する工程、
(c)前記画素領域において、前記半導体基板の前記主面上に、第1ゲート絶縁膜を介して、第1側壁と第2側壁とを有する第1ゲート電極を形成し、前記周辺回路領域において、前記半導体基板の前記主面上に、第2ゲート絶縁膜を介して、第3側壁と第4側壁とを有する第2ゲート電極を形成する工程、
(d)前記第1半導体領域内であって、前記第1ゲート電極の前記第1側壁側に、n型の第3半導体領域を形成する工程、
(e)前記第2半導体領域内であって、前記第2ゲート電極の前記第3側壁側および前記第4側壁側に、一対のn型の第4半導体領域を形成する工程、
(f)前記第1ゲート電極、前記第2ゲート電極および前記半導体基板の前記主面を覆うように第1絶縁膜を形成する工程、
(g)前記第1絶縁膜に第1異方性エッチングを施し、前記第1ゲート電極の前記第2側壁上に第1サイドウォールスペーサを、前記第2ゲート電極の前記第3側壁上および前記第4側壁上に一対の第2サイドウォールスペーサを形成する工程、
(h)前記第1ゲート電極の前記第2側壁側において、前記半導体基板の前記主面を酸化し、酸化膜を形成する工程、
(i)前記酸化膜を除去する工程、
(j)前記第1半導体領域内であって、前記第1ゲート電極の前記第2側壁側に、n型の第5半導体領域を形成し、前記第2半導体領域内であって、前記第2ゲート電極の前記第3側壁側および前記第4側壁側に、一対のn型の第6半導体領域を形成する工程、
を有し、
前記フォトダイオードは、前記第1半導体領域および前記第3半導体領域からなり、前記転送トランジスタは、前記第1ゲート電極、前記第3半導体領域および前記第5半導体領域からなり、前記周辺トランジスタは、前記第2ゲート電極および前記一対の第6半導体領域からなり、
前記(g)工程において、前記第1異方性エッチングは、炭素またはフッ素を含むエッチングガスを用い、前記半導体基板にRFバイアスを印加した状態で実施する、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(g)工程において、前記第1異方性エッチングは、前記半導体基板の前記主面が露出した後に、所定時間エッチングを継続する、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(h)工程において、前記酸化膜は、300℃以上で400℃以下の温度範囲で形成する、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第1絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(g)工程において、前記第3半導体領域が形成された領域を覆うように、前記第1絶縁膜上に第1フォトレジストパターンが設けられている、半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記第1フォトレジストパターンはフォトレジスト膜からなる、半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記フォトレジスト膜には、Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S、またはIからなる不純物が含まれている、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(i)工程において、前記酸化膜は、ウェットエッチング法により除去される、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記(d)工程の後に、さらに、
(k)前記第1半導体領域内であって、前記第1ゲート電極の前記第1側壁側に、p型の第7半導体領域を形成する工程、
を有し、
前記第7半導体領域は、前記第3半導体領域よりも浅い、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、さらに、
(l)前記第1ゲート電極、前記第1サイドウォールスペーサ、前記第2ゲート電極、前記第2サイドウォールスペーサおよび前記半導体基板の前記主面を覆うように第2絶縁膜を形成する工程、
(m)前記画素領域において、前記第5半導体領域が形成された領域を覆うように前記第2絶縁膜上に第2フォトレジストパターンを設ける工程、
(n)前記(m)工程の後に、前記第2絶縁膜に第2異方性エッチングを施し、前記一対の第6半導体領域の表面を露出する工程、
(o)前記一対の第6半導体領域の表面にシリサイド膜を形成する工程、
を有する、半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記(o)工程において、前記第5半導体領域が形成された前記半導体基板の表面は前記第2絶縁膜で覆われている、半導体装置の製造方法。
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