JP6234132B2 - Wiring board manufacturing method - Google Patents

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Description

本発明は配線基板の製造方法に関する。   The present invention relates to a method for manufacturing a wiring board.

配線基板における配線層のシード層を、無電解めっき、電解めっき、真空蒸着、スパッタ法により形成することが知られている（特許文献２、特許文献３参照）。   It is known that a seed layer of a wiring layer in a wiring board is formed by electroless plating, electrolytic plating, vacuum deposition, or sputtering (see Patent Document 2 and Patent Document 3).

配線基板における配線導体を形成するための均一で薄い金属層を形成する手法として、無電解めっきによる方法に代わり、スパッタリングや真空蒸着やイオンプレーティング等の方法が知られている（特許文献１参照）。   As a method of forming a uniform and thin metal layer for forming a wiring conductor on a wiring board, a method such as sputtering, vacuum deposition, or ion plating is known instead of a method using electroless plating (see Patent Document 1). ).

多層配線基板、いわゆるビルドアップ多層配線基板における多層の導体回路の形成方法として、基板に形成した樹脂絶縁層表面に粗化層を形成し、その粗化層表面に、無電解めっき用触媒核を付与して無電解めっき膜を形成する。その後、めっきレジストを設けて電解めっき処理を施してからそのめっきレジストを除去し、その後、めっきレジスト下の無電解めっき膜をエッチング処理する。このようにして、基板の両面に対して同時に導体回路をビルドアップする方法が知られている（特許文献４参照）。   As a method for forming a multilayer conductor circuit in a multilayer wiring board, so-called build-up multilayer wiring board, a roughened layer is formed on the surface of the resin insulating layer formed on the substrate, and a catalyst core for electroless plating is formed on the surface of the roughened layer. Applying to form an electroless plating film. Then, after providing a plating resist and performing an electrolytic plating process, the plating resist is removed, and then the electroless plating film under the plating resist is etched. In this way, a method is known in which conductor circuits are built up simultaneously on both sides of a substrate (see Patent Document 4).

特許第４３２８１９６号公報Japanese Patent No. 4328196 特開２０１０−１０６３９号公報JP 2010-10639 A 特開２００８−２１８５４０号公報JP 2008-218540 A 特開２０００−２９４９２６号公報JP 2000-294926 A

基板の両面に対して同時に導体回路である配線層をビルドアップする従来の方法では、同じプロセスにより両面に配線層を積層していくため、両面の配線層とも同じ構造となる。   In the conventional method of building up wiring layers that are conductor circuits simultaneously on both sides of the substrate, the wiring layers are laminated on both sides by the same process, so the wiring layers on both sides have the same structure.

しかしながら、例えば、配線基板の一方の面に半導体チップを搭載し、他方の面に別の配線基板を接続するような場合、半導体チップ搭載側の配線層は微細であることが要求されるが、別の配線基板を接続する側の配線層は微細であることは要求されないことが多い。   However, for example, when a semiconductor chip is mounted on one side of the wiring board and another wiring board is connected to the other side, the wiring layer on the semiconductor chip mounting side is required to be fine, The wiring layer on the side to which another wiring board is connected is often not required to be fine.

一般に微細な配線層を形成するにはコストがかかるが、従来のように、同じプロセスにより両面に微細な配線層を積層するようにすると、微細であることが要求されない側の配線層のコストが無駄となる。   Generally, it is costly to form a fine wiring layer. However, if the fine wiring layers are laminated on both sides by the same process as in the prior art, the cost of the wiring layer on the side that is not required to be fine is reduced. It becomes useless.

本発明の目的は、基板の両面に対して同時に配線層を形成する方法において、大きなプロセスの変更を伴うことなく、基板の一方の面には微細な配線が形成可能な構造、他方の面には微細な配線には対応していないが安価である構造を形成することができる配線基板の製造方法を提供することにある。   An object of the present invention is a method for forming wiring layers on both sides of a substrate at the same time, with a structure capable of forming fine wiring on one side of the substrate without significant process changes, and on the other side. An object of the present invention is to provide a method of manufacturing a wiring board that can form a structure that does not correspond to fine wiring but is inexpensive.

実施形態の一観点によれば、コア基板の一方の面側に、積層された第１の絶縁層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、前記第１の絶縁層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、前記第２の保護層を剥離する第３の工程と、前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、前記第１の保護層上及び前記第１の開口の内壁に第１の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第２の導電層を形成する第５の工程と、前記第１の保護層を、前記第１の保護層上に形成された前記第１の導電層と共に除去する第６の工程と、ドライプロセスにより、前記第１の絶縁層上及び前記第１の開口の内壁に第３の導電層を形成する第７の工程と、電解めっきにより、前記第３の導電層を給電層として、前記第３の導電層上に第１の配線層を形成し、同時に、前記第２の導電層を給電層として、前記第２の導電層上に第２の配線層を形成する第８の工程とを有することを特徴とする配線基板の製造方法配線基板の製造方法が提供される。 According to one aspect of the embodiment, on one side of the core substrate, stacking a first insulating layer stacked with the first protective layer so that the first insulating layer facing the core substrate and, on the other side of the core substrate, a first step the second insulating layer and the second the second insulating layer and a protective layer which is laminated is laminated so as to face the core substrate A second step of forming a first opening in the first insulating layer and the first protective layer, and forming a second opening in the second insulating layer and the second protective layer; A third step of peeling off the second protective layer, a fourth step of simultaneously roughening the inner wall of the first opening, the second insulating layer and the inner wall of the second opening, the first conductive layer is formed on the inner wall of the first protective layer and the first opening, at the same time, the second electrically to the inner wall of the second insulating layer and said second opening A fifth step of forming a layer; a sixth step of removing the first protective layer together with the first conductive layer formed on the first protective layer; and a dry process to provide the first step. A seventh step of forming a third conductive layer on the first insulating layer and on the inner wall of the first opening, and the third conductive layer on the third conductive layer by electrolytic plating, using the third conductive layer as a feeding layer; And an eighth step of forming a second wiring layer on the second conductive layer using the second conductive layer as a power feeding layer at the same time. A method of manufacturing a wiring board is provided.

実施形態の一観点によれば、コア基板の一方の面側に、積層された第１の絶縁層と第１の導電層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、前記第１の絶縁層と前記第１の導電層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、前記第２の保護層を剥離する第３の工程と、前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、前記第１の保護層上及び前記第１の開口の内壁に第２の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第３の導電層を形成する第５の工程と、前記第１の保護層を、前記第１の保護層上に形成された前記第２の導電層と共に除去する第６の工程と、電解めっきにより、前記第１の導電層及び前記第１の開口の内壁に形成された前記第２の導電層を給電層として、前記第１の導電層上及び前記第２の導電層上に第１の配線層を形成し、同時に、前記第３の導電層を給電層として、前記第３の導電層上に第２の配線層を形成する第７の工程とを有することを特徴とする配線基板の製造方法が提供される。 According to one aspect of the embodiment, on one side of the core substrate, stacked first insulating layer and the first conductive layer and the first said protective layer of the first insulating layer is the core board stacked so as to face with the other surface side of the core substrate, stacking a second insulating layer laminated with the second protective layer so that the second insulating layer facing the core substrate Forming a first opening in the first insulating layer, the first conductive layer, and the first protective layer, and forming a first opening in the second insulating layer and the second protective layer. A second step of forming a second opening, a third step of peeling off the second protective layer, an inner wall of the first opening, the second insulating layer, and the second opening. a fourth step of roughening the inner wall at the same time, the the inner wall of the first protective layer and the first opening forming a second conductive layer, at the same time, the second insulating layer及A fifth step of forming a third conductive layer on the inner wall of the second opening; and removing the first protective layer together with the second conductive layer formed on the first protective layer. A sixth step and the second conductive layer formed on the inner wall of the first opening and the first opening by electroplating are used as a power feeding layer on the first conductive layer and the second Forming a first wiring layer on the conductive layer, and simultaneously forming a second wiring layer on the third conductive layer using the third conductive layer as a power feeding layer. A method of manufacturing a wiring board is provided.

開示の配線基板の製造方法によれば、基板の両面に対して同時に配線層を形成する方法において、大きなプロセスの変更を伴うことなく、基板の一方の面には微細な配線が形成可能な構造、他方の面には微細な配線には対応していないが安価である構造を形成することができる。   According to the disclosed method for manufacturing a wiring board, in the method of simultaneously forming a wiring layer on both sides of the board, a structure capable of forming fine wiring on one side of the board without major process changes. On the other side, a structure that does not correspond to fine wiring but is inexpensive can be formed.

図１は、第１実施形態による配線基板を示す図である。FIG. 1 is a diagram showing a wiring board according to the first embodiment. 図２は、第１実施形態による配線基板の製造方法を示す工程断面図（その１）である。FIG. 2 is a process cross-sectional view (part 1) illustrating the method for manufacturing the wiring board according to the first embodiment. 図３は、第１実施形態による配線基板の製造方法を示す工程断面図（その２）である。FIG. 3 is a process cross-sectional view (part 2) illustrating the method for manufacturing the wiring board according to the first embodiment. 図４は、第１実施形態による配線基板の製造方法を示す工程断面図（その３）である。FIG. 4 is a process cross-sectional view (part 3) illustrating the method for manufacturing the wiring board according to the first embodiment. 図５は、第１実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。FIG. 5 is a view showing an interlayer insulating material used in the method for manufacturing a wiring board according to the first embodiment. 図６は、第１実施形態による配線基板の製造方法を示す工程断面図（その４）である。FIG. 6 is a process cross-sectional view (part 4) illustrating the method for manufacturing the wiring board according to the first embodiment. 図７は、第１実施形態による配線基板の製造方法を示す工程断面図（その５）である。FIG. 7 is a process cross-sectional view (part 5) illustrating the method for manufacturing the wiring board according to the first embodiment. 図８は、第１実施形態による配線基板の製造方法を示す工程断面図（その６）である。FIG. 8 is a process cross-sectional view (No. 6) showing the method for manufacturing the wiring board according to the first embodiment. 図９は、第１実施形態による配線基板の製造方法を示す工程断面図（その７）である。FIG. 9 is a process cross-sectional view (part 7) illustrating the method for manufacturing the wiring board according to the first embodiment. 図１０は、第１実施形態による配線基板の製造方法を示す工程断面図（その８）である。FIG. 10 is a process cross-sectional view (No. 8) illustrating the method for manufacturing the wiring board according to the first embodiment. 図１１は、第１実施形態による配線基板の製造方法を示す工程断面図（その９）である。FIG. 11 is a process cross-sectional view (No. 9) showing the method for manufacturing the wiring board according to the first embodiment. 図１２は、第１実施形態による配線基板の製造方法を示す工程断面図（その１０）である。FIG. 12 is a process cross-sectional view (No. 10) illustrating the method for manufacturing the wiring board according to the first embodiment. 図１３は、第２実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。FIG. 13 is a view showing an interlayer insulating material used in the method for manufacturing a wiring board according to the second embodiment. 図１４は、第２実施形態による配線基板の製造方法を示す工程断面図（その１）である。FIG. 14 is a process cross-sectional view (part 1) illustrating the method for manufacturing the wiring board according to the second embodiment. 図１５は、第２実施形態による配線基板の製造方法を示す工程断面図（その２）である。FIG. 15 is a process cross-sectional view (part 2) illustrating the method for manufacturing the wiring board according to the second embodiment. 図１６は、第２実施形態による配線基板の製造方法を示す工程断面図（その３）である。FIG. 16 is a process cross-sectional view (part 3) illustrating the method for manufacturing the wiring board according to the second embodiment. 図１７は、第２実施形態による配線基板の製造方法を示す工程断面図（その４）である。FIG. 17 is a process cross-sectional view (part 4) illustrating the method for manufacturing the wiring board according to the second embodiment. 図１８は、第２実施形態による配線基板の製造方法を示す工程断面図（その５）である。FIG. 18 is a process cross-sectional view (part 5) illustrating the method for manufacturing the wiring board according to the second embodiment. 図１９は、第２実施形態による配線基板の製造方法を示す工程断面図（その６）である。FIG. 19 is a process cross-sectional view (No. 6) showing the method for manufacturing the wiring board according to the second embodiment. 図２０は、第２実施形態による配線基板の製造方法を示す工程断面図（その７）である。FIG. 20 is a process cross-sectional view (part 7) illustrating the method for manufacturing the wiring board according to the second embodiment.

［第１実施形態］
（配線基板）
第１実施形態による配線基板について図１を用いて説明する。図１は本実施形態による配線基板に半導体チップを搭載した状態の断面図である。 [First Embodiment]
(Wiring board)
The wiring board according to the first embodiment will be described with reference to FIG. FIG. 1 is a cross-sectional view of a state in which a semiconductor chip is mounted on the wiring board according to the present embodiment.

本実施形態の配線基板１０は、図１に示すように、樹脂により形成されたコア基板１２を有する。コア基板１２は、例えば、約１００〜４００μｍ厚である。   As shown in FIG. 1, the wiring substrate 10 of the present embodiment includes a core substrate 12 formed of a resin. The core substrate 12 has a thickness of about 100 to 400 μm, for example.

コア基板１２を形成する樹脂としては、紙フェノール基板、紙エポキシ基板、ガラエポキシ基板、ガラスコンポジット基板、フレキシブル材等を使用することができる。   As the resin for forming the core substrate 12, a paper phenol substrate, a paper epoxy substrate, a glass epoxy substrate, a glass composite substrate, a flexible material, or the like can be used.

コア基板１２には複数の貫通電極１４が形成されている。貫通電極１４は、例えば、中心に樹脂１４ａが充填され、樹脂１４ａの周囲及び両端に導電層１４ｂ、１４ｃ、１４ｄが形成されている。貫通電極１４は、例えば、約１００〜２００μｍ径である。   A plurality of through electrodes 14 are formed in the core substrate 12. For example, the through electrode 14 is filled with a resin 14a at the center, and conductive layers 14b, 14c, and 14d are formed around and at both ends of the resin 14a. The through electrode 14 has a diameter of about 100 to 200 μm, for example.

樹脂１４ａは、例えば、ＵＶ硬化インク、熱硬化性樹脂、導電性樹脂、金属により形成されている。樹脂１４ａは、例えば、約８０〜１８０μｍ径である。   The resin 14a is made of, for example, UV curable ink, thermosetting resin, conductive resin, or metal. The resin 14a has a diameter of about 80 to 180 μm, for example.

導電層１４ｂ、１４ｃ、１４ｄは、例えば、銅により形成されている。導電層１４ｂ、１４ｃ、１４ｄは、それぞれ、例えば、約５〜１５μｍ厚である。   The conductive layers 14b, 14c, and 14d are made of, for example, copper. Each of the conductive layers 14b, 14c, and 14d has a thickness of about 5 to 15 μm, for example.

コア基板１２の上側の面には、絶縁層１６と配線層１８が交互に積層され、コア基板１２の下側の面には、絶縁層１７と配線層１９とが交互に積層されている。   Insulating layers 16 and wiring layers 18 are alternately stacked on the upper surface of the core substrate 12, and insulating layers 17 and wiring layers 19 are alternately stacked on the lower surface of the core substrate 12.

絶縁層１６、１７は、例えば、エポキシ、ポリイミド等を使用することができる。絶縁層１６、１７は、例えば、約２０〜７０μｍ厚である。   For the insulating layers 16 and 17, for example, epoxy, polyimide, or the like can be used. The insulating layers 16 and 17 are about 20-70 micrometers thick, for example.

配線層１８、１９は、例えば、銅により形成されている。配線層１８、１９は、例えば、約５〜１５μｍ厚である。   The wiring layers 18 and 19 are made of, for example, copper. The wiring layers 18 and 19 are about 5 to 15 μm thick, for example.

本実施形態の配線基板１０は、上側の面に半導体チップ２８が搭載され、下側の面を介して他の配線基板（図示せず）に搭載される。   In the wiring board 10 of this embodiment, the semiconductor chip 28 is mounted on the upper surface, and is mounted on another wiring substrate (not shown) via the lower surface.

配線基板１０の上側の面の配線層１８は、半導体チップ２８の接続端子（図示せず）に接続するために微細であることが要求される。それに対し、配線基板１０の下側の面の配線層１９は、他の配線基板（図示せず）に接続するので、上側の面の配線層１８ほど微細ではない。   The wiring layer 18 on the upper surface of the wiring substrate 10 is required to be fine so as to be connected to a connection terminal (not shown) of the semiconductor chip 28. On the other hand, the wiring layer 19 on the lower surface of the wiring substrate 10 is connected to another wiring substrate (not shown), and therefore is not as fine as the wiring layer 18 on the upper surface.

このように、本実施形態の配線基板１０は、上側の面と下側の面とで、配線層１８、１９の微細度が異なる。   As described above, in the wiring board 10 of the present embodiment, the fineness of the wiring layers 18 and 19 is different between the upper surface and the lower surface.

コア基板１２の上下両面の最外層の絶縁層１６、１７と配線層１８、１９は、ソルダレジスト層２０、２１により被覆されている。ソルダレジスト層２０には、配線層１８に達する開口２０ａが形成されている。ソルダレジスト層２１には、配線層１９に達する開口２１ａが形成されている。ソルダレジスト層２０、２１は、例えば、約１０〜３０μｍ厚である。   The outermost insulating layers 16 and 17 and the wiring layers 18 and 19 on both upper and lower surfaces of the core substrate 12 are covered with solder resist layers 20 and 21. In the solder resist layer 20, an opening 20a reaching the wiring layer 18 is formed. In the solder resist layer 21, an opening 21a reaching the wiring layer 19 is formed. The solder resist layers 20 and 21 are about 10 to 30 μm thick, for example.

配線基板１０の上側の面のソルダレジスト層２０の開口２０ａには、半導体チップ２８に接続するためのバンプ（接続端子）２２が形成されている。配線基板１０の下側の面のソルダレジスト層２１の開口２１ａには、他の配線基板（図示せず）に接続するためのバンプ（接続端子）２４が形成されている。バンプ（接続端子）２２及びバンプ（接続端子）２４は、例えば、はんだにより形成されている。   Bumps (connection terminals) 22 for connecting to the semiconductor chip 28 are formed in the openings 20 a of the solder resist layer 20 on the upper surface of the wiring substrate 10. Bumps (connection terminals) 24 for connection to other wiring boards (not shown) are formed in the openings 21 a of the solder resist layer 21 on the lower surface of the wiring board 10. The bumps (connection terminals) 22 and the bumps (connection terminals) 24 are formed by solder, for example.

配線基板１０の上側の面には半導体チップ２８が搭載され、バンプ（接続端子）２２により電気的に接続されている。配線基板１０と半導体チップ２８との間にはアンダーフィル樹脂２６が充填されている。   A semiconductor chip 28 is mounted on the upper surface of the wiring substrate 10 and is electrically connected by bumps (connection terminals) 22. An underfill resin 26 is filled between the wiring substrate 10 and the semiconductor chip 28.

（配線基板の製造方法）
第１実施形態による配線基板の製造方法について図２乃至図１２を用いて説明する。図２乃至４及び図６乃至図１２は第１実施形態による配線基板の製造方法を示す工程断面図である。図５は第１実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。 (Method for manufacturing a wiring board)
The manufacturing method of the wiring board according to the first embodiment will be described with reference to FIGS. 2 to 4 and FIGS. 6 to 12 are process cross-sectional views illustrating the method of manufacturing the wiring board according to the first embodiment. FIG. 5 is a view showing an interlayer insulating material used in the method for manufacturing a wiring board according to the first embodiment.

まず、配線基板のコア基板となる銅張積層板３０を用意する（図２（ａ））。銅張積層板３０は、コア基板３２の両面に導電層３４、３６が張り付けられた積層板である。   First, the copper clad laminated board 30 used as the core board | substrate of a wiring board is prepared (FIG. 2 (a)). The copper clad laminate 30 is a laminate in which conductive layers 34 and 36 are attached to both surfaces of a core substrate 32.

コア基板３２は、例えば、ガラス繊維から作ったガラスクロスに、エポキシ等の樹脂を主成分とするワニスを含浸させたものである。コア基板３２は、例えば、約２００μｍ厚である。   The core substrate 32 is obtained by, for example, impregnating a glass cloth made of glass fiber with a varnish mainly composed of a resin such as epoxy. The core substrate 32 is about 200 μm thick, for example.

導電層３４、３６は、例えば、銅により形成されている。導電層３４、３６は、例えば、約１０〜２０μｍ厚である。   The conductive layers 34 and 36 are made of copper, for example. The conductive layers 34 and 36 are about 10 to 20 μm thick, for example.

次に、銅張積層板３０に、例えば、ドリル加工により、貫通電極用の開口３８を形成する（図２（ｂ））。開口３８は、例えば、約１００〜２００μｍ径である。   Next, an opening 38 for a through electrode is formed in the copper clad laminate 30 by, for example, drilling (FIG. 2B). The opening 38 has a diameter of about 100 to 200 μm, for example.

続いて、開口３８が形成された銅張積層板３０に対して、デスミア処理を行う。ドリル加工により銅張積層板３０に開口３８を形成すると、開口３８の内壁にドリル加工により溶けた樹脂（スミア）が残るので、このスミアをデスミア処理により除去する。   Subsequently, desmearing is performed on the copper clad laminate 30 in which the opening 38 is formed. When the opening 38 is formed in the copper-clad laminate 30 by drilling, resin (smear) melted by drilling remains on the inner wall of the opening 38, and this smear is removed by desmearing.

デスミア処理として、ウエットデスミア処理又はドライデスミア処理が可能である。   As the desmear process, a wet desmear process or a dry desmear process is possible.

ウエットデスミア処理では、例えば、過マンガン酸カリウム溶液等の薬液に、６０℃〜８０℃の処理温度で、１０〜３０分間、被処理物を浸漬させる。   In the wet desmear treatment, for example, an object to be treated is immersed in a chemical solution such as a potassium permanganate solution at a treatment temperature of 60 ° C. to 80 ° C. for 10 to 30 minutes.

ドライデスミア処理では、プラズマ装置（図示せず）に、例えば、酸素（Ｏ２）と四フッ化炭素（ＣＦ４）の混合ガスを導入してプラズマを発生させ、１〜１０分間、被処理物をプラズマ中に曝す。 In the dry desmear process, a plasma is generated by introducing, for example, a mixed gas of oxygen (O 2 ) and carbon tetrafluoride (CF 4 ) into a plasma apparatus (not shown), and a workpiece is processed for 1 to 10 minutes. Is exposed to plasma.

次に、開口３８が形成された銅張積層板３０に導電層４０を形成する。銅張積層板３０の上面及び下面上並びに開口３８の内壁に、無電解めっきの後に電解めっきを施すことにより導電層４０を形成する（図２（ｃ））。導電層４０は、例えば、無電解銅めっき及び電解銅めっきによる銅層である。導電層４０は、例えば、約０．５〜１．５μｍ厚である。   Next, the conductive layer 40 is formed on the copper clad laminate 30 in which the opening 38 is formed. The electroconductive layer 40 is formed on the upper and lower surfaces of the copper-clad laminate 30 and the inner wall of the opening 38 by electroless plating after electroless plating (FIG. 2C). The conductive layer 40 is, for example, a copper layer formed by electroless copper plating and electrolytic copper plating. The conductive layer 40 has a thickness of about 0.5 to 1.5 μm, for example.

次に、導電層４０が形成された銅張積層板３０の開口３８内に樹脂４２を充填する（図３（ａ））。樹脂４２は、例えば、ＵＶ硬化インク、熱硬化性樹脂、導電性樹脂、金属等である。   Next, the resin 42 is filled into the opening 38 of the copper clad laminate 30 on which the conductive layer 40 is formed (FIG. 3A). The resin 42 is, for example, UV curable ink, thermosetting resin, conductive resin, metal, or the like.

銅張積層板３０の開口３８内の導電層４０及び樹脂４２が、コア基板３２の上面と下面とを電気的に接続する貫通電極４３となる。   The conductive layer 40 and the resin 42 in the opening 38 of the copper clad laminate 30 serve as a through electrode 43 that electrically connects the upper surface and the lower surface of the core substrate 32.

続いて、樹脂４２が充填された銅張積層板３０に対して、デスミア処理を行う。このデスミア処理により、貫通電極４３の樹脂４２上面及び下面を粗化する。   Subsequently, a desmear process is performed on the copper clad laminate 30 filled with the resin 42. By this desmear treatment, the upper and lower surfaces of the resin 42 of the through electrode 43 are roughened.

デスミア処理としては、上述したような、ウエットデスミア処理又はドライデスミア処理が可能である。   As the desmear process, the wet desmear process or the dry desmear process as described above can be performed.

次に、樹脂４２が充填された銅張積層板３０に導電層４６を形成する。銅張積層板３０の上面及び下面上に、無電解めっきの後に電解めっきを施すことにより導電層４６を形成する（図３（ｂ））。導電層４６は、例えば、無電解銅めっき及び電解銅めっきによる銅層である。導電層４６は、例えば、約０．５〜１．５μｍ厚である。   Next, a conductive layer 46 is formed on the copper clad laminate 30 filled with the resin 42. A conductive layer 46 is formed on the upper and lower surfaces of the copper clad laminate 30 by electroless plating after electroless plating (FIG. 3B). The conductive layer 46 is, for example, a copper layer formed by electroless copper plating and electrolytic copper plating. The conductive layer 46 has a thickness of about 0.5 to 1.5 μm, for example.

次に、銅張積層板３０の上面及び下面の導電層４６上に、感光性樹脂フィルム４８を貼り付ける。感光性樹脂フィルム４８は、例えば、光硬化性レジスト、化学増幅型レジスト等のフィルムである。感光性樹脂フィルム４８は、例えば、約１０〜２５μｍ厚である。   Next, a photosensitive resin film 48 is affixed on the upper and lower conductive layers 46 of the copper clad laminate 30. The photosensitive resin film 48 is, for example, a film such as a photocurable resist or a chemically amplified resist. The photosensitive resin film 48 is about 10-25 micrometers thick, for example.

続いて、感光性樹脂フィルム４８を露光、現像することにより、所定の形状にパターニングする（図３（ｃ））。   Subsequently, the photosensitive resin film 48 is exposed and developed to be patterned into a predetermined shape (FIG. 3C).

次に、パターニングされた感光性樹脂フィルム４８をマスクとして、導電層４６、４０及び導電層３４、３６をエッチングして、所定の形状にパターニングする（図４（ａ））。   Next, using the patterned photosensitive resin film 48 as a mask, the conductive layers 46 and 40 and the conductive layers 34 and 36 are etched to be patterned into a predetermined shape (FIG. 4A).

次に、感光性樹脂フィルム４８を除去する。このようにしてコア基板３２の上面及び下面に、所定の形状にパターニングされた導電層３４、３６、４０、４６が形成される（図４（ｂ））。   Next, the photosensitive resin film 48 is removed. In this way, conductive layers 34, 36, 40, and 46 patterned in a predetermined shape are formed on the upper and lower surfaces of the core substrate 32 (FIG. 4B).

パターニングされた導電層３４、４０、４６のうちのコア基板３２の上面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、上面側の最下層の配線層５０となる。   Of the patterned conductive layers 34, 40, 46, the portion located on the upper surface side of the core substrate 32 becomes the lowermost wiring layer 50 on the upper surface side that is directly connected to the through electrode 43 of the core substrate 32.

パターニングされた導電層３６、４０、４６のうちのコア基板３２の下面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、下面側の最下層の配線層５１となる。   Of the patterned conductive layers 36, 40, 46, the portion located on the lower surface side of the core substrate 32 becomes the lowermost wiring layer 51 on the lower surface side that is directly connected to the through electrode 43 of the core substrate 32.

次に、図５に示すように、保護層５２に絶縁層５４と保護フィルム５６とが積層された三層構造の層間絶縁材料５８を用意する。層間絶縁材料５８は、ロール５９に巻かれて提供されている。   Next, as shown in FIG. 5, an interlayer insulating material 58 having a three-layer structure in which an insulating layer 54 and a protective film 56 are laminated on the protective layer 52 is prepared. The interlayer insulating material 58 is provided by being wound around a roll 59.

保護層５２は、例えば、ＰＥＴ（ポリエチレンテレフタラート：Polyethylene terephthalate）である。絶縁層５４は、例えば、ＡＢＦ（Ajinomoto Build-Up Film）である。保護フィルム５６は、例えば、ＯＲＰ（延伸ポリプロピレン：oriented polypropylene）である。   The protective layer 52 is, for example, PET (Polyethylene terephthalate). The insulating layer 54 is, for example, ABF (Ajinomoto Build-Up Film). The protective film 56 is, for example, ORP (oriented polypropylene).

本実施形態では、絶縁層５４の厚さの異なる複数種類の層間絶縁材料５８を用意する。保護層５２は、例えば、約３０〜４０μｍ厚である。絶縁層５４は、例えば、約２０〜７０μｍ厚である。保護フィルム５６は、例えば、約１０〜２０μｍ厚である。   In the present embodiment, a plurality of types of interlayer insulating materials 58 having different thicknesses of the insulating layer 54 are prepared. The protective layer 52 is about 30-40 micrometers thick, for example. The insulating layer 54 has a thickness of about 20 to 70 μm, for example. The protective film 56 has a thickness of about 10 to 20 μm, for example.

次に、三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、コア基板３２の下面に、絶縁層５４と保護層５２とを仮付けする。絶縁層５４は、例えば、約４０μｍ厚である。また、コア基板３２の上面に、絶縁層５４と保護層５２とを仮付けする。絶縁層５４は、例えば、約４０μｍ厚である（図６（ａ））。   Next, the protective film 56 is peeled off from the interlayer insulating material 58 having a three-layer structure, and the insulating layer 54 and the protective layer 52 are temporarily attached to the lower surface of the core substrate 32. The insulating layer 54 is about 40 μm thick, for example. Further, the insulating layer 54 and the protective layer 52 are temporarily attached to the upper surface of the core substrate 32. The insulating layer 54 is, for example, about 40 μm thick (FIG. 6A).

なお、コア基板３２の下面とコア基板３２の上面への絶縁層５４と保護層５２の仮付けは、片面ずつ行ってもよいし、両面同時に行ってもよい。   In addition, the temporary attachment of the insulating layer 54 and the protective layer 52 to the lower surface of the core substrate 32 and the upper surface of the core substrate 32 may be performed one side at a time, or may be performed simultaneously on both sides.

続いて、図６（ａ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層５０上に絶縁層６４と保護層６６とが積層され、下面側の配線層５１上に絶縁層６０と保護層６２とが積層される（図６（ｂ））。   Subsequently, as shown in FIG. 6A, when the core substrate 32 is pressurized and heated using, for example, a vacuum laminator, the insulating layer 64 and the protective layer 66 are formed on the wiring layer 50 on the upper surface side of the core substrate 32. And an insulating layer 60 and a protective layer 62 are laminated on the lower wiring layer 51 (FIG. 6B).

次に、上面側の絶縁層６４と保護層６６に、例えば、レーザ加工により、配線層５０に達する開口６８を形成する（図７（ａ））。開口６８はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Next, an opening 68 reaching the wiring layer 50 is formed in the insulating layer 64 and the protective layer 66 on the upper surface side by, for example, laser processing (FIG. 7A). The opening 68 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example.

このように保護層６６上からレーザ加工により保護層６６と絶縁層６４に開口６８を形成すると、保護層６６を剥がしてからレーザ加工により絶縁層６４に開口６８を形成する場合よりも、小さな径の開口６８を形成することができる。 When forming an opening 68 in the insulating layer 64 and the protective layer 66 by laser processing from above the protective layer 66 in this manner, than the case of forming the openings 68 in the insulating layer 64 by laser processing after peeling the protective layer 66, a small diameter The opening 68 can be formed.

同様に、下面側の絶縁層６０と保護層６２に、例えば、レーザ加工により、配線層５１に達する開口７０を形成する（図７（ａ））。開口７０はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Similarly, an opening 70 reaching the wiring layer 51 is formed in the insulating layer 60 and the protective layer 62 on the lower surface side by, for example, laser processing (FIG. 7A). The opening 70 has a tapered shape, and the bottom thereof has, for example, a diameter of about 10 to 50 μm.

このように保護層６２上からレーザ加工により保護層６２と絶縁層６０に開口７０を形成すると、保護層６２を剥がしてからレーザ加工により絶縁層６０に開口７０を形成する場合よりも、小さな径の開口７０を形成することができる。 This by laser processing from above the protective layer 62 so as to form an opening 70 in the protective layer 62 and the insulating layer 60, than in the case of forming an opening 70 in the insulating layer 60 by laser processing after peeling the protective layer 62, a small diameter The opening 70 can be formed.

次に、下面側の保護層６２を剥離する（図７（ｂ））。例えば、自動フィルムピーラーを用いて保護層６２を剥離する。または、作業者が手により保護層６２を剥離する。   Next, the protective layer 62 on the lower surface side is peeled off (FIG. 7B). For example, the protective layer 62 is peeled off using an automatic film peeler. Alternatively, the worker peels off the protective layer 62 by hand.

続いて、デスミア処理を行う。デスミア処理としては、上述したような、ウエットデスミア処理又はドライデスミア処理が可能である。   Subsequently, desmear processing is performed. As the desmear process, the wet desmear process or the dry desmear process as described above can be performed.

これにより、レーザ加工により生じたスミア（樹脂残渣）を除去すると共に、下面側の絶縁層６０の表面、及び開口７０の内壁を粗化する。また、上面側の開口６８の内壁を粗化する。上面側の絶縁層６４の表面は、保護層６６で覆われているので粗化されない。   Thus, smear (resin residue) generated by laser processing is removed, and the surface of the insulating layer 60 on the lower surface side and the inner wall of the opening 70 are roughened. Further, the inner wall of the opening 68 on the upper surface side is roughened. Since the surface of the insulating layer 64 on the upper surface side is covered with the protective layer 66, it is not roughened.

なお、上記実施形態では、上面側の絶縁層６４と保護層６６に開口６８を形成し、下面側の絶縁層６０と保護層６２に開口７０を形成した後に、下面側の保護層６２を剥離している。   In the above embodiment, the opening 68 is formed in the insulating layer 64 and the protective layer 66 on the upper surface side, the opening 70 is formed in the insulating layer 60 and the protective layer 62 on the lower surface side, and then the protective layer 62 on the lower surface side is peeled off. doing.

しかしながら、下面側の保護層６２を剥離した後に、上面側の絶縁層６４と保護層６６に開口６８を形成し、下面側の絶縁層６０に開口７０を形成するようにしてもよい。   However, after the protective layer 62 on the lower surface side is peeled off, the opening 68 may be formed in the insulating layer 64 and the protective layer 66 on the upper surface side, and the opening 70 may be formed in the insulating layer 60 on the lower surface side.

次に、無電解めっきにより導電層７２、７４を形成する（図８（ａ））。上面側の保護層６６上と開口６８内壁に導電層７２を形成し、下面側の絶縁層６０上と開口７０内壁に導電層７４を形成する。導電層７２、７４は、例えば、無電解銅めっきによる銅層である。導電層７２、７４は、例えば、約０．５〜１．５μｍ厚である。   Next, conductive layers 72 and 74 are formed by electroless plating (FIG. 8A). A conductive layer 72 is formed on the protective layer 66 on the upper surface side and the inner wall of the opening 68, and a conductive layer 74 is formed on the insulating layer 60 on the lower surface side and the inner wall of the opening 70. The conductive layers 72 and 74 are, for example, copper layers formed by electroless copper plating. The conductive layers 72 and 74 are about 0.5 to 1.5 μm thick, for example.

次に、上面側の保護層６６を剥離して絶縁層６４を露出させる（図８（ｂ））。例えば、自動フィルムピーラーを用いて保護層６６を剥離する。または、作業者が手により保護層６６を剥離する。保護層６６と共に、保護層６６上に形成された導電層７２も剥離されるが、開口６８内壁の導電層７２は剥離されない。   Next, the protective layer 66 on the upper surface side is peeled off to expose the insulating layer 64 (FIG. 8B). For example, the protective layer 66 is peeled off using an automatic film peeler. Alternatively, the worker peels off the protective layer 66 by hand. Although the conductive layer 72 formed on the protective layer 66 is peeled off together with the protective layer 66, the conductive layer 72 on the inner wall of the opening 68 is not peeled off.

次に、上面側の絶縁層６４上及び開口６８内壁の導電層７２上に、例えば、スパッタリング技術により、シード層７６を形成する（図９（ａ））。下面側には、シード層である導電層７４があるので、更にシード層を形成することはない。スパッタリング技術により、上面側の微細な段差をシード層７６で良好に被覆することができる。シード層７６は、例えば、銅をターゲットとしたスパッタリング技術による銅層である。シード層７６は、例えば、約０．１〜０．５μｍ厚である。   Next, a seed layer 76 is formed on the insulating layer 64 on the upper surface side and the conductive layer 72 on the inner wall of the opening 68 by, for example, a sputtering technique (FIG. 9A). Since there is a conductive layer 74 as a seed layer on the lower surface side, no seed layer is further formed. A fine step on the upper surface side can be satisfactorily covered with the seed layer 76 by the sputtering technique. The seed layer 76 is, for example, a copper layer formed by a sputtering technique using copper as a target. The seed layer 76 is, for example, about 0.1 to 0.5 μm thick.

なお、シード層７６を形成する方法としては上記のスパッタリング技術に限らない。真空蒸着やイオンプレーティング等の他のドライプロセスによりシード層７６を形成してもよい。   The method for forming the seed layer 76 is not limited to the above sputtering technique. The seed layer 76 may be formed by other dry processes such as vacuum deposition and ion plating.

次に、上面側及び下面側に、感光性ドライフィルムレジストのレジスト層７８、８０をそれぞれ積層する。ドライフィルムレジスト層７８、８０は、例えば、約１０〜２５μｍ厚である。   Next, resist layers 78 and 80 of a photosensitive dry film resist are laminated on the upper surface side and the lower surface side, respectively. The dry film resist layers 78 and 80 have a thickness of about 10 to 25 μm, for example.

続いて、レジスト層７８、８０に対して、２層目の配線層を形成するための所定のパターンを露光し、その後、現像する。これにより、レジスト層７８、８０が所定のパターンにパターニングされる（図９（ｂ））。   Subsequently, a predetermined pattern for forming the second wiring layer is exposed to the resist layers 78 and 80, and then developed. Thereby, the resist layers 78 and 80 are patterned into a predetermined pattern (FIG. 9B).

次に、電解めっきにより、上面側及び下面側に、導電層８２、８４を形成する（図１０（ａ））。パターニングされたレジスト層７８、８０をマスクとして、上面側はシード層７６を給電層として導電層８２が電解めっきされ、下面側は導電層７４を給電層として導電層８４が電解めっきされる。導電層８２、８４は、例えば、電解銅めっきによる銅層である。導電層８２、８４は、例えば、約５〜１５μｍ厚である。   Next, conductive layers 82 and 84 are formed on the upper surface side and the lower surface side by electrolytic plating (FIG. 10A). Using the patterned resist layers 78 and 80 as a mask, the conductive layer 82 is electrolytically plated using the seed layer 76 as a power feeding layer on the upper surface side, and the conductive layer 84 is electrolytically plated on the lower surface side using the conductive layer 74 as a power feeding layer. The conductive layers 82 and 84 are, for example, copper layers formed by electrolytic copper plating. The conductive layers 82 and 84 are about 5 to 15 μm thick, for example.

下面側は、粗化された導電層７４を給電層として導電層８４が電解めっきされる。導電層７４は粗化されているので、微細なパターンの導電層８４の形成には適していない。   On the lower surface side, the conductive layer 84 is electrolytically plated using the roughened conductive layer 74 as a power feeding layer. Since the conductive layer 74 is roughened, it is not suitable for forming the conductive layer 84 with a fine pattern.

一方、上面側は、スパッタリングにより形成されたシード層７６を給電層として導電層８２を電解めっきするので、微細なパターンの導電層８２を形成することができる。   On the other hand, since the conductive layer 82 is electrolytically plated using the seed layer 76 formed by sputtering as the power feeding layer, the conductive layer 82 with a fine pattern can be formed.

次に、上面側及び下面側のレジスト層７８、８０を剥離する（図１０（ｂ））。   Next, the resist layers 78 and 80 on the upper surface side and the lower surface side are removed (FIG. 10B).

次に、レジスト層７８、８０の剥離により、絶縁層６０、６４上に露出したシード層７６、導電層７４を、例えば、フラッシュエッチングにより、除去する（図１１（ａ））。   Next, by removing the resist layers 78 and 80, the seed layer 76 and the conductive layer 74 exposed on the insulating layers 60 and 64 are removed by, for example, flash etching (FIG. 11A).

その結果、上述したセミアディティブ工法により、コア基板３２の上面側及び下面側に、それぞれ、２層目の配線層８６、８８が形成される（図１１（ａ））。   As a result, the second wiring layers 86 and 88 are formed on the upper surface side and the lower surface side of the core substrate 32 by the semi-additive method described above, respectively (FIG. 11A).

上面側の配線層８６は、半導体チップ２８の接続端子（図示せず）に接続するために微細であることが要求される。それに対し、下面側の配線層８８は、他の配線基板（図示せず）に接続するので、上面側の配線層８６ほど微細ではない。   The wiring layer 86 on the upper surface side is required to be fine so as to be connected to a connection terminal (not shown) of the semiconductor chip 28. On the other hand, the lower wiring layer 88 is not as fine as the upper wiring layer 86 because it is connected to another wiring board (not shown).

次に、上面側及び下面側に３層目の配線層を形成するために、図５に示す三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、上面側に、絶縁層９０と保護層９２とを仮付けする。絶縁層９０は、例えば、約３０μｍ厚である。また、下面側に、絶縁層９４と保護層９６とを仮付けする。絶縁層９４は、例えば、約３０μｍ厚である（図１１（ｂ））。   Next, in order to form a third wiring layer on the upper surface side and the lower surface side, the protective film 56 is peeled off from the interlayer insulating material 58 having a three-layer structure shown in FIG. The layer 92 is temporarily attached. The insulating layer 90 is about 30 μm thick, for example. In addition, an insulating layer 94 and a protective layer 96 are temporarily attached to the lower surface side. The insulating layer 94 is, for example, about 30 μm thick (FIG. 11B).

続いて、図１１（ｂ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層８６上に絶縁層９０と保護層９２とが積層され、下面側の配線層８８上に絶縁層９４と保護層９６とが積層される（図１２（ｂ））。   Subsequently, as illustrated in FIG. 11B, when the core substrate 32 is pressurized and heated using, for example, a vacuum laminator, the insulating layer 90 and the protective layer 92 are formed on the wiring layer 86 on the upper surface side of the core substrate 32. And an insulating layer 94 and a protective layer 96 are laminated on the lower wiring layer 88 (FIG. 12B).

次に、上面側の絶縁層９０と保護層９２に、例えば、レーザ加工により、配線層８６に達する開口９８を形成する（図１２（ｂ））。開口９８はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Next, an opening 98 reaching the wiring layer 86 is formed in the upper insulating layer 90 and the protective layer 92 by, for example, laser processing (FIG. 12B). The opening 98 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example.

同様に、下面側の絶縁層９４と保護層９６に、例えば、レーザ加工により、配線層８８に達する開口１００を形成する（図１２（ｂ））。開口１００はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Similarly, the opening 100 reaching the wiring layer 88 is formed in the insulating layer 94 and the protective layer 96 on the lower surface side by, for example, laser processing (FIG. 12B). The opening 100 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example.

図１２（ｂ）の工程は、図７（ａ）の工程に対応する。図１２（ｂ）の工程以降、図７（ｂ）から図１１（ａ）と同様の工程を繰り返し、３層目の配線層を形成する。   The process of FIG. 12B corresponds to the process of FIG. After the step of FIG. 12B, the same steps as in FIGS. 7B to 11A are repeated to form a third wiring layer.

以降、上記した工程を繰り返し、必要に応じて、上述したセミアディティブ工法により、４層目、５層目、・・・の配線層を形成する。   Thereafter, the above-described steps are repeated, and if necessary, the fourth, fifth,... Wiring layers are formed by the above-described semi-additive method.

このようにして、基板の両面に対して同時に配線層を形成するプロセスを大きく変更することなく、配線基板の、半導体チップが搭載される側の面と、他の配線基板に接続される側の面とで、微細度の異なる配線層を形成することができる。   In this way, without significantly changing the process of simultaneously forming the wiring layer on both sides of the substrate, the side of the wiring substrate on which the semiconductor chip is mounted and the side connected to the other wiring substrate Wiring layers having different finenesses can be formed on the surface.

［第２実施形態］
（配線基板の製造方法）
第２実施形態による配線基板の製造方法について図１３乃至図２０を用いて説明する。図１３は第２実施形態による配線基板の製造方法で使用する層間絶縁材料を示す図である。図１４乃至図２０は第２実施形態による配線基板の製造方法を示す工程断面図である。 [Second Embodiment]
(Method for manufacturing a wiring board)
A method of manufacturing a wiring board according to the second embodiment will be described with reference to FIGS. FIG. 13 is a view showing an interlayer insulating material used in the method for manufacturing a wiring board according to the second embodiment. 14 to 20 are process cross-sectional views illustrating a method of manufacturing a wiring board according to the second embodiment.

本実施形態では、第１実施形態と同様に、上側の面と下側の面とで、配線層の微細度が異なる配線基板を製造する。   In the present embodiment, as in the first embodiment, a wiring board in which the fineness of the wiring layer is different between the upper surface and the lower surface is manufactured.

まず、第１実施形態と同様にして、図２（ａ）乃至図４（ｃ）の工程を順次実行し、コア基板３２の上面及び下面に、所定の形状にパターニングされた導電層３４、３６、４０、４６を形成する。   First, similarly to the first embodiment, the steps of FIG. 2A to FIG. 4C are sequentially performed, and the conductive layers 34 and 36 patterned in a predetermined shape on the upper and lower surfaces of the core substrate 32. , 40, 46 are formed.

パターニングされた導電層３４、４０、４６のうちのコア基板３２の上面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、上面側の最下層の配線層５０となる。   Of the patterned conductive layers 34, 40, 46, the portion located on the upper surface side of the core substrate 32 becomes the lowermost wiring layer 50 on the upper surface side that is directly connected to the through electrode 43 of the core substrate 32.

パターニングされた導電層３６、４０、４６のうちのコア基板３２の下面側に位置する部分は、コア基板３２の貫通電極４３に直接接続される、下面側の最下層の配線層５１となる。   Of the patterned conductive layers 36, 40, 46, the portion located on the lower surface side of the core substrate 32 becomes the lowermost wiring layer 51 on the lower surface side that is directly connected to the through electrode 43 of the core substrate 32.

次に、図１３に示すように、保護層１０２に転写銅層１０４と絶縁層１０６と保護フィルム１０８とが積層された四層構造の転写銅層付き層間絶縁材料１１０を用意する。転写銅付き層間絶縁材料１１０は、ロール１１１に巻かれて提供されている。   Next, as shown in FIG. 13, an interlayer insulating material 110 with a transfer copper layer having a four-layer structure in which a transfer copper layer 104, an insulating layer 106, and a protective film 108 are laminated on the protective layer 102 is prepared. The inter-layer insulating material 110 with transfer copper is provided by being wound around a roll 111.

保護層１０２は、例えば、ＰＥＴ（ポリエチレンテレフタラート：Polyethylene terephthalate）である。絶縁層１０６は、例えば、ＡＢＦ（Ajinomoto Build-Up Film）である。保護フィルム１０８は、例えば、ＯＲＰ（延伸ポリプロピレン：oriented polypropylene）である。   The protective layer 102 is, for example, PET (Polyethylene terephthalate). The insulating layer 106 is, for example, ABF (Ajinomoto Build-Up Film). The protective film 108 is, for example, ORP (oriented polypropylene).

保護層１０２は、例えば、約３０〜４０μｍ厚である。転写銅層１０４は、例えば、約０．５〜１．５μｍ厚である。絶縁層１０６は、例えば、約２０〜５０μｍ厚である。保護フィルム１０８は、例えば、約１０〜２０μｍ厚である。   The protective layer 102 has a thickness of about 30 to 40 μm, for example. The transfer copper layer 104 is about 0.5 to 1.5 μm thick, for example. The insulating layer 106 has a thickness of about 20 to 50 μm, for example. The protective film 108 is about 10-20 micrometers thick, for example.

また、図５に示すように、保護層５２に絶縁層５４と保護フィルム５６とが積層された三層構造の層間絶縁材料５８を用意する。層間絶縁材料５８は、ロール５９に巻かれて提供されている。   Further, as shown in FIG. 5, an interlayer insulating material 58 having a three-layer structure in which an insulating layer 54 and a protective film 56 are laminated on the protective layer 52 is prepared. The interlayer insulating material 58 is provided by being wound around a roll 59.

次に、図５に示す、三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、コア基板３２の下面に、絶縁層５４と保護層５２とを仮付けする（図１４（ａ））。絶縁層５４は、例えば、約４０μｍ厚である。   Next, the protective film 56 is peeled off from the interlayer insulating material 58 having a three-layer structure shown in FIG. 5, and the insulating layer 54 and the protective layer 52 are temporarily attached to the lower surface of the core substrate 32 (FIG. 14A). . The insulating layer 54 is about 40 μm thick, for example.

また、図１３に示す、四層構造の層間絶縁材料１１０から保護フィルム１０８を剥がして、コア基板３２の上面に、絶縁層１０６と転写銅層１０４と保護層１０２とを仮付けする（図１４（ａ））。絶縁層１０６は、例えば、約４０μｍ厚である。   Also, the protective film 108 is peeled off from the interlayer insulating material 110 having a four-layer structure shown in FIG. 13, and the insulating layer 106, the transfer copper layer 104, and the protective layer 102 are temporarily attached to the upper surface of the core substrate 32 (FIG. 14). (A)). The insulating layer 106 has a thickness of about 40 μm, for example.

なお、コア基板３２の下面への絶縁層５４と保護層５２の仮付けと、コア基板３２の上面への絶縁層１０６と転写銅層１０４と保護層１０２の仮付けは、片面ずつ行ってもよいし、両面同時に行ってもよい。   The insulating layer 54 and the protective layer 52 may be temporarily attached to the lower surface of the core substrate 32, and the insulating layer 106, the transfer copper layer 104, and the protective layer 102 may be temporarily attached to the upper surface of the core substrate 32. You may perform both sides simultaneously.

続いて、図１４（ａ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層５０上に絶縁層１１６と転写銅層１１８と保護層１２０とが積層され、下面側の配線層５１上に絶縁層１１２と保護層１１４とが積層される（図１４（ｂ））。   Subsequently, as shown in FIG. 14A, when the core substrate 32 is pressurized and heated using, for example, a vacuum laminator, the insulating layer 116 and the transfer copper layer are formed on the wiring layer 50 on the upper surface side of the core substrate 32. 118 and the protective layer 120 are laminated, and the insulating layer 112 and the protective layer 114 are laminated on the wiring layer 51 on the lower surface side (FIG. 14B).

次に、上面側の絶縁層１１６と転写銅層１１８と保護層１２０に、例えば、レーザ加工により、配線層５０に達する開口１２２を形成する（図１５（ａ））。開口１２２はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Next, an opening 122 reaching the wiring layer 50 is formed in the insulating layer 116, the transfer copper layer 118, and the protective layer 120 on the upper surface side by, for example, laser processing (FIG. 15A). The opening 122 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example.

このように保護層１２０上からレーザ加工により保護層１２０と転写銅層１１８と絶縁層１１６に開口１２２を形成すると、保護層１２０を剥がしてからレーザ加工により転写銅層１１８と絶縁層１１６に開口１２２を形成する場合よりも、小さな径の開口１２２を形成することができる。 With such a laser processing from above the protective layer 120 and the protective layer 120 and the transfer copper layer 118 to form an opening 122 in the insulating layer 116, an opening in the insulating layer 116 and the transfer copper layer 118 by laser processing from peeling the protective layer 120 The opening 122 having a smaller diameter can be formed as compared with the case where the 122 is formed.

同様に、下面側の絶縁層１１２と保護層１１４に、例えば、レーザ加工により、配線層５１に達する開口１２４を形成する（図１５（ａ））。開口１２４はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Similarly, an opening 124 reaching the wiring layer 51 is formed in the insulating layer 112 and the protective layer 114 on the lower surface side by, for example, laser processing (FIG. 15A). The opening 124 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example.

このように保護層１１２上からレーザ加工により保護層１１４と絶縁層１１３に開口１２４を形成すると、保護層１１２を剥がしてからレーザ加工により絶縁層１１３に開口１２４を形成する場合よりも、小さな径の開口１２４を形成することができる。 When forming an opening 124 in the protective layer 114 and the insulating layer 113 by laser processing from above the protective layer 112 in this manner, than the case of forming the openings 124 in the insulating layer 113 by laser processing from peeling the protective layer 112, a small diameter Can be formed.

次に、下面側の保護層１１４を剥離する（図１５（ｂ））。例えば、自動フィルムピーラーを用いて保護層１１４を剥離する。または、作業者が手により保護層１１４を剥離する。   Next, the protective layer 114 on the lower surface side is peeled off (FIG. 15B). For example, the protective layer 114 is peeled off using an automatic film peeler. Alternatively, the worker peels off the protective layer 114 by hand.

続いて、デスミア処理を行う。デスミア処理としては、上述したような、ウエットデスミア処理又はドライデスミア処理が可能である。   Subsequently, desmear processing is performed. As the desmear process, the wet desmear process or the dry desmear process as described above can be performed.

これにより、レーザ加工により生じたスミア（樹脂残渣）を除去すると共に、下面側の絶縁層１１２の表面、及び開口１２４の内壁を粗化する。また、上面側の開口１２２の内壁を粗化する。上面側の絶縁層１１６の表面は、転写銅層１１８と保護層１２０で覆われているので粗化されない。   Thus, smear (resin residue) generated by laser processing is removed, and the surface of the insulating layer 112 on the lower surface side and the inner wall of the opening 124 are roughened. Further, the inner wall of the opening 122 on the upper surface side is roughened. Since the surface of the insulating layer 116 on the upper surface side is covered with the transfer copper layer 118 and the protective layer 120, it is not roughened.

なお、上記実施形態では、上面側の絶縁層１１６と転写銅層１１８と保護層１２０に開口１２２を形成し、下面側の絶縁層１１２と保護層１１４に開口１２４を形成した後に、下面側の保護層１１４を剥離している。   In the above embodiment, the opening 122 is formed in the insulating layer 116, the transfer copper layer 118, and the protective layer 120 on the upper surface side, and the opening 124 is formed in the insulating layer 112 and the protective layer 114 on the lower surface side. The protective layer 114 is peeled off.

しかしながら、下面側の保護層１１４を剥離した後に、上面側の絶縁層１１６と転写銅層１１８と保護層１２０に開口１２２を形成し、下面側の絶縁層１１２に開口１２４を形成するようにしてもよい。   However, after removing the protective layer 114 on the lower surface side, an opening 122 is formed in the insulating layer 116 on the upper surface side, the transfer copper layer 118, and the protective layer 120, and an opening 124 is formed in the insulating layer 112 on the lower surface side. Also good.

次に、無電解めっきにより導電層１２６、１２８を形成する（図１６（ａ））。上面側の保護層１２０上と開口１２２内壁に導電層１２６を形成し、下面側の絶縁層１１２上と開口１２４内壁に導電層１２８を形成する。導電層１２６、１２８は、例えば、無電解銅めっきによる銅層である。導電層１２６、１２８は、例えば、約０．５〜１．５μｍ厚である。   Next, conductive layers 126 and 128 are formed by electroless plating (FIG. 16A). A conductive layer 126 is formed on the protective layer 120 on the upper surface side and the inner wall of the opening 122, and a conductive layer 128 is formed on the insulating layer 112 on the lower surface side and the inner wall of the opening 124. The conductive layers 126 and 128 are, for example, copper layers formed by electroless copper plating. The conductive layers 126 and 128 are about 0.5 to 1.5 μm thick, for example.

次に、上面側の保護層１２０を剥離して転写銅層１１８を露出させる（図１６（ｂ））。例えば、自動フィルムピーラーを用いて保護層１２０を剥離する。または、作業者が手により保護層１２０を剥離する。   Next, the protective layer 120 on the upper surface side is peeled off to expose the transfer copper layer 118 (FIG. 16B). For example, the protective layer 120 is peeled off using an automatic film peeler. Alternatively, the worker peels off the protective layer 120 by hand.

保護層１２０と共に、保護層１２０上及び保護層１２０の側面である開口１２２内壁に形成された導電層１２６も剥離されるが、絶縁層１１６の側面である開口１２２内壁に形成された導電層１２６は剥離されない。その結果、上面側には、転写銅層１１８と、開口１２２内壁に形成された導電層１２６とが残存する（図１６（ｂ））。   Along with the protective layer 120, the conductive layer 126 formed on the protective layer 120 and on the inner wall of the opening 122 that is the side surface of the protective layer 120 is also peeled off, but the conductive layer 126 formed on the inner wall of the opening 122 that is the side surface of the insulating layer 116. Is not peeled off. As a result, the transfer copper layer 118 and the conductive layer 126 formed on the inner wall of the opening 122 remain on the upper surface side (FIG. 16B).

次に、上面側及び下面側に、感光性ドライフィルムレジストのレジスト層１２９、１３０をそれぞれ積層する。レジスト層１２９、１３０は、例えば、約１０〜２５μｍ厚である。   Next, resist layers 129 and 130 of a photosensitive dry film resist are laminated on the upper surface side and the lower surface side, respectively. The resist layers 129 and 130 are about 10 to 25 μm thick, for example.

続いて、レジスト層１２９、１３０に対して、２層目の配線層を形成するための所定のパターンを露光し、その後、現像する。これにより、レジスト層１２９、１３０が所定のパターンにパターニングされる（図１７（ａ））。   Subsequently, a predetermined pattern for forming a second wiring layer is exposed to the resist layers 129 and 130, and then developed. Thereby, the resist layers 129 and 130 are patterned into a predetermined pattern (FIG. 17A).

次に、電解めっきにより、上面側及び下面側に、導電層１３２、１３４を形成する（図１７（ｂ））。パターニングされたレジスト層１２９、１３０をマスクとして、上面側は転写銅層１１８と導電層１２６を給電層として導電層１３２が電解めっきされ、下面側は導電層１２８を給電層として導電層１３４が電解めっきされる。導電層１３２、１３４は、例えば、電解銅めっきによる銅層である。導電層１３２、１３４は、例えば、約５〜１５μｍ厚である。   Next, conductive layers 132 and 134 are formed on the upper surface side and the lower surface side by electrolytic plating (FIG. 17B). Using the patterned resist layers 129 and 130 as a mask, the conductive layer 132 is electrolytically plated on the upper surface side using the transfer copper layer 118 and the conductive layer 126 as a power feeding layer, and the conductive layer 134 is electrolyzed on the lower surface side using the conductive layer 128 as a power feeding layer. Plated. The conductive layers 132 and 134 are, for example, copper layers formed by electrolytic copper plating. The conductive layers 132 and 134 are about 5 to 15 μm thick, for example.

下面側は、粗化された導電層１２８を給電層として導電層１３４が電解めっきされる。導電層１２８は粗化されているので、微細なパターンの導電層１３４の形成には適していない。   On the lower surface side, the conductive layer 134 is electrolytically plated using the roughened conductive layer 128 as a power feeding layer. Since the conductive layer 128 is roughened, it is not suitable for forming the conductive layer 134 having a fine pattern.

一方、上面側は、転写銅層１１８を給電層として導電層１３２を電解めっきする。転写銅層１１８は、四層構造の層間絶縁材料１１０として提供されるものであるので、微細なパターンの導電層１３２を形成することができる。   On the other hand, on the upper surface side, the conductive layer 132 is electrolytically plated using the transfer copper layer 118 as a power feeding layer. Since the transfer copper layer 118 is provided as the interlayer insulating material 110 having a four-layer structure, the conductive layer 132 having a fine pattern can be formed.

次に、上面側及び下面側のレジスト層１２９、１３０を剥離する（図１８（ａ））。   Next, the upper and lower resist layers 129 and 130 are removed (FIG. 18A).

次に、レジスト層１２９、１３０の剥離により、絶縁層１１６、１１２上に露出した転写銅層１１８、導電層１２８を、例えば、フラッシュエッチングにより、除去する（図１８（ｂ））。   Next, the transfer copper layer 118 and the conductive layer 128 exposed on the insulating layers 116 and 112 are removed by, for example, flash etching by removing the resist layers 129 and 130 (FIG. 18B).

その結果、上述したセミアディティブ工法により、コア基板３２の上面側及び下面側に、それぞれ、２層目の配線層１３６、１３８が形成される（図１８（ｂ））。上面側の配線層１３６は、半導体チップ２８の接続端子（図示せず）に接続するために微細であることが要求される。それに対し、下面側の配線層１３８は、他の配線基板（図示せず）に接続するので、上面側の配線層１３６ほど微細ではない。   As a result, the second wiring layers 136 and 138 are respectively formed on the upper surface side and the lower surface side of the core substrate 32 by the semi-additive method described above (FIG. 18B). The wiring layer 136 on the upper surface side is required to be fine so as to be connected to a connection terminal (not shown) of the semiconductor chip 28. On the other hand, the lower wiring layer 138 is not as fine as the upper wiring layer 136 because it is connected to another wiring board (not shown).

次に、上面側及び下面側に３層目の配線層を形成するために、図５に示す、三層構造の層間絶縁材料５８から保護フィルム５６を剥がして、コア基板３２の下面に、絶縁層１４０と保護層１４２とを仮付けする（図１９（ａ））。絶縁層１４０は、例えば、約３０μｍ厚である。   Next, in order to form a third wiring layer on the upper surface side and the lower surface side, the protective film 56 is peeled off from the interlayer insulating material 58 having a three-layer structure shown in FIG. The layer 140 and the protective layer 142 are temporarily attached (FIG. 19A). The insulating layer 140 is about 30 μm thick, for example.

また、図１３に示す、四層構造の層間絶縁材料１１０から保護フィルム１０８を剥がして、コア基板３２の上面に、絶縁層１４４と転写銅層１４６と保護層１４８とを仮付けする（図１９（ａ））。絶縁層１４４は、例えば、約３０μｍ厚である。   In addition, the protective film 108 is peeled off from the interlayer insulating material 110 having a four-layer structure shown in FIG. (A)). The insulating layer 144 is about 30 μm thick, for example.

続いて、図１９（ａ）に示すように、例えば、真空ラミネーターを用いて、コア基板３２を加圧、加熱すると、コア基板３２の上面側の配線層１３６上に絶縁層１４４と転写銅層１４６と保護層１４８とが積層され、下面側の配線層１３８上に絶縁層１４０と保護層１４２とが積層される（図１９（ｂ））。   Subsequently, as shown in FIG. 19A, when the core substrate 32 is pressurized and heated using, for example, a vacuum laminator, the insulating layer 144 and the transfer copper layer are formed on the wiring layer 136 on the upper surface side of the core substrate 32. 146 and the protective layer 148 are laminated, and the insulating layer 140 and the protective layer 142 are laminated on the wiring layer 138 on the lower surface side (FIG. 19B).

次に、上面側の絶縁層１４４と転写銅層１４６と保護層１４８に、例えば、レーザ加工により、配線層１３６に達する開口１５０を形成する（図２０）。開口１５０はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。同様に、下面側の絶縁層１４０と保護層１４２に、例えば、レーザ加工により、配線層１３８に達する開口１５２を形成する（図２０）。開口１５２はテーパー形状であり、その底部は、例えば、約１０〜５０μｍ径である。   Next, an opening 150 reaching the wiring layer 136 is formed in the insulating layer 144, the transfer copper layer 146, and the protective layer 148 on the upper surface side by, for example, laser processing (FIG. 20). The opening 150 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example. Similarly, an opening 152 reaching the wiring layer 138 is formed in the insulating layer 140 and the protective layer 142 on the lower surface side by, for example, laser processing (FIG. 20). The opening 152 has a tapered shape, and the bottom thereof has a diameter of about 10 to 50 μm, for example.

図２０の工程は、図１５（ａ）の工程に対応する。   The process of FIG. 20 corresponds to the process of FIG.

以降、上記した工程を繰り返し、必要に応じて、上述したセミアディティブ工法により、４層目、５層目、・・・の配線層を形成する。   Thereafter, the above-described steps are repeated, and if necessary, the fourth, fifth,... Wiring layers are formed by the above-described semi-additive method.

このようにして、基板の両面に対して同時に配線層を形成するプロセスを大きく変更することなく、配線基板の、半導体チップが搭載される側の面と、他の配線基板に接続される側の面とで、微細度の異なる配線層を形成することができる。   In this way, without significantly changing the process of simultaneously forming the wiring layer on both sides of the substrate, the side of the wiring substrate on which the semiconductor chip is mounted and the side connected to the other wiring substrate Wiring layers having different finenesses can be formed on the surface.

［変形実施形態］
上記実施形態は一例であって、必要に応じて種々の変形が可能である。 [Modified Embodiment]
The above embodiment is an example, and various modifications can be made as necessary.

例えば、上記実施形態では、セミアディティブ工法により配線層を形成したが、フルアディティブ工法や、サブトラクティブ工法により配線層を形成してもよい。   For example, in the above embodiment, the wiring layer is formed by the semi-additive method, but the wiring layer may be formed by a full additive method or a subtractive method.

また、配線基板としては、両面にパターンがある両面基板、絶縁層と配線層を積み重ねた多層配線基板、半導体チップと回路基板の間を中継するインターポーザ等のあらゆる種類の配線基板であってもよい。   The wiring board may be any kind of wiring board such as a double-sided board having a pattern on both sides, a multilayer wiring board in which an insulating layer and a wiring layer are stacked, and an interposer that relays between a semiconductor chip and a circuit board. .

また、配線基板としては、樹脂からなる絶縁層やコア基板を用いたビルドアップ基板に限らず、他の態様の各種配線基板であってもよい。   Further, the wiring board is not limited to a build-up board using an insulating layer made of resin or a core board, but may be various kinds of wiring boards in other modes.

また、上記実施形態は、配線基板がはんだバンプを介してマザーボード等の他の基板と接続されているが、配線基板を他のマザーボード等に他の基板に接続する方法としては、ピン接触や、ワイヤボンディング等の他の方法でもよい。   In the above embodiment, the wiring board is connected to another board such as a motherboard via solder bumps, but as a method for connecting the wiring board to another board such as a motherboard, pin contact, Other methods such as wire bonding may be used.

以上、好適な実施形態について詳述したが、これら特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形や変更が可能である。   The preferred embodiments have been described in detail above, but are not limited to these specific embodiments, and various modifications and changes can be made within the scope of the gist described in the claims.

１０…配線基板
１２…コア基板
１４…貫通電極
１４ａ、１４ｂ、１４ｃ、１４ｄ…導電層
１６、１７…絶縁層
１８、１９…配線層
２０、２１…ソルダレジスト層
２０ａ、２１ａ…開口
２２…バンプ（接続端子）
２４…バンプ（接続端子）
２６…アンダーフィル樹脂
２８…半導体チップ
３０…銅張積層板
３２…コア基板
３４、３６…導電層
３８…開口
４０…導電層
４２…樹脂
４３…貫通電極
４６…導電層
４８…感光性樹脂フィルム
５０、５１…配線層
５２…保護層
５４…絶縁層
５６…保護フィルム
５８…層間絶縁材料
５９…ロール
６０…絶縁層
６２…保護層
６４…絶縁層
６６…保護層
６８、７０…開口
７２、７４…導電層
７６…シード層
７８、８０…レジスト層
８２、８４…導電層
８６、８８…配線層
９０…絶縁層
９２…保護層
９４…絶縁層
９６…保護層
９８、１００…開口
１０２…保護層
１０４…転写銅層
１０６…絶縁層
１０８…保護フィルム
１１０…転写銅層付き層間絶縁材料
１１１…ロール
１１２…絶縁層
１１４…保護層
１１６…絶縁層
１１８…転写銅層
１２０…保護層
１２２、１２４…開口
１２６、１２８…導電層
１２９、１３０…レジスト層
１３２、１３４…導電層
１３６、１３８…配線層
１４０…絶縁層
１４２…保護層
１４４…絶縁層
１４６…転写銅層
１４８…保護層
１５０、１５２…開口 DESCRIPTION OF SYMBOLS 10 ... Wiring board 12 ... Core board 14 ... Through-electrode 14a, 14b, 14c, 14d ... Conductive layer 16, 17 ... Insulating layer 18, 19 ... Wiring layer 20, 21 ... Solder resist layer 20a, 21a ... Opening 22 ... Bump ( Connecting terminal)
24 ... Bump (connection terminal)
26 ... Underfill resin 28 ... Semiconductor chip 30 ... Copper-clad laminate 32 ... Core substrates 34, 36 ... Conductive layer 38 ... Opening 40 ... Conductive layer 42 ... Resin 43 ... Through electrode 46 ... Conductive layer 48 ... Photosensitive resin film 50 51 ... Wiring layer 52 ... Protective layer 54 ... Insulating layer 56 ... Protective film 58 ... Interlayer insulating material 59 ... Roll 60 ... Insulating layer 62 ... Protective layer 64 ... Insulating layer 66 ... Protective layers 68, 70 ... Openings 72, 74 ... Conductive layer 76 ... seed layers 78 and 80 ... resist layers 82 and 84 ... conductive layers 86 and 88 ... wiring layer 90 ... insulating layer 92 ... protective layer 94 ... insulating layer 96 ... protective layer 98, 100 ... opening 102 ... protective layer 104 Transfer copper layer 106 Insulating layer 108 Protective film 110 Interlayer insulating material 111 with transfer copper layer Roll 112 Insulating layer 114 Protective layer 116 Insulating layer 118 Transfer copper layer 120 Protective layer 1 2, 124 ... openings 126, 128 ... conductive layers 129, 130 ... resist layers 132, 134 ... conductive layers 136, 138 ... wiring layers 140 ... insulating layers 142 ... protective layers 144 ... insulating layers 146 ... transfer copper layers 148 ... protective layers 150, 152 ... opening

Claims (12)

コア基板の一方の面側に、積層された第１の絶縁層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
前記第１の絶縁層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、
前記第２の保護層を剥離する第３の工程と、
前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
前記第１の保護層上及び前記第１の開口の内壁に第１の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第２の導電層を形成する第５の工程と、
前記第１の保護層を、前記第１の保護層上に形成された前記第１の導電層と共に除去する第６の工程と、
ドライプロセスにより、前記第１の絶縁層上及び前記第１の開口の内壁に第３の導電層を形成する第７の工程と、
電解めっきにより、前記第３の導電層を給電層として、前記第３の導電層上に第１の配線層を形成し、同時に、前記第２の導電層を給電層として、前記第２の導電層上に第２の配線層を形成する第８の工程と
を有することを特徴とする配線基板の製造方法。 On one surface of the core substrate, stacking a first insulating layer stacked with the first protective layer so that the first insulating layer opposite to the core substrate, the other surface of the core substrate A first step of laminating a laminated second insulating layer and a second protective layer so that the second insulating layer faces the core substrate;
A second step of forming a first opening in the first insulating layer and the first protective layer, and forming a second opening in the second insulating layer and the second protective layer;
A third step of peeling off the second protective layer;
A fourth step of simultaneously roughening the inner wall of the first opening, the second insulating layer and the inner wall of the second opening;
A first conductive layer is formed on the first protective layer and the inner wall of the first opening, and simultaneously, a second conductive layer is formed on the second insulating layer and the inner wall of the second opening. And a fifth step
A sixth step of removing the first protective layer together with the first conductive layer formed on the first protective layer;
A seventh step of forming a third conductive layer on the first insulating layer and on the inner wall of the first opening by a dry process;
By electrolytic plating, the third conductive layer is used as a power supply layer, and a first wiring layer is formed on the third conductive layer. At the same time, the second conductive layer is used as a power supply layer, and the second conductive layer is used. And an eighth step of forming a second wiring layer on the layer. コア基板の一方の面側に、積層された第１の絶縁層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
前記第２の保護層を剥離する第２の工程と、
前記第１の絶縁層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層に第２の開口を形成する第３の工程と、
前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
前記第１の保護層上及び前記第１の開口の内壁に第１の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第２の導電層を形成する第５の工程と、
前記第１の保護層を、前記第１の保護層上に形成された前記第１の導電層と共に除去する第６の工程と、
ドライプロセスにより、前記第１の絶縁層上及び前記第１の開口の内壁に第３の導電層を形成する第７の工程と、
電解めっきにより、前記第３の導電層を給電層として、前記第３の導電層上に第１の配線層を形成し、同時に、前記第２の導電層を給電層として、前記第２の導電層上に第２の配線層を形成する第８の工程と
を有することを特徴とする配線基板の製造方法。 On one surface of the core substrate, stacking a first insulating layer stacked with the first protective layer so that the first insulating layer opposite to the core substrate, the other surface of the core substrate A first step of laminating a laminated second insulating layer and a second protective layer so that the second insulating layer faces the core substrate;
A second step of peeling off the second protective layer;
A third step of forming a first opening in the first insulating layer and the first protective layer and forming a second opening in the second insulating layer;
A fourth step of simultaneously roughening the inner wall of the first opening, the second insulating layer and the inner wall of the second opening;
A first conductive layer is formed on the first protective layer and the inner wall of the first opening, and simultaneously, a second conductive layer is formed on the second insulating layer and the inner wall of the second opening. And a fifth step
A sixth step of removing the first protective layer together with the first conductive layer formed on the first protective layer;
A seventh step of forming a third conductive layer on the first insulating layer and on the inner wall of the first opening by a dry process;
By electrolytic plating, the third conductive layer is used as a power supply layer, and a first wiring layer is formed on the third conductive layer. At the same time, the second conductive layer is used as a power supply layer, and the second conductive layer is used. And an eighth step of forming a second wiring layer on the layer. 請求項１記載の配線基板の製造方法において、
前記第２の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of Claim 1,
The second step is a step of forming the first opening and the second opening by laser processing,
The fourth step is a step of performing a desmear process for removing smear generated by laser processing. 請求項２記載の配線基板の製造方法において、 前記第３の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
ことを特徴とする配線基板の製造方法。 The method for manufacturing a wiring board according to claim 2, wherein the third step is a step of forming the first opening and the second opening by laser processing,
The fourth step is a step of performing a desmear process for removing smear generated by laser processing. 請求項１乃至４のいずれか１項に記載の配線基板の製造方法において、
前記第１の配線層が形成される前記コア基板の一方の面は、半導体チップが搭載される側の面である
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of any one of Claims 1 thru | or 4,
One surface of the core substrate on which the first wiring layer is formed is a surface on a side on which a semiconductor chip is mounted. A method for manufacturing a wiring substrate, wherein: 請求項１乃至５のいずれか１項に記載の配線基板の製造方法において、
前記第８の工程の後、前記第１の工程乃至前記第８の工程を繰り返す
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of any one of Claims 1 thru | or 5,
After the eighth step, the first step to the eighth step are repeated. A method for manufacturing a wiring board, comprising: コア基板の一方の面側に、積層された第１の絶縁層と第１の導電層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
前記第１の絶縁層と前記第１の導電層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層と前記第２の保護層に第２の開口を形成する第２の工程と、
前記第２の保護層を剥離する第３の工程と、
前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
前記第１の保護層上及び前記第１の開口の内壁に第２の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第３の導電層を形成する第５の工程と、
前記第１の保護層を、前記第１の保護層上に形成された前記第２の導電層と共に除去する第６の工程と、
電解めっきにより、前記第１の導電層及び前記第１の開口の内壁に形成された前記第２の導電層を給電層として、前記第１の導電層上及び前記第２の導電層上に第１の配線層を形成し、同時に、前記第３の導電層を給電層として、前記第３の導電層上に第２の配線層を形成する第７の工程と
を有することを特徴とする配線基板の製造方法。 On one surface of the core substrate, stacking a first insulating layer stacked with the first conductive layer and the first protective layer so that the first insulating layer opposite to the core substrate, wherein on the other surface of the core substrate, a first step the second insulating layer and said second insulating layer and a second protective layer laminated are stacked to face the core substrate,
A first opening is formed in the first insulating layer, the first conductive layer, and the first protective layer, and a second opening is formed in the second insulating layer and the second protective layer. A second step;
A third step of peeling off the second protective layer;
A fourth step of simultaneously roughening the inner wall of the first opening, the second insulating layer and the inner wall of the second opening;
A second conductive layer is formed on the first protective layer and on the inner wall of the first opening, and at the same time, a third conductive layer is formed on the second insulating layer and the inner wall of the second opening. And a fifth step
A sixth step of removing the first protective layer together with the second conductive layer formed on the first protective layer;
By electrolytic plating, the first conductive layer and the second conductive layer formed on the inner wall of the first opening are used as a power feeding layer on the first conductive layer and the second conductive layer. And a seventh step of forming a second wiring layer on the third conductive layer using the third conductive layer as a power feeding layer at the same time. A method for manufacturing a substrate. コア基板の一方の面側に、積層された第１の絶縁層と第１の導電層と第１の保護層とを前記第１の絶縁層が前記コア基板と対向するように積層し、前記コア基板の他方の面側に、積層された第２の絶縁層と第２の保護層とを前記第２の絶縁層が前記コア基板と対向するように積層する第１の工程と、
前記第２の保護層を剥離する第２の工程と、
前記第１の絶縁層と前記第１の導電層と前記第１の保護層に第１の開口を形成し、前記第２の絶縁層に第２の開口を形成する第３の工程と、
前記第１の開口の内壁、前記第２の絶縁層上及び前記第２の開口の内壁を同時に粗化する第４の工程と、
前記第１の保護層上及び前記第１の開口の内壁に第２の導電層を形成し、同時に、前記第２の絶縁層上及び前記第２の開口の内壁に第３の導電層を形成する第５の工程と、
前記第１の保護層を、前記第１の保護層上に形成された前記第２の導電層と共に除去する第６の工程と、
電解めっきにより、前記第１の導電層及び前記第１の開口の内壁に形成された前記第２の導電層を給電層として、前記第１の導電層上及び前記第２の導電層上に第１の配線層を形成し、同時に、前記第３の導電層を給電層として、前記第３の導電層上に第２の配線層を形成する第７の工程と
を有することを特徴とする配線基板の製造方法。 On one surface of the core substrate, stacking a first insulating layer stacked with the first conductive layer and the first protective layer so that the first insulating layer opposite to the core substrate, wherein on the other surface of the core substrate, a first step the second insulating layer and said second insulating layer and a second protective layer laminated are stacked to face the core substrate,
A second step of peeling off the second protective layer;
A third step of forming a first opening in the first insulating layer, the first conductive layer, and the first protective layer, and forming a second opening in the second insulating layer;
A fourth step of simultaneously roughening the inner wall of the first opening, the second insulating layer and the inner wall of the second opening;
A second conductive layer is formed on the first protective layer and on the inner wall of the first opening, and at the same time, a third conductive layer is formed on the second insulating layer and the inner wall of the second opening. And a fifth step
A sixth step of removing the first protective layer together with the second conductive layer formed on the first protective layer;
By electrolytic plating, the first conductive layer and the second conductive layer formed on the inner wall of the first opening are used as a power feeding layer on the first conductive layer and the second conductive layer. And a seventh step of forming a second wiring layer on the third conductive layer using the third conductive layer as a power feeding layer at the same time. A method for manufacturing a substrate. 請求項７記載の配線基板の製造方法において、
前記第２の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of Claim 7,
The second step is a step of forming the first opening and the second opening by laser processing,
The fourth step is a step of performing a desmear process for removing smear generated by laser processing. 請求項８記載の配線基板の製造方法において、
前記第３の工程は、レーザ加工により前記第１の開口及び前記第２の開口を形成する工程であり、
前記第４の工程は、レーザ加工により生じたスミアを除去するデスミア処理を行う工程である
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of Claim 8,
The third step is a step of forming the first opening and the second opening by laser processing,
The fourth step is a step of performing a desmear process for removing smear generated by laser processing. 請求項７乃至１０のいずれか１項に記載の配線基板の製造方法において、
前記第１の配線層が形成される前記コア基板の一方の面は、半導体チップが搭載される側の面である
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of any one of Claims 7 thru | or 10,
One surface of the core substrate on which the first wiring layer is formed is a surface on a side on which a semiconductor chip is mounted. A method for manufacturing a wiring substrate, wherein: 請求項７乃至１１のいずれか１項に記載の配線基板の製造方法において、
前記第７の工程の後、前記第１の工程乃至前記第７の工程を繰り返す
ことを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of any one of Claims 7 thru | or 11,
After the seventh step, the first step to the seventh step are repeated. A method for manufacturing a wiring board, comprising:
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