以下、図面を参照して開示する技術の実施の形態の一例を詳細に説明する。
〔第1の実施形態〕
図1には、第1の実施形態に係る基板電位検出回路10を示す。基板電位検出回路10は、基板電圧出力回路12、比較回路として機能するコンパレータ14、及び参照電圧出力回路16を備える。検出電圧出力回路12は、開示の技術における検出電圧出力回路の一例であり、参照電圧出力回路16は、開示の技術における参照電圧検出回路の一例である。
図2に示すように、基板電位検出回路10は、LSIやVLSIなどの半導体集積回路(以下、LSI18と称する)に設けることができる。LSI18は、開示の技術における基板、半導体集積回路の一例である。LSI18は、MOSFETを相補形に配置したゲート構造を有することができる。このようなLSI18は、CMOSデバイスであり、同一のチップ上にアナログ回路20及びデジタル回路22を混載することができる。
LSI18では、アナログ回路20、デジタル回路22の各々に一つ又は複数の計測点P(図1参照)が設定される。基板電位検出回路10は、基板電圧出力回路12の入力端子がLSI18上の計測点Pに接続されている。なお、基板電位検出回路10は、計測点Pごとに設けてもよく、また、複数の計測点Pに対して一つの基板電位検出回路10を設けることもできる。複数の計測点Pに対して一つの基板電位検出回路10を設ける場合、トランスミッションゲートなどを含むスイッチを用いることができる。スイッチを用いる場合、複数の計測点Pから1箇所ずつ順に選択し、選択した計測点Pを基板電位検出回路10の基板電圧出力回路12に接続するように切り替えればよい。
図1に示すように、例えば、LSI18のp+領域24を計測点Pとする場合、p+領域24が基板電圧出力回路12に接続される。これにより、検知電位出力回路10は、計測点Pの電位(p+領域24の電位)に応じた電圧Vpが基板電圧出力回路12に入力される。
基板電圧出力回路12は、入力される電圧Vpを、コンパレータ14で比較可能な電圧レベルにシフトし、シフトした電圧Vsfをコンパレータ14へ出力する。これにより、コンパレータ14には、入力電圧Vin+として電圧Vsfが入力される。
また、コンパレータ14には、入力電圧Vin−として参照電圧出力回路16から出力される参照電圧Vrefが入力される。コンパレータ14は、電圧Vsfと参照電圧Vrefとを比較し、電圧Vsfと参照電圧Vrefとの大小関係に応じてレベルが切り替わる出力電圧Voutを出力端子Qから出力する。基板電位検出回路10は、コンパレータ14の出力電圧Voutが、Highレベル(論理H、以下、Hレベルとする)か、Lowレベル(論理L、以下、Lレベルとする)かにより、計測点Pの電位を判定する。
なお、第1の実施形態に係るコンパレータ14は、電圧Vsfが参照電圧Vrefより低い場合、出力電圧VoutがHレベルとなり、電圧Vsfが参照電圧Vrefより高くなることで出力電圧VoutがLレベルに切り替わる。以下、コンパレータ14の出力電圧Voutを判定信号Fcともいう。
図3(A)には、基板電圧出力回路12の一例を示す。基板電圧出力回路12は、トランジスタMa、Mb、Mc及び電流Irefを生成する電流源26を備える。図1に示すように、第1の実施形態では、測定点Pの一例として電位が0vのp+領域24を適用している。ここから、図3(A)に示すように、基板電圧出力回路12は、トランジスタMa、Mb、McとしてP型MOSトランジスタを用いている。
基板電圧出力回路12は、トランジスタMa及びトランジスタMbのソースSの各々に電圧VDDが印加される。トランジスタMaは、ドレインDに電流源26が接続され、この電流源26を介して接地されている。また、トランジスタMa及びトランジスタMbは、各々のゲートGが互いに接続され、かつ、トランジスタMaのドレインDに接続されている。トランジスタMbは、ドレインDにトランジスタMcのソースSが接続され、トランジスタMcは、ドレインDが接地され、ゲートGに入力電圧Vinとして電圧Vpが入力される。
すなわち、電圧検出回路12は、トランジスタMb、Mcを用いたソースフォロワ(source follower)回路28を含み、また、電流源26及びトランジスタMa、Mbによりカレントミラー回路30を含む。ソースフォロワ回路28は、開示の技術における検出電圧出力回路のソースフォロワ回路の一例である。
これにより、基板電圧出力回路12は、トランジスタMcのゲートGに入力される電圧Vpを、所定の電圧レベルにシフトさせて、トランジスタMbのドレインDとトランジスタMcのソースSとの間のノード32から出力電圧Voutとして出力する。基板電圧出力回路12の出力電圧Voutは、電圧Vpを電圧Vshiftだけシフトした電圧Vsf(Vsf=Vp+Vshift)となる。
なお、第1の実施形態では、基板電圧出力回路12にカレントミラー回路30を用いているが、これに限らず、例えば、トランジスタMbを電流源とするソースフォロワ回路であっても良い。また、基板電圧出力回路12は、計測点Pの電位を予め設定した電圧だけシフトして出力する任意の構成を適用することができる。さらに、第1の実施形態では、計測点PをLSI18内のP+領域24を適用するが、これに限らず、LSI18上の任意の領域の電位を検出するものであってもよく、基板電圧出力回路12は、電位を検出する領域に応じた構成とすればよい。
一方、図3(B)には、第1の実施形態に係るコンパレータ14を示す。コンパレータ14は、トランジスタMd、Me、Mfを備える。トランジスタMd、Me、Mfは、N型MOSトランジスタが用いられている。トランジスタMdは、ソースSが接地され、ゲートGに供給されるバイアス電圧Vbiasにより動作する。トランジスタMdは、ドレインDにトランジスタMe及びトランジスタMfのソースSの各々が接続されている。これにより、コンパレータ14は、差動増幅器34が形成され、差動増幅器34は、入力電圧Vin+としてトランジスタMeのゲートGに電圧Vsfが入力され、入力電圧Vin−としてトランジスタMfのゲートGに参照電圧Vrefが入力される。
また、コンパレータ14は、トランジスタMg、Mhを備える。トランジスタMg、Mhは、P型MOSトランジスタが用いられ、各々のソースSに電圧VDDが印加される。トランジスタMgは、ドレインDにトランジスタMeのドレインDが接続され、トランジスタMhは、ドレインDにトランジスタMfのドレインDが接続されている。また、トランジスタMgは、ゲートGがトランジスタMf、トランジスタMhの各々のドレインDに接続され、トランジスタMhは、ゲートGがトランジスタMe、トランジスタMgの各々のドレインDに接続されている。
コンパレータ14は、トランジスタMiを備える。トランジスタMiは、N型MOSトランジスタが用いられ、ドレインDが、トランジスタMf、Mhの各々のドレインDに接続され、ソースSが、トランジスタMe、Mgの各々のドレインDに接続されている。また、トランジスタMiは、ゲートGにクロック信号CLKが入力される。
これにより、コンパレータ14は、トランジスタMiのゲートGに入力されるクロック信号CLKに同期して動作するラッチ回路36が形成され、差動増幅器34及びラッチ回路36によりラッチコンパレータとして動作する。
コンパレータ14は、トランジスタMe、Mgの間のノード38Aから出力電圧Vout+を出力し、トランジスタMf、Mhの間のノード38Bから出力電圧Vout−を出力する。また、コンパレータ14は、差動増幅器34に入力される電圧Vsfと参照電圧Vrefとの電位差に応じ、ラッチ回路36が、出力電圧Vout+、Vout−の一方をHレベル(論理H)に保持し、他方をLowレベル(論理L)に保持する。
このとき、コンパレータ14は、電圧Vsfより参照電圧Vrefが高い場合、ラッチ回路36が、出力電圧Vout+をHレベルに保持し、出力電圧Vout−をLレベルに保持する。また、コンパレータ14は、電圧Vsfより参照電圧Vrefが低い場合、ラッチ回路36が、出力電圧Vout+をLレベル(論理L)に保持し、出力電圧Vout−をHレベルに保持する。
さらに、コンパレータ14は、クロック信号CLKがオン(Hレベル)となることで、トランジスタMiが動作してラッチ回路36をリセットする。また、コンパレータ14は、クロック信号CLKがオフする(HレベルからLレベルに切り替わる)ことでラッチ回路36が差動増幅器34の出力電圧に応じたセット状態となる。
ところで、図1に示すように、基板電位検出回路10は、参照電圧出力回路16の動作状態を制御する制御部40を備える。制御部40は、較正制御部の一部として機能し、コンパレータ14の出力電圧Vout(判定信号Fc)に基づいて、参照電圧出力回路16が出力する参照電圧Vrefを調整し、調整状態を保持することで基板電位検出回路10の較正を行なう。
図4には、第1の実施形態に係る参照電圧出力回路16の一例を示す。参照電圧出力回路16は、トランジスタMj及び所定の電流Irefを生成する電流源42を備える。トランジスタMjは、P型MOSトランジスタが用いられ、ソースSに電圧VDDが印加される。電流源42は、一端が接地され、他端がトランジスタMjのドレインD及びゲートGに接続されている。
また、参照電圧出力回路16は、複数のトランジスタアレイ44を備える。トランジスタアレイ44の各々は、トランジスタMkを含む。トランジスタMkは、開示の技術における複数のトランジスタの一例である。また、参照電圧出力回路16は、トランジスタMlを備える。トランジスタアレイ44の各トランジスタMk、及びトランジスタMlは、P型MOSトランジスタが用いられている。
トランジスタMlは、ドレインDが接地され、ソースSがトランジスタアレイ44の各々に接続されている。また、このトランジスタMlは、ゲートGに所定の入力電圧Vinが入力される。
トランジスタアレイ44の各々は、トランジスタMkのソースSが電圧VDDの配線ライン50に接続され、ドレインDが、トランジスタMlのソースSに接続されている。また、トランジスタアレイ44の各々は、スイッチ46を備える。スイッチ46は、スイッチ46A及びスイッチ46Bを含んでいる。スイッチ46は、開示の技術における接続部の一例である。
図5には、トランジスタアレイ44のスイッチ46を詳細に示す。スイッチ46は、スイッチ46A、46Bの各々がP型MOSトランジスタを用いたトランジスタMm、及びN型MOSトランジスタを用いたトランジスタMnにより形成されたトランスミッションゲートとなっている。
トランスミッションゲートは、トランジスタMmのソースS及びトランジスタMnのドレインDがノード52Aに接続され、トランジスタMmのドレインD及びトランジスタMnのソースSがノード52Bに接続されている。
N型MOSトランジスタを用いたトランジスタMnは、ゲートGにHレベルの信号が入力されることにより動作(オン)し、ゲートGにLレベル信号が入力されることにより動作を停止(オフ)する。また、P型MOSトランジスタを用いたトランジスタMmは、ゲートGがLレベルとなることにより動作(オン)し、ゲートGがHレベルとなることにより動作を停止(オフ)する。
スイッチ46A、46Bは、トランジスタMm、Mnがオンすることで、ノード52Aとノード52Bとの間が導通し、トランジスタMm、Mnがオフすることで、ノード52Aとノード52Bとの間が非導通状態となる。トランジスタアレイ44は、スイッチ46A、46Bの各々のノード52BがトランジスタMkのゲートGに接続されている。また、トランジスタアレイ44は、スイッチ46Aのノード52AがトランジスタMjのゲートG及びドレインDに接続され(図4参照)、スイッチ46Bのノード52Aが電圧VDDの配線ライン50に接続されている。
これにより、図4に示すように、参照電圧出力回路16は、複数のトランジスタアレイ44が並列されて配置され、トランジスタMj、Ml及び電流源42に対して互いに並列に接続される。
図5に示すように、スイッチ46Aは、トランジスタMnのゲートGに制御信号ENが入力され、トランジスタMmのゲートGに制御信号ENの反転信号となる制御信号EN〜(以下、「〜」は、論理の反転を示す)が入力される。また、スイッチ46Bは、トランジスタMmのゲートGに制御信号ENが入力され、トランジスタMnのゲートGに制御信号EN〜が入力される。
スイッチ46は、スイッチ46A又はスイッチ46Bの一方がオンすることで他方がオフする。以下、スイッチ46Aがオンしてスイッチ46Bがオフした状態をスイッチ46のオンとし、スイッチ46Aがオフしてスイッチ46Bがオンした状態をスイッチ46のオフとする。
図6(B)に示すように、トランジスタアレイ44は、スイッチ46がオフすることにより、トランジスタMkのゲートGに電圧VDDが印加され、トランジスタMkが動作を停止(オフ)する。これに対して、図6(A)に示すように、トランジスタアレイ44は、スイッチ46がオンすることにより、トランジスタMkのゲートGがノード48に接続される。なお、図6(A)及び図6(B)では、スイッチ46A、46Bについてオン状態を実線で示し、オフ状態を点線で示している。
図4に示すように、参照電圧出力回路16は、スイッチ46がオンされたトランジスタアレイ44のトランジスタMkと、トランジスタMj、Ml及び電流源42とによるソースフォロワ回路54及びカレントミラー回路56を含む。ソースフォロワ回路54は、開示の技術におけるソースフォロワ回路の一例である。参照電圧出力回路16は、スイッチ46がオンしたトランジスタアレイ44の数により、カレントソースとして機能するトランジスタMkの数が変化する。
参照電圧出力回路16では、各トランジスタアレイ44のトランジスタMkを、トランジスタサイズ(ゲート長L、及びゲート幅W)が同じとなるように形成されている。これにより、参照電圧出力回路16は、スイッチ46がオンしたトランジスタアレイ44の数により、ソースフォロワ回路54の出力電圧Voutが変化する。このとき、参照電圧出力回路16は、各トランジスタアレイ44にトランジスタサイズの同じトランジスタMkを用いることで、スイッチ46がオンしたトランジスタアレイ44の数が増える度に出力電圧Voutが所定の電圧ΔVずつ上昇する。また、電圧ΔVは、トランジスタMkのサイズ(ゲート幅W)に応じた電圧となる。したがって、参照電圧出力回路16は、スイッチ46がオンするとトランジスタアレイ44の数に応じて、トランジスタMlのゲートGに入力される入力電圧Vinに対する参照電圧Vrefの偏差が変化する。
制御部40は、トランジスタアレイ44毎のスイッチ46のオン/オフを制御することで、参照電圧出力回路16から出力する参照電圧Vrefを調整する。このとき、トランジスタアレイ44の数及びトランジスタアレイ44に設けるトランジスタMkのトランジスタサイズは、任意の数及び任意のサイズを適用することができる。トランジスタMkのトランジスタサイズを小さくすることで、スイッチ46をオンしたトランジスタアレイ44の数を増やしたときの参照電圧Vrefの変化幅(電圧ΔV)が小さくなる。また、トランジスタアレイ44の数を増やすことで、参照電圧Vrefの変更段数(変更ステップ数)を増やすことができる。したがって、トランジスタMkのサイズ及びトランジスタアレイ44の数により参照電圧Vrefの調整範囲が定まる。
第1の実施形態に係る参照電圧出力回路16は、一例として15個のトランジスタアレイ44を設けている。これにより、参照電圧Vrefを15段階(15ステップ)で変更可能としている。
また、第1の実施形態では、15個のトランジスタアレイ44を、4組のユニット60A、60B、60C、60Dに分けている(総称する場合、ユニット60とする)。ユニット60Aは、1個のトランジスタアレイ44を含み、ユニット60Bは、2個のトランジスタアレイ44を含む。ユニット60Cは、4個のトランジスタアレイ44を含み、ユニット60Dは、8台のトランジスタアレイ44を含む。
これにより、参照電圧出力回路16は、スイッチ46をオンするトランジスタアレイ44の数を、4ビットの制御コードによりバイナリ制御が可能となるようにしている。なお、バイナリ制御を行なうときのビット数はこれに限るものではない。
制御部40は、コンパレータ14から出力された判定信号Fcに基づいて、トランジスタアレイ44のスイッチ46のオン/オフをバイナリ制御し、参照電圧出力回路16から出力する参照電圧Vrefを調整する。
図7には、第1の実施形態に係る制御部40の一例を示す。この制御部40は、D型フリップフロップ(Frip−Frop、以下、D−FF62とする)、セレクタ64及びアップカウンタ66を備える。D−FF62及びセレクタ64は、開示の技術における保持部の一例であり、カウンタ66は、開示の技術におけるカウント部の一例である。
D-FF62は、入力端子Dに判定信号Fcが入力され、クロック端子CKにセレクタ64の出力端子Yが接続されている。セレクタ64は、入力端子X1にクロック信号CLKが入力され、入力端子X0にLレベルの信号(0)が入力される。セレクタ64は、入力端子Sに入力される制御信号がHレベルである場合、入力端子X1に入力されるクロック信号CLKをD−FF62へ出力する。また、セレクタ64は、制御端子Sに入力される制御信号がLレベルに切り替わることで、D−FF62へのクロック信号CLKの出力を停止する。
D−FF62は、クロック端子CKに入力されるクロック信号CLKに同期し、クロック信号の立ち上がり時に入力端子Dに入力されている判定信号Fcを取り込んで保持し、出力端子Qから出力する。また、D−FF62は、クロック端子CKにクロック信号CLKが入力されなければ、入力端子Dに入力される信号に関わらず、出力端子Qから保持している信号を継続して出力する。すなわち、D−FF62は、Lレベルの判定信号Fcが入力された状態でクロック信号の入力が停止すると、Lレベルの信号の出力状態を継続する。
カウンタ66は、入力端子DがD−FF62の出力端子Qに接続されている。また、カウンタ66は、クロック端子CKにクロック信号CLKが入力される。カウンタ66は、クロック信号CLKに基づいて入力端子Dに入力される信号を取り込み、入力された信号がHレベルであれば、カウント値をインクリメントする。
カウンタ66は、複数の出力端子Qを備え、カウント値をバイナリデータとして出力する。第1の実施形態では、4ビットのバイナリデータにより参照電圧出力回路16から出力する参照電圧Vrefを制御する。カウンタ66は、出力端子Qとして、出力端子Qa、Qb、Qc、Qdを備え、カウント値を4ビットのバイナリデータとして出力する。
制御部40は、カウンタ66の出力端子Qaから出力される最下位のビットを制御信号ENaとし、出力端子Qbから出力される最下位よりも1ビット上位のビットを制御信号ENbとしている。また、制御部40は、カウンタ66の出力端子Qcから出力される最下位よりも2ビット上位のビットを制御信号ENcとし、出力端子Qdから出力される最上位のビットを制御信号ENdとしている。なお、カウンタ66は、出力端子Qa、Qb、Qc、Qdの出力信号を反転した信号を出力する図示しない反転信号出力端子を備える。制御部40は反転信号出力端子からの出力信号を、制御信号ENa、ENb、ENc、ENdに対する制御信号ENa〜、ENb〜、ENc〜、ENd〜として用いる。
図4に示すように、参照電圧出力回路16は、ユニット60Aに制御信号ENa、ENa〜が入力され、ユニット60Bに制御信号ENb、ENb〜が入力される。また、ユニット60Cには、制御信号ENc、ENc〜が入力され、ユニット60Dには、制御信号ENd、ENd〜が入力される。これにより、参照電圧出力回路16は、カウンタ66のカウント値がカウントアップされることで、スイッチ46がオンされるトランジスタアレイ44の数が1個ずつ増加する。
図7に示すように、カウンタ66は、リセット端子Rにリセット信号RSTが入力される。カウンタ66は、リセット信号RSTが入力されるとカウント値をリセットする。
また、制御部40は、セレクタ64の制御端子SがD−FF62の出力端子Qに接続されている。また、制御部40は、リセットスイッチ68を備え、リセット信号RSTがリセットスイッチ68を介してセレクタ64の制御端子S、及びカウンタ66の入力端子Dに入力される。リセットスイッチ68は、例えば、トランスミッションゲートが用いられ、リセット信号RSTによりオンされる。
セレクタ64は、D−FF62の出力信号がHレベルの間は、クロック信号CLKをD−FF62へ出力し、D−FF62の出力信号がLレベルとなることにより、クロック信号CLKの出力を停止する。カウンタ66は、D−FF62の出力信号がLレベルに保持されると、カウントアップを停止し、その時点のカウント値を保持する。これにより、参照電圧出力回路16は、スイッチ46がオンされているトランジスタアレイ44の数を保持し、これに伴い、参照電圧Vrefもスイッチ46がオンされているトランジスタアレイ44の数に応じた電圧に保持される。すなわち、参照電圧出力回路16は、スイッチ46がオンされたトランジスタアレイ44の数に応じて、トランジスタMlのゲートGに入力される入力電圧Vinに対する参照電圧Vrefの偏差が変えられる。また、参照電圧出力回路16は、スイッチ46がオンされたトランジスタアレイ44の数が保持されることにより、トランジスタMlのゲートGに入力される入力電圧Vinに対する参照電圧Vrefの偏差が保持される。
セレクタ64は、リセット信号RSTによりカウンタ66がリセットされるときに、リセットスイッチ68がオンすることにより、制御端子SにHレベルの信号が入力される。また、カウンタ66は、リセットスイッチ68がオンすることにより、入力端子DにHレベルの信号が入力される。
これにより、カウンタ66は、リセット信号RSTがLレベルとなった後に、最初に入力されるクロック信号CLKによりカウント値が1となり、制御コードの初期値として「0001」が出力される。参照電圧制御回路16は、ユニット60Aのトランジスタアレイ44のスイッチ46がオンされた状態を初期状態として参照電圧Vrefの調整が行なわれる。
図4に示すように、参照電圧出力回路16は、トランジスタMlのゲートGに、入力電圧Vinとして計測点Pの電位に対応する電圧(以下に説明する基準電圧Vbase又は電圧Vstep)が入力される。これにより、参照電圧出力回路16は、基準電圧Vbase又は電圧Vstepに対応する参照電圧Vrefを出力することができる。また、参照電圧出力回路16は、トランジスタMlのゲートGに、基準電圧Vbaseを中心とした所定の電圧範囲で段階的に電圧を変化させた電圧(以下、電圧Vstepとする)が入力される。これにより、参照電圧出力回路16は、電圧Vstepに応じて変化する参照電圧Vrefを出力する。
一方、図2に示すように、基板電位検出回路10は、例えば、計測装置70に接続されて用いられる。計測装置70は、LSI18の外部に設けられ、LSI18上の測定点Pの電位を計測する場合に、複数の基板電位検出回路10の各々が接続される。
計測装置70は、クロック信号生成部72、バイアス電圧生成部74、及びリセット信号生成部76を備える。クロック信号生成部72は、基板電位検出回路10のコンパレータ14及び制御部40へ出力するクロック信号CLKを生成する。バイアス電圧生成部74は、基板電位検出回路10の参照電圧出力回路16に設けているトランジスタMlの入力電圧Vinとして、基準電圧Vbase及び電圧Vstepを生成する。リセット信号生成部76は、基板電位検出回路10の制御部40へ出力するリセット信号RSTを生成する。
また、計測装置70は、計測処理部78及び較正処理部80を備える。計測処理部78は、電源が供給されて所定の動作状態とされたLSI18上の基板電位検出回路10に、クロック信号CLKを入力して動作させる。このとき、計測処理部78は、バイアス電圧生成部74で生成される電圧Vstepを参照電圧出力回路16に出力しながら、基板電位検出回路10から出力される判定信号Fcを読み込む。これにより、計測装置70は、電圧Vstepに対する判定信号Fcから、計測点Pの電位が得られる。
較正処理部80は、基板電位検出回路10を用いた計測点Pの電位の計測に先立って、基板電位検出回路10の較正を行なう。較正処理部80は、クロック信号生成部72で生成するクロック信号CLK、バイアス電圧生成部74で生成する基準電圧Vbase、及びリセット信号生成部76で生成するリセット信号を用い、制御部40を較正制御部として機能させる。このとき、較正処理部80は、リセット信号生成部76からリセット信号RSTを出力して参照電圧出力回路16及び制御部40をリセットする。この後、較正処理部80は、バイアス電圧生成部74により生成される基準電圧Vbase、及びクロック信号生成部72により生成されるクロック信号CLKを出力する。
なお、基板電位検出回路10は、参照電圧出力回路16から参照電圧Vrefの調整が終了すると,コンパレータ14が出力する判定信号FcがLレベルとなる。ここから、較正処理部80は、基板電位検出回路10のコンパレータ14が出力する判定信号Fcから参照電圧Vrefの調整、すなわち、基板電位検出回路10の較正が終了したか否かを判定することができる。
計測装置70は、例えば、図8に示すコンピュータ100で実現することができる。コンピュータ100は、CPU102、メモリ104、不揮発性の記憶部106、キーボード108、マウス110、ディスプレイ112を備え、これらがバス114により接続されている。また、コンピュータ100は、LSI18に形成されている複数の基板電位検出回路10が、図示しない所定のインターフェイスを介してバス114に接続される。
コンピュータ100の記憶部106は、HDD(Hard Disk Drive)、フラッシュメモリ等の記憶媒体により実現できる。記憶部106には、コンピュータ100をクロック信号生成部72として機能させるためのクロック信号生成プログラム116、バイアス電圧生成部74として機能させるためのバイアス電圧生成プログラム118が記憶されている。また、記憶部106には、コンピュータ100をリセット信号生成部76として機能させるためのリセット信号生成プログラム120が記憶されている。さらに、記憶部106には、コンピュータ100を計測処理部78として機能させるための計測処理プログラム122、及び較正処理部80として機能させるための較正処理プログラム124が記憶されている。
CPU102は、各プログラム116〜124を記憶部106から読み出してメモリ104に展開し、順次実行する。
以下に、第1の実施形態の作用を説明する。
基板電位検出回路10が形成されたLSI18は、電源が供給され、かつアナログ回路20及びデジタル回路22の各々が所定の動作状態で基板電位検出回路10を用いた測定点Pごとの電位の計測が行なわれる。
基板電位検出回路10の基板電圧出力回路12には、ソースフォロワ回路28が形成されており、LSI18上の計測点Pの電位に応じた電圧Vpがソースフォロワ回路28に入力される。基板電圧出力回路12のソースフォロワ回路28は、電圧Vpをシフトして所定の電圧範囲の電圧Vsfとしてコンパレータ14に出力する。
また、コンパレータ14には、参照電圧出力回路16から出力された参照電圧Vrefが入力され、コンパレータ14は、クロック信号CLKに同期して、電圧Vsfと参照電圧Vrefの電位差に基づいた判定信号Fcを出力する。このとき、参照電圧出力回路16は、基準電圧Vbaseを中心して変化した電圧VstepがトランジスタMlのゲートGに入力されることにより、電圧Vstepに応じた参照電圧Vrefを出力する。
したがって、基板電位検出回路10では、コンパレータ14から出力する判定信号Fc及び参照電圧出力回路16に入力された電圧Vstepから計測点Pの電位及び電位の変化を計測することができる。
これにより、例えば、計測点Pの電位及び電位変化から、電位変化を生じさせるノイズ源を特定し、電位変化を抑制するための処置を施すことができる。
ここで、基板電位検出回路10は、ソースフォロワ回路28を備えた基板電圧出力回路12を、計測点Pとコンパレータ14の間に設けることにより、コンパレータ14から計測点Pに対してノイズとなる信号がキックバックされてしまうのを防止することができる。また、ソースフォロワ回路28は、入力側が高インピーダンスであるため、計測点Pに接続されても、計測電圧検出回路12が計測点Pの電位に変化を生じさせることがない。したがって、計測装置70は、基板電位検出回路10を用いることにより、計測点Pの電位を適正に計測することができる。
ところで、LSI18では、製造プロセスのばらつき等により、トランジスタ等の素子にばらつきが生じることがある。このような素子のばらつきは、LSI18上の基板電位検出回路10を形成する素子にも生じ得る。
基板電位検出回路10における素子のばらつき等は、基板電圧出力回路12が出力する電圧Vsfのオフセット、コンパレータ14内でのオフセットを生じさせる。基板電圧出力回路12から出力する電圧Voutにオフセットが生じることで、オフセット電圧をVoffsetとすると、電圧Vsf=Vp+Vshift+Voffsetとなる。また、コンパレータ14にオフセットが生じていると、コンパレータ14の比較結果に誤差が生じる。したがって、基板電位検出回路10の計測結果の精度が低下する。
ここで、基板電位検出回路10及び計測装置70は、参照電圧出力回路16から出力される参照電圧Vrefを調整することで、オフセットの影響を受けない比較結果が得られるように較正処理を行なう。
図9には、基板電位検出回路10及び計測装置70による較正処理のうち、計測装置70による処理の流れを示している。較正処理は、例えば、LSI18のアナログ回路20及びデジタル回路22の各々に動作電圧を供給し、かつ、計測点Pの電位がノイズの影響を受けないアナログ回路20及びデジタル回路22の非動作状態で行なわれる。
このフローチャートでは、最初のステップ150において、計測装置70の較正処理部80は、制御部40のリセット処理を行なう。リセット処理を行なう場合、制御部40にリセット信号RSTを入力する。
制御部40は、リセット信号RSTが入力されることで、カウンタ66がカウント値をリセットする。また、制御部40は、リセット信号RSTによりリセットスイッチ68がオンし、セレクタ64の制御端子S及びカウンタ66の入力端子DにHレベルの信号が入力される。
ステップ152において、較正処理部80は、基板電位検出回路10へのクロック信号CLKの入力を開始すると共に、基板電位検出回路10の参照電圧出力回路16に基準電圧Vbaseを入力する。クロック信号CLKは、コンパレータ14、セレクタ64及びカウンタ66に入力され、基準電圧Vbaseは、参照電圧出力回路16のトランジスタMlのゲートGに入力される。
制御部40は、クロック信号CLKがカウンタ66に入力されることにより、カウンタ66が、入力端子Dに入力される信号を読み込む。このとき、入力端子DがHレベルとなっていることにより、カウンタ66は、リセットされていたカウント値をインクリメントする。これにより、カウンタ66は、最下位のビットが1の制御コード「0001」を参照電圧出力回路16へ出力する。
参照電圧出力回路16は、最下位のビットが1の制御コードが入力されることで、ユニット60Aのトランジスタアレイ44のスイッチ46がオンし、他のユニット60B〜60Dのスイッチ46はオフしている。これにより、参照電圧出力回路16には、1個のトランジスタMkを用いたソースフォロワ回路54及びカレントミラー回路56が形成される。
LSI18は、アナログ回路20及びデジタル回路22が非動作状態であると、計測点Pが、LSI18の内部のノイズの影響を受けていない電位となる。したがって、電位が0Vのp+領域24は、基板電圧出力回路12に入力される電圧Vpが0Vとなっており、この電圧Vpに応じた電圧Vsfが、基板電圧出力回路12から出力される。
また、基準電圧Vbaseは、ノイズの影響を受けていない状態における計測点Pの電位に応じた電圧としている。したがって、p+領域24の計測点Pに対しては、基準電圧Vbase=0Vとなる。参照電圧出力回路16のトランジスタMlには、ゲートGに基準電圧Vbaseが入力される。
これにより、参照電圧出力回路16は、基準電圧Vbaseに基づいて最も低い参照電圧Vref、すなわち、電圧Vsfより低い参照電圧Vrefをコンパレータ14へ出力する。コンパレータ14は、クロック信号CLKが入力されることで、電圧Vsf及び参照電圧VrefからHレベルの判定信号Fcを出力する。
制御部40は、クロック信号CLKがセレクタ64に入力されることにより、セレクタ64が、クロック信号CLKをD−FF62へ出力し、D−FF62が、クロック信号CLKに同期して動作する。
このとき、コンパレータ14からHレベルの判定信号Fcが入力されることで、D−FF62は、Hレベルの信号をカウンタ66へ出力する。カウンタ66は、このHレベルの信号を読み込むことで、カウント値をインクリメントする。
参照電圧出力回路16は、カウンタ66のカウント値がインクリメントされることにより、ユニット60Bのトランジスタアレイ44のスイッチ46がオンされ、ユニット60Aのトランジスタアレイ44のスイッチ46がオフされる。これにより、参照電圧出力回路16が出力する参照電圧Vrefは、電圧ΔVだけ上昇する。コンパレータ14は、上昇した参照電圧Vrefが電圧Vsfより低ければ、Hレベルの判定信号Fcを出力する。
したがって、基板電位検出回路10では、参照電圧Vrefが電圧Vsfより低い間は、スイッチ46をオンするトランジスタアレイ44が1個ずつ増え、参照電圧出力回路16が出力する参照電圧Vrefが電圧ΔVずつ段階的に上昇する。すなわち、基準電圧Vbaseに対する参照電圧Vrefの偏差が変えられる。
一方、段階的に上昇された参照電圧Vrefが電圧Vsfと同じとなるか僅かに高くなることで、コンパレータ14は、判定信号FcをHレベルからLレベルに切り替える。すなわち、基板電位検出回路10では、参照電圧Vrefが電圧Vsfに達することで、コンパレータ14の出力する判定信号Fcが切り替わる。
制御部40は、判定信号FcがLレベルに切り替わると、D−FF62の出力端子QからLレベルの信号を出力する。セレクタ64は、制御端子SがLレベルとなり、クロック信号CLKの出力を停止する。これにより、D−FF62は、出力端子Qの出力をLレベルに保持する。
また、カウンタ66は、入力端子Dの入力信号がLレベルとなることで、カウント値のカウントアップを停止し、カウント値を保持する。これにより、制御部40は、コンパレータ14の判定信号FcがLレベルに切り替わった時点の制御コードを保持し、参照電圧出力回路16は、この制御コードに応じた数のトランジスタMkが動作するように保持される。したがって、参照電圧出力回路16は、基準電圧Vbaseに対する参照電圧Vrefの偏差を保持する。
図9のフローチャートでは、ステップ154において、較正処理部80は、コンパレータ14の出力する判定信号FcがLレベルに切り替わったか否かを確認している。参照電圧Vrefが電圧Vsfに達してコンパレータ14の出力する判定信号Fcが切り替わると、ステップ154で肯定判定してステップ156へ移行し、基板電位検出回路10の較正処理を終了する。なお、較正処理を終了する場合、制御部40に出力するクロック信号CLKを停止しても良いが、制御部40は、クロック信号CLKの有無に関わらず適正な数のトランジスタMkが動作するように保持している。したがって、基板電位検出回路10では、クロック信号CLKが継続して入力されていても良い。
基板電圧出力回路12が出力する電圧Vsfは、基板電圧出力回路12に設けている素子に起因するオフセットを含み、また、コンパレータ14が出力する出力電圧Vout(判定信号Fc)は、コンパレータ14の内部のオフセットを含む。したがって、基板電位検出回路10では、基板電圧出力回路12及びコンパレータ14のオフセットの影響が除去される参照電圧Vrefが得られる。
また、参照電圧出力回路16にオフセットが生じていた場合、参照電圧Vrefにオフセットが含まれる。コンパレータ14は、参照電圧Vrefのオフセットを含んだ判定信号Fcを出力する。したがって、基板電位検出回路10では、参照電圧出力回路16のオフセットの影響が除去された参照電圧Vrefが得られる。
これにより、基板電位検出回路10は、素子のばらつきに起因するオフセットを除いた高精度の計測が可能となる。
なお、以上の説明では、参照電圧出力回路16が出力する参照電圧Vrefを、最低電圧から段階的に上昇させるようにしたが、これに限らず、参照電圧Vrefを調整範囲の最高電圧から段階的に下降させるようにしても良い。この場合、カウンタ66としてアップカウンタに替えてダウンカウンタを用い、コンパレータ14が出力する判定信号Fcが切り替わった時点の状態を保持すればよい。
〔第2の実施形態〕
次に第2の実施形態を説明する。なお、第2の実施形態の基本的構成は、第1の実施形態と同じであり、第2の実施形態において第1の実施形態と同じ機能部品については、同一の符号を付与してその説明を省略する。
第1の実施形態では、計測装置70から出力するリセット信号RST、基準電圧Vbaseに基づいて、LSI18上の基板電位検出回路10の較正を行なったが、第2の実施形態では、リセット信号RSTの出力機能などをLSI18上に設けている。
図10には、第2の実施形態に係る半導体集積回路(以下、LSI18Aとする。)及び、計測装置70Aを示す。
基板電位検出回路10が形成されたLSI18Aには、基板電位検出回路10の動作を制御する計測制御回路82が形成されている。計測制御回路82は、クロック信号生成部72A、バイアス電圧生成部74A、及びリセット信号生成部76Aを備え、制御部40を較正制御部として機能させる。また、第1の実施形態で説明した計測装置70に替えて用いる計測装置70Aは、計測処理部78Aを含む。
リセット信号生成部76Aは、LSI18Aに電力が供給され、LSI18Aが動作可能な状態となったときに、リセット信号RSTを生成し、基板電位検出回路10の制御部40へ出力する。また、クロック信号生成部72Aは、クロック信号CLKを生成して、基板電位検出回路10へ出力する。
バイアス電圧生成部74Aは、基板電位検出回路10の計測点Pに対する基準電圧Vbaseを出力する。また、バイアス電圧生成部74Aは、基準電圧Vbaseを中心にして段階的に変化する電圧Vstepを生成する。
計測装置70Aの計測処理部78Aは、計測処理を行なう際に、バイアス電圧生成部74Aにおける電圧Vstepの生成及び出力を制御しながら、コンパレータ14から出力される判定信号Fcを読み込む。
基板電位検出回路10及び計測制御回路82が形成されたLSI18Aは、電力が供給されることにより、アナログ回路20及びデジタル回路22の動作に先立って計測制御回路82が動作を開始する。これにより、基板電位検出回路10の較正処理が実行される。
計測制御回路82は、LSI18Aに電力が供給されると動作し、リセット信号生成部76Aで生成したリセット信号RSTを制御部40へ出力する。これにより、制御部40は、カウンタ66がリセットされる。また、制御部40は、カウンタ66が、Hレベルの信号を読み込む状態となり、セレクタ64が、クロック信号CLKをD−FF62へ出力する状態となる。
また、計測制御回路82は、クロック信号生成部72Aで生成するクロック信号CLKの基板電位検出回路10への出力を開始する。また、計測制御回路82は、バイアス電圧生成部74Aで生成する基準電圧Vbaseを基板電位検出回路10の参照電圧出力回路16へ出力する。
基板電位検出回路10は、クロック信号CLKに同期して動作し、制御部40が、参照電圧出力回路16において動作するトランジスタMKの数を増加させることにより、参照電圧出力回路16から出力する参照電圧Vrefを段階的に上昇させる。また、制御部40は、参照電圧Vrefが電圧Vsfに達すると、参照電圧出力回路16において動作しているトランジスタMkの数を保持する。
計測装置70Aの計測処理部78Aは、基板電位検出回路10のコンパレータ14が出力する判定信号Fcから、基板電位検出回路10の較正処理が終了したことを確認すると、基板電位の計測を開始する。
このように、基板電位検出回路10を含むLSI18A上に、計測制御回路82を形成することにより、基板電位の検出に先立って基板電位検出回路10の較正を行なうことができる。これにより、基板電位検出回路10を用いた基板電位の適確な検出が可能となる。
なお、開示の技術における基板電圧出力回路は、第1及び第2の実施形態に係る基板電圧出力回路12に限るものではない。例えば、計測電圧検出回路12に替えて、図11に示す計測電圧検出回路90を用いることもできる。
この基板電圧出力回路90は、トランジスタMj、Ml及び電流源42を含む。また、基板電圧出力回路90は、参照電圧出力回路16に設けているトランジスタアレイ44に対応させたトランジスタアレイ92A及びトランジスタアレイ92Bを含む。トランジスタアレイ92A、92Bは、トランジスタMk及びスイッチ46を含む点でトランジスタアレイ44と同じとなっている。
しかし、トランジスタアレイ92Aは、スイッチ46が予めオンされている点でトランジスタアレイ44と相違し、トランジスタアレイ92Bは、スイッチ46が予めオフされている点でトランジスタアレイ44と相違する。
基板電圧出力回路90は、例えば、7個のトランジスタアレイ92Aと8個のトランジスタアレイ92Bとが並列配置され、トランジスタMj、Ml及び電流源42に接続されている。これにより、基板電圧出力回路90は、7個のトランジスタMkが並列接続され、参照電圧出力回路16から出力する参照電圧Vrefの電圧範囲の中間値の電圧を電圧Vsfとして出力することができる。
参照電圧出力回路16に合わせた回路構成の基板電圧出力回路90を用いることにより、半導体集積回路に基板電位検出回路を形成する場合の設計及び製造が容易となる。
なお、基板電圧出力回路90は、8個のトランジスタアレイ92Aと7個のトランジスタアレイ92Bとを設けても良い。すなわち、参照電圧出力回路16に設けたトランジスタアレイ44の略半数のトランジスタアレイ92Aを備えた基板電圧出力回路90を用いることができる。このとき、計測電圧検出回路90は、スイッチ46をオンしたトランジスタアレイ92Aのみを配置し、スイッチ46がオフしたトランジスタアレイ92Bを省略した構成であっても良い。
なお、第1及び第2の実施形態では、制御部40がバイナリ制御によりソースフォロワ回路54に接続するトランジスタMk(トランジスタアレイ44)の数を制御したがこれに限るものではない。開示の技術における較正制御部は、少なくともカウンタ66のカウント値がカウントアップするごとにソースフォロワ回路54に接続するトランジスタMkの数を増加又は減少させることを含む。
また、開示の技術は、上記の実施形態の記載に限らず、各部分が目的とする機能を含む形態であれば良い。また、本明細書に記載された全ての特許出願及び特許出願に開示される技術文献は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に、参照により取り込まれる。
開示の技術は、以下の付記を含む。
[付記1]
基板(18)上の測定点(P)の電位を所定電圧シフトして出力する検出電圧出力回路(12)と、
検出対象の前記測定点の電位に対する基準電圧(Vbase)が供給され、供給される基準電圧の大きさを変更して参照電圧(Vref)として出力する参照電圧出力回路(16)と、
前記基板電圧出力回路の出力電圧(Vp)と前記参照電圧とを比較して比較結果(Fc)を出力する比較回路(14)と、
前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する較正制御部(40)と、
を含む基板電位検出回路(10)。
[付記2]
前記検出電圧出力回路が、ソースフォロワ回路(28)を含む、付記1記載の基板電位検出回路。
[付記3]
前記参照電圧出力回路が、カレントソース側に複数のトランジスタ(Mk)が並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路(54)を含み、
前記較正制御部は、前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、付記1又は付記2記載の基板電位検出回路。
[付記4]
前記較正制御部が、段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力するカウント部(66)と、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組(60)単位で前記ソースフォロワ回路に接続する接続部(46、66)と、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる保持部(62、64)と、
を含む付記3記載の基板電位検出回路。
[付記5]
前記測定点の電位の変化を除いた状態が、前記測定点の電位に影響を及ぼす前記基板上の回路(20、22)の動作が停止された状態を含む、付記1から付記4の何れかに記載の基板電位検出回路。
[付記6]
前記参照電圧検出回路に供給される前記基準電圧は、前記測定点の電位に影響を及ぼす前記基板上の前記回路が動作されて、前記測定点の電位を検出する際に変化される(Vstep)、付記5記載の基板電位検出回路。
[付記7]
基板(18)上の測定点(P)の電位を所定電圧シフトして出力する検出電圧出力回路(12)と、
検出対象の前記測定点の電位に対する基準電圧(Vbase)が供給され、供給される基準電圧の大きさを変更して参照電圧(Vref)として出力する参照電圧出力回路(16)と、
前記基板電圧出力回路の出力電圧(Vp)と前記参照電圧とを比較して比較結果(Fc)を出力する比較回路(14)と、
前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する較正制御部(40)と、
を含む基板電位検出回路(10)を備える半導体集積回路(18、18A)。
[付記8]
前記検出電圧出力回路が、ソースフォロワ回路(28)を含む、付記7記載の半導体集積回路。
[付記9]
前記参照電圧出力回路が、カレントソース側に複数のトランジスタ(Mk)が並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路(54)を含み、
前記較正制御部は、前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、付記7又は付記8記載の半導体集積回路。
[付記10]
前記較正制御部が、段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力するカウント部(66)と、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組(60)単位で前記ソースフォロワ回路に接続する接続部(46、66)と、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる保持部(62、64)と、
を含む付記9記載の半導体集積回路。
[付記11]
前記測定点の電位の変化を除いた状態が、前記測定点の電位に影響を及ぼす前記基板上の回路(20、22)の動作が停止された状態を含む、付記7から付記10の何れかに記載の半導体集積回路。
[付記12]
前記参照電圧検出回路に供給される前記基準電圧は、前記測定点の電位に影響を及ぼす前記基板上の前記回路が動作されて、前記測定点の電位を検出する際に変化される(Vstep)、付記11記載の半導体集積回路。
[付記13]
基板(18)上の測定点(P)の電位を所定電圧シフトして出力する検出電圧出力回路(12)から、前記測定点の電位の変化を除いた状態で出力電圧(Vp)を出力し、
検出対象の前記測定点の電位に対する基準電圧(Vbase)が供給され、供給される基準電圧の大きさを変更して出力する参照電圧出力回路(16)から参照電圧(Vref)を出力し、
前記出力電圧と前記参照電圧とを比較する比較回路(14)が出力する較結果(Fc)が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、
前記参照電圧出力回路を、前記基準電圧に対する参照電圧の偏差を、前記比較回路から出力される比較結果が変化したときの偏差に維持させる、
基板電位検出回路(10)の較正方法。
[付記14]
前記検出電圧出力回路が、ソースフォロワ回路(28)を含む、付記13記載の基板電位検出回路の較正方法。
[付記15]
カレントソース側に複数のトランジスタ(Mk)が並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路(54)を含む前記参照電圧出力回路に対し、
前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、付記13又は付記14記載の基板電位検出回路の較正方法。
[付記16]
段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力し(66)、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組(60)単位で前記ソースフォロワ回路に接続し(46、66)、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる(62、64)、
付記15記載の基板電位検出回路の較正方法。
[付記17]
前記測定点の電位の変化を除いた状態が、前記測定点の電位に影響を及ぼす前記基板上の回路(20、22)の動作が停止された状態としている、付記13から付記16の何れかに記載の基板電位検出回路の較正方法。
[付記18]
前記参照電圧検出回路に供給される前記基準電圧は、前記測定点の電位に影響を及ぼす前記基板上の前記回路が動作されて、前記測定点の電位を検出する際に変化される(Vstep)、付記17記載の基板電位検出回路の較正方法。