JP2010109115A - オンチップ型のモニタ回路および半導体装置 - Google Patents
オンチップ型のモニタ回路および半導体装置 Download PDFInfo
- Publication number
- JP2010109115A JP2010109115A JP2008279113A JP2008279113A JP2010109115A JP 2010109115 A JP2010109115 A JP 2010109115A JP 2008279113 A JP2008279113 A JP 2008279113A JP 2008279113 A JP2008279113 A JP 2008279113A JP 2010109115 A JP2010109115 A JP 2010109115A
- Authority
- JP
- Japan
- Prior art keywords
- monitor circuit
- chip type
- semiconductor device
- ring oscillator
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】デジタル信号処理回路だけで構成でき、半導体装置内のNMOSおよびPMOSのソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路を提供する。
【解決手段】このモニタ回路10Aは、PN電流比の異なる3個のリングオシレータRO0〜RO2と、リングオシレータRO0〜RO2の出力をカウントするカウンタCO0〜CO2と、各カウンタCO0〜CO2のカウント値N1,N2の差分を演算する減算器SUBとを備える。
【選択図】図1
【解決手段】このモニタ回路10Aは、PN電流比の異なる3個のリングオシレータRO0〜RO2と、リングオシレータRO0〜RO2の出力をカウントするカウンタCO0〜CO2と、各カウンタCO0〜CO2のカウント値N1,N2の差分を演算する減算器SUBとを備える。
【選択図】図1
Description
本発明は、半導体装置内のNMOSおよびPMOSの各々のソースドレイン間電流を求める事ができるオンチップ型のモニタ回路および半導体装置に関する。
近年、半導体デバイスの微細化に伴うデバイス特性のばらつきの増大により、コーナー設計による動作マージンの確保が困難になってきている。例えば、Slowコーナー(しきい値が高く仕上がったトランジスタ)で速度スペックを満たすように設計すると、Fastコーナー(しきい値が低く仕上がったトランジスタ)でのリーク電流が増大して電力スペックを満たせない、という問題が生じる。これを解決するための手法として、基板制御が有効である。即ちチップの仕上がりに応じて基板電圧を印加することで、デバイス特性のばらつきを小さくすることができる。基板制御を適用するためには、NMOSおよびPMOSの各々のソースドレイン間電流を個別に測定する必要がある。
しかし、トランジスタのソースドレイン間電流をDC測定する場合は、測定ピンを当てるための専用のパッドが必要となるという欠点がある。またロジックテスタを用いて電流を測定する場合は、時間が掛かるという欠点がある。またソースドレイン間電流を測定するモニタ回路をチップに搭載する場合は、アナログ制御回路またはADコンバータが必要となり、そのモニタ回路をチップ内の任意の場所に配置するのが難しいという欠点もある。
尚、ソースドレイン間電流をアナログ制御で測定する技術としては、非特許文献1の技術が知られている。
一方、リングオシレータを用いたモニタ回路をチップに搭載する場合は、リングオシレータの出力はデジタル信号なので、その出力を外部に出力するためのパッドをモード切替えで他のパッドと共用でき、且つモニタ回路をチップ内の任意の場所に配置でき、チップへの搭載に適しているという利点がある。しかし、リングオシレータを用いた従来のモニタ回路では、NMOSおよびPMOSの各々のソースドレイン電流を個別に測定できないという欠点がある。
尚、リングオシレータを用いたモニタ回路としては、非特許文献2の技術が知られている。尚、この技術では、NMOSおよびPMOSの各々のソースドレイン電流を個別に測定するための技術は開示されていない。
:ISSCC 2004論文8.5"Mixed Body-Bias Techniques with Fixed Vt and Ids Generation Circuits"(Masaya Sumita他)
:VLSI Circuits 2006論文24.1"Supply Voltage Adjustment Technique for Low Power Consumption and its Application to SOCs with Multiple Threshold Voltage CMOS"(Hiroshi Okano他)
上記の様に、従来では、半導体装置内のNMOSおよびPMOSの各々のソースドレイン間電流をデジタル信号処理だけで個別に測定する事ができなかった。
この発明は、上記のような問題点を解決するためになされたものであり、デジタル信号処理回路だけで構成でき、半導体装置内のNMOSおよびPMOSの各々のソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路および半導体装置を得る事を目的とする。
上記課題を解決する為に、本発明に係るオンチップ型のモニタ回路は、異なるPN電流比に対応する複数の発振周波数を発振するリングオシレータ手段と、前記リングオシレータ手段の前記複数の発振周波数をカウントするカウンタ手段と、前記カウンタ手段のカウンタ値を用いて前記複数の発振周波数のうちの2つの発振周波数の差分と和または差分のみを演算する演算手段と、を備えるものである。
本発明によれば、リングオシレータ、カウンタおよび減算器で構成されるので、(a)モニタ回路をロジック回路(即ちデジタル信号処理回路)として構成できると共に、(b)NMOSおよびPMOSの各々のソースドレイン間電流の算出に必要なリングオシレータの発振周波数と発振周波数の差分、または発振周波数の差分と和を求める事ができる。
特に上記(b)により、リングオシレータの発振周波数と発振周波数の差分、または発振周波数の差分と和を用いて半導体装置内のNMOSおよびPMOSの各々のソースドレイン間電流を個別に求める事ができる。また上記(a)により、モニタ回路をロジック回路として構成できるので、モニタ回路をチップ内の任意の箇所や複数の箇所に配置できる。
<発明の概要>
本願発明に係る半導体装置の概要を説明する。
本願発明に係る半導体装置の概要を説明する。
この発明は、半導体装置内のNMOSおよびPMOSの各々のソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路であり、PN電流比の異なる複数個(例えば3個)のリングオシレータを用いて、下記の(i)(ii)の特性または(ii)(iii)の特性を利用して、NMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpを個別に測定するものである。
(i)半導体装置に内蔵されたリングオシレータの発振周波数Nと、そのリングオシレータ内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpとの間には、下記の関係がある。即ち、或る発振周波数N0に対する各電流Idn,Idpの組み合わせをプロットすると、負の傾きを持つ。つまり、Idnが大きくIdpが小さい時と、逆にIdnが小さくIdpが大きい時とで、同じ発振周波数N0になる場合がある。
(ii)半導体装置に内蔵されたPN電流比の異なる2つのリングオシレータの各々の発振周波数の差分Ndifと、それら各リングオシレータ内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpとの間には、下記の関係がある。即ち、或る差分Ndifに対する各電流Idn,Idpの組み合わせをプロットすると、正の傾きを持つ。つまり、IdnおよびIdpの両方が大きい時と、逆にIdnおよびIdpの両方が小さい時とで、同じ差分Ndifになる場合がある。
(iii)半導体装置に内蔵されたPN電流比の異なる2つのリングオシレータの各々の発振周波数の和Nsumと、それら各リングオシレータ内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpとの間には、下記の関係がある。即ち、或る和Nsumに対する各電流Idn,Idpの組み合わせをプロットすると、負の傾きを持つ。つまり、Idnが大きくIdpが小さい時と、逆にIdnが小さくIdpが大きい時とで、同じ和Nsumになる場合がある。
上記(i)(ii)の特性を利用する場合は、上記(i)(ii)の各曲線の交点が測定すべき各電流Idn,Idpの値となるので、上記の複数個のリングオシレータの出力から発振周波数N0および差分Ndifを求めて、上記(i)(ii)の各曲線に基づき、各電流Idn,Idpの値を求める。この場合は、リングオシレータの他に、減算器およびカウンタを用いる事になる。
また上記(ii)(iii)の特性を利用する場合は、上記(ii)(iii)の各曲線の交点が測定すべき各電流Idn,Idpの値となるので、上記の複数個のリングオシレータの出力から和Nsumおよび差分Ndifを求めて、上記(ii)(iii)の各曲線に基づき、各電流Idn,Idpの値を求める。この場合は、リングオシレータの他に、減算器、加算器およびカウンタを用いる事になる。
尚、上記(i)(ii)の特性または上記(ii)(iii)の特性を利用する場合に、上記の各曲線が直交に近い角度で交差する様にリングオシレータを設計すれば、精度良く各電流Idn,Idpを求める事ができる。
尚、上記の各曲線は、演算式として設定しても良く、対応テーブルとして設定しても良い。
次に本願発明のオンチップ型のモニタ回路を搭載した半導体装置の具体的な構成を下記の実施の形態で説明する。
実施の形態1.
この実施の形態に係る半導体装置100Aは、上記(i)(ii)の特徴を利用したものであり、図1の様に、リングオシレータの発振周波数N0と、PN電流比の異なる2つのリングオシレータの各々の発振周波数の差分Ndifを出力するモニタ回路10Aを備えている。
この実施の形態に係る半導体装置100Aは、上記(i)(ii)の特徴を利用したものであり、図1の様に、リングオシレータの発振周波数N0と、PN電流比の異なる2つのリングオシレータの各々の発振周波数の差分Ndifを出力するモニタ回路10Aを備えている。
モニタ回路10Aは、PN電流比の異なる3個のリングオシレータRO0,RO1,RO2と、3個のカウンタCO0,CO1,CO2と、減算器SUBとを備えている。
ここでは、リングオシレータRO0〜RO2によりリングオシレータ手段が構成され、カウンタCO0〜CO2によりカウンタ手段が構成され、減算器SUBにより演算手段が構成されている。
各リングオシレータRO0〜RO2は、それらの入力部Sinが互いに接続され、且つそれらの出力部Soutがそれぞれ別のカウンタCO0〜CO2の一方の入力部Sin1に接続される様にして、配設されている。各リングオシレータRO0〜RO2はそれぞれ、例えば、その入力部Sinにイネーブル信号(制御信号)EN=”0”が入力されると停止し、その入力部Sinにイネーブル信号EN=”1”が入力されると作動して、その出力部Soutから発振クロックパルスを出力する。
リングオシレータRO0は、図2の様に、k−1個のインバータINV0と1個のNAND回路3とを環状に接続して、k段のインバータリングとして構成される。即ちリングオシレータRO0は、NAND回路3の出力部Uoutにk−1個の各インバータINV0を直列接続し、且つ最後のインバータINV0の出力部Uoutを、NAND回路3の一方の入力部Uin1に分岐接続すると共にリングオシレータRO0の出力部Soutとし、且つNAND回路3の他方の入力部Uin2をリングオシレータRO0の入力部Sinとする様に構成されている。
インバータINV0は、図3(a)の様に、例えば1個のPMOS50と、例えば1個のNMOS60と、入力部Uinと、出力部Uoutとを備えて構成される。PMOS50およびNMOS60の各々のソースドレイン端子は、互いに直列接続された状態で、電源VDDと接地点との間に接続されている。PMOS50とNMOS60との各々のゲートは、互いに接続されている。入力部Uinは、PMOS50およびNMOS60の相互接続されたゲートに接続されており、出力部Uoutは、PMOS50とNMOS60の相互接続されたドレインに接続されている。
同様にリングオシレータRO1(RO2)も、k−1個のインバータINV1(INV2)と、1個のNAND回路とを環状に接続して、k段のインバータリングとして構成されている。
各インバータINV1は、図3(b)の様に、例えば1個のPMOS51と、例えばm(m:2以上の整数)個のNMOS61と、入力部Uinと、出力部Uoutとを備えて構成される。m個のNMOS61の各々のソースおよびドレインは、互いに並列接続されている。PMOS51と、並列接続された各NMOS61との各々のソースドレイン間は、互いに直列接続された状態で、電源VDDと接地点との間に接続されている。PMOS51と各NMOS61との各々のゲートは、互いに接続されている。入力部Uinは、PMOS51および各NMOS61の相互接続されたゲートに接続されており、出力部Uoutは、PMOS51と、並列接続された各NMOS61の相互接続されたドレインに接続されている。
また各インバータINV2は、図3(c)の様に、例えばm(m:2以上の整数)個のPMOS52と、例えば1個のNMOS62と、入力部Uinと、出力部Uoutとを備えて構成される。m個のPMOS52の各々のソースおよびドレインは、互いに並列接続されている。並列接続された各PMOS52と、NMOS62との各々のソースドレイン間は、互いに直列接続された状態で、電源VDDと接地点との間に接続されている。各PMOS52とNMOS62との各々のゲートは、互いに接続されている。入力部Uinは、PMOS52およびNMOS62の相互接続されたゲートに接続されており、出力部Uoutは、PMOS52と、並列接続された各NMOS62の相互接続されたドレインに接続されている。
これらの構成(即ち、各インバータINV0〜INV2のNMOSとPMOSとの個数比を異ならせた構成)により、インバータINV0のNMOS60およびPMOS50のソースドレイン間電流をIdn,Idpとすると、インバータINV1のNMOS61およびPMOS51のソースドレイン間電流はm×Idn,Idpとなり、インバータINV2のNMOS62およびPMOS52のソースドレイン間電流はIdn,m×Idpとなり、3個のリングオシレータRO0〜RO2のPN電流比が全て異なる値になっている。
各カウンタCO0〜CO2はそれぞれ、各インバータINV0〜INV2の出力(発振周波数)をカウントするものである。各カウンタCO0,CO1,CO2は、図1の様に、それらの一方の入力部Sin1にそれぞれ各リングオシレータRO0,RO1,RO2の出力部Soutが接続され、且つそれらの他方の入力部Sin2が互いに接続されて配設されている。カウンタCO1の出力部Soutは、減算器SUBの一方の入力部Sin1に接続され、カウンタCO2の出力部Soutは、減算器SUBの他方の入力部Sin2に接続されている。
各カウンタCO0〜CO2はそれぞれ、例えば、その入力部Sin2にリセット信号RST=”1”が入力されると、そのカウントをリセットし、その入力部Sin2にリセット信号RST=”0”が入力される間は、その入力部Sin1に入力するパルス信号をカウントする。
減算器SUBは、各カウンタCO1,CO2の出力値N1,N2(即ち各リングオシレータRO1,RO2の発振周波数)の差分Ndifを演算するものである。減算器SUBは、その2つの入力部Sin1,Sin2にそれぞれ各カウンタCO1,CO2の出力部Soutが接続される様にして、配設されている。
次にモニタ回路10Aの動作を説明する。
まずイネーブル信号ENを”0”にして各リングオシレータRO0〜RO2の発振を停止させ、この間に、リセット信号RSTを”1”にして各カウンタCO0〜CO2をリセットする。
次にリセット信号RSTを”0”に戻して各カウンタCO0〜CO2をカウント可能状態にして、その後、イネーブル信号ENを”1”にして各リングオシレータRO0〜RO2を作動させる。これにより、各リングオシレータRO0〜RO2の出力部Soutから発振クロックパルスが出力され、それら各出力はそれぞれカウンタCO0〜CO2でカウントされる。
そして一定期間の後、イネーブル信号ENを”0”にして各リングオシレータRO0〜RO2を停止させて、各カウンタCO0〜CO2からそのカウンタ値N0,N1,N2を出力させる。そして減算器SUBで各カウンタ値N1,N2の差分Ndifが演算され、その演算結果Ndifが減算器SUBから出力される。
この様にして、リングオシレータRO0の発振周波数N0、およびPN電流比の異なる2つのリングオシレータRO1,RO2の各々の発振周波数の差分Ndifが測定される。
次に、これら発振周波数N0および差分Ndifから、半導体装置100内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpを求める方法を説明する。
一般に、リングオシレータRO0の発振周期T0と、リングオシレータRO0内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpとの関係は、電荷式Q=∫Idt=CV(I:電流、t:時間、C:容量、V:電圧)の一次近似を用いて、式1の様に表せる。
T0=(1/Idp+1/Idn)×kC0V
従って、
1/Idp=−1/Idn+T0/kC0V ・・・・式1
従って、
1/Idp=−1/Idn+T0/kC0V ・・・・式1
ここで、C0はインバータINV0の出力負荷容量である。この式1より、或る発振周波数T0の値に対する1/Idpと1/Idnとの関係は、図4の様に、傾きが”−1”の直線L1となる。
また各リングオシレータRO1,RO2の発振周期T1,T2を同様に一次近似で表すと、式2,式3となる。
T1=(1/Idp+1/(mIdn))×kC1V ・・・・式2
T2=(1/(mIdp)+1/Idn)×kC2V ・・・・式3
T2=(1/(mIdp)+1/Idn)×kC2V ・・・・式3
ここで、セル高が小さい高密度ライブラリにおいては、NMOSとPMOSとのサイズ比がほぼ1であることから、C1=C2と仮定すると、各発振周期T1,T2の差分Tdifは、式4の様になる。
Tdif=T1−T2=(1/Idp−1/Idn)×kC1V×(m−1)/m
従って、
1/Idp=1/Idn+mTdif/kC1V(m−1) ・・・・式4
従って、
1/Idp=1/Idn+mTdif/kC1V(m−1) ・・・・式4
この式4より、或る差分Tdifの値に対する1/Idpと1/Idnとの関係は、図5の様に、傾きが”1”の直線L2となる。従って各直線L1,L2は互いに直交し、それらの交点が、或るT0およびTdifが得られたときの、求めるべきソースドレイン間電流Idn,Idpとなる。
以上の説明では、一次近似式で分かり易く説明するために、リングオシレータの発振周期Tで説明したが、実際には、モニタ回路10Aの出力であるカウンタ値(発振周波数)N0と差分(発振周波数の差分)Ndifとから、ソースドレイン間電流Idn,Idpを求める。尚、カウンタ値N0は、最下位ビットの量子化による誤差が無視できるビット長であれば、発振周波数と比例の関係にある。
カウンタ値N0と差分Ndifは、各電流Idn,Idpによって変わるので、これらの関数である。また上述のように、カウンタ値N0と差分Ndifから各電流Idn,Idpを求めることができるので、各電流Idn,Idpは、カウンタ値N0と差分Ndifの関数である。但しこの関数は、製造プロセスおよびデバイス毎に異なるので、回路シミュレーション結果またはTEGの測定結果に基づき、求める必要がある。そして、モニタ回路10で測定されたカウント値N0および差分Ndifをその関数に入力して、各電流IdnおよびIdpを求める。
この様な数値演算は、マイコンなどのオンチップの制御回路で行っても良く、また外部のロジックテスタで行っても良い。
尚、上記の様に関数を用いる代わりに、各測定値N0,Ndifと各電流Idn,Idpとの対応テーブルを用意して、その対応テーブルを参照して、各測定値N0,Ndifから各電流Idn,Idpを求めても良い。この場合の演算も、オンチップの制御回路または外部のロジックテスタで行われる。
尚、リングオシレータRO1のNMOS61の個数およびリングオシレータRO2のPMOS52の個数を共にm個としたが、同じ値でなくても類似のPN比が得られれば、同様の効果が得られる。
以上の様に構成された半導体装置100Aによれば、リングオシレータRO0〜RO2、カウンタCO0〜CO2および減算器SUBで構成されるので、(a)モニタ回路10Aをロジック回路(即ちデジタル信号処理回路)として構成できると共に、(b)NMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpの算出に必要なリングオシレータの発振周波数N0と発振周波数の差分Ndifとを求める事ができる。
特に上記(b)により、リングオシレータの発振周波数N0と発振周波数の差分Ndifとを用いて半導体装置100A内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpを個別に求める事ができる。また上記(a)により、モニタ回路10Aをロジック回路として構成できるので、モニタ回路10Aをチップ内の任意の箇所や複数の箇所に配置できる。
またモニタ回路10Aの出力N0,Ndifはデジタル信号なので、オンチップの制御回路で演算処理して、基板制御をアダプティブに行える。またウエハテスト時にモニタ回路10Aの出力N0,Ndifをチップの外部に出力して、外部のロジックテスタで演算処理して、基板電圧をヒューズ設定する事もできる。
また基板制御を行った場合、Fastコーナー寄りに仕上がったトランジスタのリーク電流を削減でき、低電力化の効果がある。また基板制御により、デバイス特性のばらつきを低減できるので、コーナー設計で、動作速度スペックと電力スペックを満たさず、歩留まり低下がやむを得ない製品に対して、歩留まり向上の効果がある。
またSRAMトランジスタをモニタして基板制御を行った場合、デバイス特性のばらつきが小さくなると動作マージンが増大するので、やはり歩留まりが向上する。一方、動作マージンはそのままで、メモリセルのサイズを小さくする事もでき、この場合は、チップ面積を縮小でき、コスト削減の効果がある。
このモニタ回路10Aの出力N0,Ndifは、基板制御だけでなく、電源電圧制御、動作周波数制御にも適用できる。電源電圧制御に適用した場合、Fastコーナー寄りに仕上がったチップは電源電圧を下げる事ができるので、低電力化の効果がある。また動作周波数制御に適用した場合は、Fastコーナー寄りに仕上がったチップは動作周波数を上げる事ができるので、スループット向上の効果がある。
またこの半導体装置100Aでは、PN電流比の異なる3個のリングオシレータを備えるので、1個のリングオシレータを時分割制御する必要がなく、リングオシレータの制御が容易である。
また各リングオシレータRO0〜RO2のインバータINV0〜INV2は、互いに、PMOSとNMOSの個数比が異なるので、簡単な手法で、各リングオシレータRO0〜RO2の発振周波数を、異なるPN電流比に対応させる事ができる。
また各リングオシレータRO0〜RO2毎にカウンタCO0〜CO2を備えるので、1個のカウンタを時分割制御する必要がなく、制御が容易である。
実施の形態2.
この実施の形態に係る半導体装置100Bは、図6の様に、メモリ(例えばSRAM)21、プロセッサ(例えばCPU)23およびロジック回路25等の機能ブロックと、1個以上(図では3個)のモニタ回路10Aと、制御回路27とを備えている。
この実施の形態に係る半導体装置100Bは、図6の様に、メモリ(例えばSRAM)21、プロセッサ(例えばCPU)23およびロジック回路25等の機能ブロックと、1個以上(図では3個)のモニタ回路10Aと、制御回路27とを備えている。
モニタ回路10Aは、実施の形態1のモニタ回路10Aであり、そのモニタ対象の各機能ブロック21,23,25の付近または内部に配置されており、モニタ対象の各機能ブロック21,23,25内のNMOSおよびPMOSのソースドレイン間電流Idn,Idpの測定に必要な発振周波数(カウンタ値)N0および差分Ndifを求める。
尚、各モニタ回路10Aはそのモニタ対象の各機能ブロック21,23,25の付近または内部に配置されることで、各モニタ回路10Aとそのモニタ対象の機能ブロック21,23,25との各々のNMOSおよびPMOSの特性が同じになり、正確に各機能ブロック内のNMOSおよびPMOSのソースドレイン間電流Idn,Idpを求める事が可能になる。
制御回路27は、各制御信号(イネーブル信号EN、リセット信号RST)を各モニタ回路10Aに出力して各モニタ回路10Aを制御して、発振周波数N0および差分Ndifを測定させる(矢印z1)。また制御回路27は、各モニタ回路10Aで測定された発振周波数N0および差分Ndifを取得し(矢印z2)、その測定値N0,Ndifから、予め設定された関数または対応テーブルに基づき、各機能ブロック21,23,25のNMOSおよびPMOSのソースドレイン間電流Idn,Idpを求める。また制御回路27は、求めた各電流Idn,Idpに基づき、各機能ブロック21,23,25毎に、それら各機能ブロックのNMOSおよびPMOSの基板電圧を最適な値に制御する(矢印z3)。
以上の様に構成された半導体装置100Bによれば、半導体装置100B内の制御回路27により、モニタ回路10Aの測定値N0,Ndifに基づき、半導体装置100B内のNMOSおよびPMOSのソースドレイン間電流Idn,Idpが求められ、それらソースドレイン間電流Idn,Idpに基づき、半導体装置100B内のNMOSおよびPMOSの基板電圧が制御されるので、半導体装置100Bの仕上がり状態や動作状況に応じて自動的に最適な基板制御ができる。
またモニタ回路10Aが各機能ブロック21,23,25毎に配置されるので、各機能ブロック21,23,25毎に最適な基板制御が行える。
尚この実施の形態では、各機能ブロック21,23,25毎に個別に基板電圧を制御したが、図7の様に、各機能ブロック21,23,25に対して同じ基板電圧の制御を行っても良い。即ち、各機能ブロック21,23,25のうち、最も条件の厳しい(クリティカルな)ものに合わせて、各機能ブロック21,23,25の基板電圧を同じ値で一括制御しても良い。この場合は、各機能ブロック毎に基板電圧の制御はできないが、この場合も、半導体装置の仕上がり状態や動作状況に応じて自動的に基板制御ができる効果がある。
尚この実施の形態では、実施の形態1のモニタ回路10Aを用いたが、後述の実施の形態のモニタ回路(例えば実施の形態4のモニタ回路10D)を用いても良い。
実施の形態3.
この実施の形態に係る半導体装置100Cは、図25の様に、メモリ(例えばSRAM)21、プロセッサ(例えばCPU)23およびロジック回路25等の機能ブロックと、複数(図では3個)のモニタ回路10Aと、セレクタ31と、基板電圧設定部32と、制御回路33と、外部入出力端子34とを備えている。
この実施の形態に係る半導体装置100Cは、図25の様に、メモリ(例えばSRAM)21、プロセッサ(例えばCPU)23およびロジック回路25等の機能ブロックと、複数(図では3個)のモニタ回路10Aと、セレクタ31と、基板電圧設定部32と、制御回路33と、外部入出力端子34とを備えている。
外部入出力端子34は、外部の検査装置(例えばロジックテスタ)35が着脱自在に接続される端子(例えばI/Oパッドなど)である。
モニタ回路10Aは、実施の形態1のモニタ回路10Aであり、各機能ブロック21,23,25の付近または内部に配置されており、各機能ブロック21,23,25内のNMOSおよびPMOSのソースドレイン間電流Idn,Idpの測定に必要な発振周波数(カウンタ値)N0および差分Ndifを求める。
セレクタ31は、外部入出力端子34を介して検査装置35から入力される制御信号に応じて、各モニタ回路10Aを選択的に外部入出力端子34に接続するものである。
基板電圧設定部32は、半導体装置100C内のNMOSおよびPMOSの基板電圧を外部から設定するものであり、例えばヒューズ設定またはフラッシュメモリ等のメモリ設定により設定される。
制御回路33は、基板電圧設定部32に設定された基板電圧設定値に基づき、各機能ブロック21,23,25内のNMOSおよびPMOSの基板電圧を例えば同じ値で一括して制御する。
次にこの半導体装置100Cでの基板制御方法を説明する。
まず外部入出力端子34に検査装置(例えばロジックテスタ)35を接続し、検査装置35からのセレクタ制御信号でセレクタ31を制御して所望のモニタ回路10Aを選択する(矢印z4)。そしてセレクタ31を介して検査装置35から、選択したモニタ回路10Aに各制御信号(イネーブル信号EN、リセット信号RST)を出力して発振周波数N0および差分Ndifを測定させ(矢印z1)、その測定値N0,Ndifをセレクタ31を介して検査装置35に出力させる(矢印z2)。この様にして、各モニタ回路10Aで発振周波数N0および差分Ndifの測定を行わせ、その測定値N0,Ndifを取得する。
そして検査装置35において、各モニタ回路10Aの測定値N0,Ndifから、予め設定された関数または対応テーブルに基づき、各機能ブロック21,23,25のNMOSおよびPMOSのソースドレイン間電流Idn,Idpを求め、それら各電流Idn,Idpに基づき、半導体装置100C内のNMOSおよびPMOSの基板電圧の設定値を求める。そしてその設定値を基板電圧設定部32に設定する。そして基板電圧設定部32に設定された設定値に基づき、制御回路33により各機能ブロック21,23,25内のNMOSおよびPMOSの基板電圧が同じ値に一括して制御される。
以上の様に構成された半導体装置100Cによれば、外部入出力端子34を介して外部の検査装置35により各モニタ回路10Aを制御して発振周波数N0および差分Ndifを測定させ、その測定値N0,Ndifを取得できる。そして検査装置35により、その測定値N0,Ndifに基づき、半導体装置100C内のNMOSおよびPMOSのソースドレイン間電流Idn,Idpを求める事ができる。そして求めた電流Idn,Idpに応じて半導体装置100C内のNMOSおよびPMOSの基板電圧を求め、その基板電圧の値を基板電圧設定部32に設定することで、半導体装置100C内のNMOSおよびPMOSの基板電圧を所望の値に設定できる。
尚この実施の形態では、各機能ブロック21,23,25内のNMOSおよびPMOSの基板電圧を、基板電圧設定部32に設定された設定値に基づき、同じ値に一括して制御したが、基板電圧設定部32に各機能ブロック21,23,25毎の基板電圧を設定し、各機能ブロック21,23,25毎に個別に基板電圧を制御しても良い。
尚この実施の形態では、実施の形態1のモニタ回路10Aを用いたが、他の実施の形態のモニタ回路(例えば実施の形態4のモニタ回路10D)を用いても良い。
実施の形態4.
この実施の形態に係る半導体装置100Dは、上記(ii)(iii)の特徴を利用したものであり、図8の様に、PN電流比の異なる2つのリングオシレータの各々の発振周波数の差分Ndifおよび和Nsumを出力するモニタ回路10Dを備えている。
この実施の形態に係る半導体装置100Dは、上記(ii)(iii)の特徴を利用したものであり、図8の様に、PN電流比の異なる2つのリングオシレータの各々の発振周波数の差分Ndifおよび和Nsumを出力するモニタ回路10Dを備えている。
モニタ回路10Dは、PN電流比の異なる2個のリングオシレータRO1,RO2と、2個のカウンタCO1,CO2と、減算器SUBと、加算器ADDとを備えている。
ここでは、リングオシレータRO1,RO2によりリングオシレータ手段が構成され、カウンタCO1,CO2によりカウンタ手段が構成され、減算器SUBおよび加算器ADDにより演算手段が構成されている。
各リングオシレータRO1,RO2は、それらの入力部Sinが互いに接続され、且つそれらの出力部Soutがそれぞれ各カウンタRO1,RO2の一方の入力部Sin1に接続される様にして、配設されている。各リングオシレータRO1,RO2はそれぞれ、例えば、その入力部Sinにイネーブル信号EN=”0”が入力されると停止し、その入力部Sinにイネーブル信号EN=”1”が入力されると作動する。
リングオシレータRO1は、実施の形態1の場合と同様に、図2の様に、k−1個のインバータINV1と、1個のNAND回路3とを環状に接続したk段のインバータリングであり、インバータINV1も、実施の形態1の場合と同様に、図3(b)の様に構成されている。同様にリングオシレータRO2も、図2の様に、k−1個のインバータINV2と、1個のNAND回路3とを環状に接続したk段のインバータリングであり、インバータINV2も、図3(c)の様に構成されている。これらの構成により、2個のリングオシレータRO1,RO2のPN電流比が全て異なる値になっている。
各カウンタCO1,CO2はそれぞれ、各インバータINV1,INV2の出力(発振周波数)をカウントするものである。各カウンタCO1,CO2は、それらの一方の入力部Sin1にそれぞれ各リングオシレータRO1,RO2の出力部Soutが接続され、且つそれらの他方の入力部Sin2が互いに接続される様にして、配設されている。カウンタCO1の出力部Soutは、減算器SUBの一方の入力部Sin1および加算器ADDの一方の入力部Sin1に接続されている。カウンタCO2の出力部Soutは、減算器SUBの他方の入力部Sin2および加算器ADDの他方の入力部Sin2に接続されている。
各カウンタCO1,CO2はそれぞれ、例えば、その入力部Sin2にリセット信号RST=”1”が入力されると、リセットし、その入力部Sin2にリセット信号RST=”0”が入力される間は、その入力部Sin1に入力するパルス信号をカウントする。
減算器SUBは、各カウンタCO1,CO2の出力値N1,N2(即ち各リングオシレータRO1,RO2の発振周波数)の差分Ndifを演算するものである。減算器SUBは、その2つの入力部Sin1,Sin2に各カウンタCO1,CO2の出力部Soutが接続される様にして、配設されている。
加算器ADDは、各カウンタCO1,CO2の出力値N1,N2の和Nsumを演算するものである。加算器ADDは、その2つの入力部Sin1,Sin2に各カウンタCO1,CO2の出力部Soutが接続される様にして、配設されている。
次にモニタ回路10Dの動作を説明する。
まずイネーブル信号ENを”0”にして各リングオシレータRO1,RO2の発振を停止させ、この間に、リセット信号RSTを”1”にして各カウンタCO1,CO2をリセットする。
次にリセット信号RSTを”0”に戻して各カウンタCO1,CO2をカウント可能状態にして、その後、イネーブル信号ENを”1”にして各リングオシレータRO1,RO2を作動させる。これにより、各リングオシレータRO1,RO2の出力部Soutから発振クロックパルスが出力され、それら各出力はそれぞれカウンタCO1,CO2でカウントされる。
そして一定期間の後、イネーブル信号ENを”0”にして各リングオシレータRO1,RO2を停止させて、各カウンタCO1,CO2からそのカウンタ値N1,N2を出力させる。そして減算器SUBで各カウンタ値N1,N2の差分Ndifが演算され、その演算結果Ndifが減算器SUBから出力されると共に、加算器ADDで各カウンタ値N1,N2の和Nsumが演算され、その演算結果Nsumが加算器ADDから出力される。
この様にして、PN電流比の異なる2つのリングオシレータRO1,RO2の発振周波数の差分Ndifおよび和Nsumが測定される。
次に、発振周波数の差分Ndifおよび和Nsumから、半導体装置100D内のNMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpを求める方法を説明する。
各リングオシレータRO1,RO2の発振周期T1,T2の和Tsumを式2および式3を用いて計算すると、式5の様になる。
Tsum=T1+T2=(1/Idp+1/Idn)×kC1V×(m+1)/m
従って、
1/Idp=−1/Idn+mTsum/kC1V(m+1) ・・・・式5
従って、
1/Idp=−1/Idn+mTsum/kC1V(m+1) ・・・・式5
この式5より、或る和Tsumの値に対する1/Idpと1/Idnとの関係は、図4の様に、傾きが”−1”の直線L3となる。また各リングオシレータRO1,RO2の発振周期T1,T2の差分Tdifは、実施の形態1と同様に式4の様になり、或る差分Tdifの値に対する1/Idpと1/Idnとの関係も、図5の様に傾きが”1”の直線L2となる。
従って各直線L2,L3は互いに直交し、それらの交点が、或る差分Tdifおよび和Tsumが得られたときの、求めるべきソースドレイン間電流Idn,Idpとなる。
そして実施の形態1と同様に、実際には、モニタ回路10Dの出力である差分Ndifと和Nsumとから、数値計算または対応テーブルの参照によって、ソースドレイン間電流Idn,Idpを求める。この実施の形態でも、この様な数値演算または対応テーブルの参照による各電流Idn,Idpの測定は、マイコンなどのオンチップの制御回路または外部のロジックテスタにより行われる。
以上の様に構成された半導体装置100Dによれば、リングオシレータRO1,RO2、カウンタCO1,CO2,減算器SUBおよび加算器ADDで構成されるので、モニタ回路10Dをロジック回路(即ちデジタル信号処理回路)として構成できると共に、NMOSおよびPMOSの各々のソースドレイン間電流Idn,Idpの算出に必要なリングオシレータの発振周波数の差分Ndifと和Nsumを求める事ができる。
また減算器SUBと加算器ADDとを備えるので、1個の演算器の演算を減算と和算に時分割で切り換える必要がなく、制御が容易である。
またPN電流比の異なる2個のリングオシレータを備えるので、1個のリングオシレータを時分割制御する必要がなく、リングオシレータの制御が容易である。
また各リングオシレータRO1,RO2毎にカウンタCO1,CO2を備えるので、1個のカウンタを時分割制御する必要がなく、制御が容易である。
実施の形態5.
この実施の形態に係る半導体装置100Eのモニタ回路10Eは、図9の様に、実施の形態4のモニタ回路10Dにおいて、減算器SUBと加算器ADDとを1つの演算器ARIで代用したものである。
この実施の形態に係る半導体装置100Eのモニタ回路10Eは、図9の様に、実施の形態4のモニタ回路10Dにおいて、減算器SUBと加算器ADDとを1つの演算器ARIで代用したものである。
モニタ回路10Eは、PN電流比の異なる2個のリングオシレータRO1,RO2と、2個のカウンタCO1,CO2と、演算器ARIと、切換信号生成回路GENと、レジスタREGとを備えている。
ここでは、リングオシレータRO1,RO2によりリングオシレータ手段が構成され、カウンタCO1,CO2によりカウンタ手段が構成され、演算器ARIおよび切換信号生成回路GENにより演算手段が構成されている。
各リングオシレータRO1,RO2および各カウンタCO1,CO2は、実施の形態4の場合と同様に構成されている。但しここでは、カウンタCO1の出力部Soutは、演算器ARIの一方の入力部Sin1に接続され、カウンタCO2の出力部Soutは、演算器ARIの他方の入力部Sin2に接続される。
切換信号生成回路GENは、その入力部Sinが各リングオシレータRO1,RO2の入力部Sinに接続され、且つその出力部Soutが演算器ARIの切換信号入力部Sin3およびレジスタREGの切換信号入力部Sin2に接続される様にして、配設されている。
切換信号生成回路GENは、その入力部Sinに入力されるイネーブル信号ENに応じて少し遅延させたタイミングで演算器ARIおよびレジスタREGに切換信号SWを出力し、その切換信号SWにより、演算器ARIでの演算(加算または減算)の切換、およびレジスタREGでの入力信号の保持の許否および保持信号の出力を制御する。具体的には例えば、切換信号生成回路GENは、イネーブル信号EN=”1”の場合は、演算器ARIの演算を例えば加算に切り換えると共に、レジスタREGをその入力部Sin1に入力する信号を取り込む様に切り換える。また切換信号生成回路GENは、イネーブル信号EN=”0”の場合は、演算器ARIの演算を例えば減算に切り換えると共に、レジスタREGを、その入力部Sin1に入力する信号を取り込まず且つ既に保持している信号をその出力部Soutから出力する様に切り換える。
演算器ARIは、その一方の入力部Sin1にカウンタCO1の出力部Soutが接続され、且つその他方の入力部Sin2にカウンタCO2の出力部Soutが接続され、且つその出力部SoutがレジスタREGの入力部Sin1に分岐接続され、且つその切換信号入力部Sin3に切換信号生成回路GENの出力部Soutが接続される様にして、配設されている。演算器ARIは、その切換信号入力部Sin3に入力される制御信号に応じて、その各入力部Sin1,Sin2に入力されるカウンタ値N1,N2の差分Ndifと和Nsumを計算する。
レジスタREGは、その入力部Sin1に演算器ARIの出力部Soutが接続され、且つその切換信号入力部Sin2に切換信号生成回路GENの出力部Soutが接続される様にして、配設されている。レジスタREGは、その切換信号入力部Sin2に入力される切換信号SWに応じて、その入力部Sin1に入力される信号を保持し、またはその保持する信号を出力部Soutから出力する。
次にモニタ回路10Eの動作を説明する。
まず、イネーブル信号ENを”0”にして各リングオシレータRO1,RO2を停止させ、この間に、リセット信号RSTを”1”にして各カウンタCO1,CO2をリセットする。
次に、リセット信号RSTを”0”に戻して各カウンタCO1,CO2をカウント可能状態にし、その後、イネーブル信号ENを”1”にして各リングオシレータRO1,RO2を作動させる。これにより、各リングオシレータRO1,RO2の出力部Soutから発振クロックパルスが出力され、それら各出力がそれぞれカウンタCO1,CO2でカウントされる。
各カウンタCO1,CO2の出力であるカウンタ値N1,N2を演算器ARIに入力し、演算器ARIによりそれらの和Nsumが演算され、その演算結果NsumがレジスタREGに取り込まれる。これらカウンタ値N1,N2とその和Nsumは、時々刻々と変化する。
そして一定期間の後、イネーブル信号ENを”0”にして各リングオシレータRO1,RO2を停止させる。またこのイネーブル信号EN=”0”より少し遅延させたタイミングで、切換信号生成回路GENにより、演算器ARIでの演算が加算から減算に切り換えられると共にレジスタREGがその入力部Sin1に入力する信号を取り込む状態から保持している信号を出力する様に切り換えられる。これにより、レジスタREGから保持している和Nsumが出力される。
一方、演算器ARIにより、各カウンタCO1,CO2からのカウンタ値N1,N2の差分Ndifが演算されその演算結果Ndifが出力部Soutから出力される。
この様にして、PN電流比の異なる2つのリングオシレータRO1,RO2の各々の発振周波数の差分Ndifおよび和Nsumが測定される。尚、これら各差分Ndifおよび和Nsumからソースドレイン間電流Idn,Idpを求める方法および構成は、実施の形態4と同じである。
以上の様に構成された半導体装置100Eによれば、切換信号生成回路GENにより演算器ARIの演算を減算と加算に切り換えるので、1個の演算器ARIだけで、差分と和とを求める事ができ、回路の小型化に寄与できる。
尚、この実施の形態において更に、演算器ARIで計算された差分Ndifを保持するためのレジスタを備えても良い。具体的には、当該レジスタは、レジスタREGと同様に構成されており、その入力部に演算器ARIの出力部Soutが分岐接続され、且つその切換信号入力部に、切換信号生成回路GENからの切換信号SWをさらに遅延させる遅延回路を介して切換信号生成回路GENの出力部Soutが接続される様にして、配設される。
上記の遅延回路により、当該レジスタは、和Nsumを保持するレジスタREGより少し遅れたタイミングで入力する信号を取り込む状態から保持している信号を出力する様に切り換えられる。
実施の形態6.
この実施の形態に係る半導体装置100Fは、実施の形態1において、リングオシレータRO0のインバータINV0は図10(a)の様に変更せず、各リングオシレータRO1,RO2のインバータINV1,INV2をそれぞれ図10(b)(c)の様に変更したものである。
この実施の形態に係る半導体装置100Fは、実施の形態1において、リングオシレータRO0のインバータINV0は図10(a)の様に変更せず、各リングオシレータRO1,RO2のインバータINV1,INV2をそれぞれ図10(b)(c)の様に変更したものである。
即ち、この実施の形態のインバータINV1は、図10(b)の様に、例えばj(j:2以上の整数)個のPMOS51と、例えば1個のNMOS61と、入力部Uinと、出力部Uoutとを備えて構成される。j個のPMOS51の各々のソースドレイン間は、互いに直列接続されている。直列接続された各PMOS51と、NMOS61との各々のソースドレイン間は、互いに直列接続された状態で、電源VDDと接地点との間に接続されている。各PMOS51とNMOS61との各々のゲートは、互いに接続されている。入力部Uinは、PMOS51および各NMOS61の相互接続されたゲートに接続されており、出力部Uoutは、直列接続された最下段のPMOS51と、NMOS61の相互接続されたドレインに接続されている。
またこの実施の形態のインバータINV2は、図10(c)の様に、例えば1個のPMOS52と、例えばj個のNMOS62と、入力部Uinと、出力部Uoutとを備えて構成される。j個のNMOS62の各々のソースドレイン間は、互いに直列接続されている。PMOS52と、直列接続された各NMOS62との各々のソースドレイン間は、互いに直列接続された状態で、電源VDDと接地点との間に接続されている。PMOS52と各NMOS62との各々のゲートは、互いに接続されている。入力部Uinは、PMOS52および各NMOS62の共通接続されたゲートに接続されており、出力部Uoutは、PMOS52と、直列接続された最上段のNMOS62の相互接続されたドレインに接続されている。
この様な構成(即ち、各インバータINV0〜INV2のNMOSおよびPMOSの個数比を異ならせる構成)により、インバータINV0のNMOS60およびPMOS50のソースドレイン間電流をIdn,Idpとすると、インバータINV1のNMOS61およびPMOS51のソースドレイン間電流はIdn,(1/j)×Idpとなり、インバータINV2のNMOS62およびPMOS52のソースドレイン間電流は(1/j)×Idn,Idpとなり、3個のリングオシレータRO0〜RO2のPN電流比が全て異なる値になっている。
尚、リングオシレータRO1のPMOS51の個数およびリングオシレータRO2のNMOS62の個数を共にj個としたが、同じ値でなくても類似のPN比が得られれば、同様の効果が得られる。
尚、この実施の形態に係る半導体装置100Fの他の構成は、実施の形態1と同様に構成されている。
以上の様に構成された半導体装置100Fによれば、各リングオシレータRO0〜RO2のインバータINV0〜INV2は、互いに、PMOSとNMOSの個数比が異なるので、簡単な手法で、各リングオシレータRO0〜RO2の発振周波数を、異なるPN電流比に対応させる事ができる。
尚、この実施の形態では、実施の形態1に適用する場合で説明したが、他の実施の形態(例えば4,5など)に適用しても構わない。
実施の形態7.
この実施の形態に係る半導体装置100Gは、実施の形態1において、リングオシレータRO0は図11(a)の様に変更せず、各リングオシレータRO1,RO2をそれぞれ図11(b)(c)の様に変更したものである。
この実施の形態に係る半導体装置100Gは、実施の形態1において、リングオシレータRO0は図11(a)の様に変更せず、各リングオシレータRO1,RO2をそれぞれ図11(b)(c)の様に変更したものである。
この実施の形態のリングオシレータRO1は、図11(b)の様に、k−1個のNOR回路7と、1個のNAND回路3とを環状に接続したものである。即ちリングオシレータRO1は、NAND回路3の出力部Uoutにk−1個の各NOR回路7の一方の入力部Uin1・出力部Uout間を直列接続し、且つk−1個の各NOR回路7の他方の入力部Uin2を互いに接続して接地(第2の電位源)し、且つ最後のNOR回路7の出力部Uoutを、NAND回路3の一方の入力部Uin1に分岐接続すると共にリングオシレータRO1の出力部Soutとし、且つNAND回路3の他方の入力部Uin2をリングオシレータRO0の入力部Sinとする様に構成されている。
またこの実施の形態のリングオシレータRO2は、図11(c)の様に、k個のNAND回路3を環状に接続したものである。即ちリングオシレータRO1は、k個のNAND回路3の一方の入力部Uin1・出力部Uout間を直列接続し、且つ2段目からk段目(最後)の各NAND回路3の他方の入力部Uin2を互いに接続して電源(第1の電位源)VDDに接続し、且つk段目のNAND回路3の出力部Uoutを1段目(最初)のNAND回路3の一方の入力部Uin1に分岐接続すると共にリングオシレータRO2の出力部Soutとし、且つ1段目のNAND回路3の他方の入力部Uin2をリングオシレータRO0の入力部Sinとする様に構成されている。
この様な構成により、リングオシレータRO1の各NOR回路7内のPMOSのソースドレイン間電流Idpは、リングオシレータRO0のインバータINV0内のPMOSのソースドレイン間電流Idpよりも小さくなり、またリングオシレータRO2の2段目からk段目の各NAND回路3内のNMOSのソースドレイン間電流Idnは、リングオシレータRO0のインバータINV0内のNMOSのソースドレイン間電流Idnよりも小さくなり、3個のリングオシレータRO0〜RO2のPN電流比が全て異なる値になる。
尚、この実施の形態に係る半導体装置100Gの他の構成は、実施の形態1と同様に構成されている。
以上の様に構成された半導体装置100Eによれば、3個のリングオシレータRO0〜RO2は、NAND回路3と1個以上のインバータINV0とを環状に接続して構成されたリングオシレータRO0と、複数のNAND回路3を環状に接続して構成されたリングオシレータRO2と、NAND回路3と1個以上のNOR回路7とを環状に接続して構成されたリングオシレータRO1とであるので、既存の論理回路(NAND回路、NOR回路やINV回路)のライブラリを用いて、PN電流比の異なる3個のリングオシレータRO0〜RO2を構成できる。
尚、この実施の形態では、実施の形態1に適用する場合で説明したが、他の実施の形態(例えば実施の形態4,5のリングオシレータRO1,RO2)に適用しても構わない。
実施の形態8.
この実施の形態に係る半導体装置100Hは、実施の形態1において、リングオシレータRO0のインバータINV0は図12(a)の様に変更せず、各リングオシレータRO1,RO2のインバータINV1,INV2をそれぞれ図12(b)(c)の様に変更したものである。
この実施の形態に係る半導体装置100Hは、実施の形態1において、リングオシレータRO0のインバータINV0は図12(a)の様に変更せず、各リングオシレータRO1,RO2のインバータINV1,INV2をそれぞれ図12(b)(c)の様に変更したものである。
即ちこの実施の形態のインバータINV1は、図12(b)の様に、NMOS61のゲート長Ln1がインバータINV0のそれ(Ln0)と同じ長さに形成され、PMOS51のゲート長Lp1がインバータINV0のそれ(Lp0)よりも長くなる様に形成されている。
またこの実施の形態のインバータINV2は、図12(c)の様に、PMOS52のゲート長Lp2がインバータINV0のそれ(Lp0)と同じ長さに形成され、NMOS62のゲート長Ln2がインバータINV0のそれ(Ln0)よりも長くなる様に形成されている。
この様な構成(即ち、各インバータINV0〜INV2のNMOSおよびPMOSのゲート長の比を異ならせた構成)により、リングオシレータRO1内のPMOS51のソースドレイン間電流Idpは、リングオシレータRO0内のPMOS50のソースドレイン間電流Idpよりも小さくなり、またリングオシレータRO2内のNMOS62のソースドレイン間電流Idnは、リングオシレータRO0内のNMOS60のソースドレイン間電流Idnよりも小さくなり、3個のリングオシレータRO0〜RO2のPN電流比が全て異なる値になる。
尚、この実施の形態に係る半導体装置100Hの他の構成は、実施の形態1と同様に構成されている。
以上の様に構成された半導体装置100Hによれば、各リングオシレータRO0〜RO2のインバータINV0〜INV2は、互いに、PMOSとNMOSの各々のゲート長の比が異なるので、簡単な手法で、各リングオシレータINV0〜INV2の発振周波数を、異なるPN電流比に対応させる事ができる。
尚、この実施の形態では、実施の形態1に適用する場合で説明したが、他の実施の形態(例えば4,5など)に適用しても構わない。
実施の形態9.
この実施の形態に係る半導体装置100Iは、実施の形態1において、リングオシレータRO0のインバータINV0は図13(a)の様に変更せず、各リングオシレータRO1,RO2のインバータINV1,INV2をそれぞれ図13(b)(c)の様に変更したものである。
この実施の形態に係る半導体装置100Iは、実施の形態1において、リングオシレータRO0のインバータINV0は図13(a)の様に変更せず、各リングオシレータRO1,RO2のインバータINV1,INV2をそれぞれ図13(b)(c)の様に変更したものである。
即ちこの実施の形態のインバータINV0は、図13(a)の様に、実施の形態1のインバータINV0と同様に構成されており、PMOS50およびNMOS60の各々の基板には、逆バイアスとなる基板電圧は印加されていない。
またこの実施の形態のインバータINV1は、図13(b)の様に、インバータINV0と比べて、NMOS61の基板には逆バイアスとなる基板電圧が印加されず、PMOS51の基板には逆バイアスとなる基板電圧VBPが印加されている。
またこの実施の形態のインバータINV2では、図13(c)の様に、インバータINV0と比べて、PMOS52の基板には逆バイアスとなる基板電圧が印加されず、NMOS62の基板には逆バイアスとなる基板電圧VBNが印加されている。
この様な構成(即ち、各インバータINV0〜INV2のNMOSおよびPMOSの基板電圧の組み合わせを異ならせた構成)により、リングオシレータRO1内のPMOS51のソースドレイン間電流Idpは、リングオシレータRO0内のPMOS50のソースドレイン間電流Idpよりも小さくなり、またリングオシレータRO2内のNMOS62のソースドレイン間電流Idnは、リングオシレータRO0内のNMOS60のソースドレイン間電流Idnよりも小さくなり、3個のリングオシレータRO0〜RO2のPN電流比が全て異なる値になる。
尚、この実施の形態に係る半導体装置100Iの他の構成は、実施の形態1と同様に構成されている。
以上の様に構成された半導体装置100Iによれば、各リングオシレータRO0〜RO2のインバータINV0〜INV2は、互いに、PMOSとNMOSの各々の基板電圧の組み合わせが異なるので、簡単な手法で、各リングオシレータRO0〜RO2の発振周波数を、異なるPN電流比に対応させる事ができる。
尚、この実施の形態では、実施の形態1に適用する場合で説明したが、他の実施の形態(例えば4,5など)に適用しても構わない。
実施の形態10.
この実施の形態に係る半導体装置100Jは、実施の形態9において、PMOSまたはNMOSの基板電圧が異なる3個のリングオシレータRO0〜RO2を用いる代わりに、それらの機能を、1個のリングオシレータROのPMOSおよびNMOSの基板電圧を時分割制御することで実現したものである。
この実施の形態に係る半導体装置100Jは、実施の形態9において、PMOSまたはNMOSの基板電圧が異なる3個のリングオシレータRO0〜RO2を用いる代わりに、それらの機能を、1個のリングオシレータROのPMOSおよびNMOSの基板電圧を時分割制御することで実現したものである。
この実施の形態のモニタ回路10Jは、図14の様に、リングオシレータROと、カウンタCOと、減算器SUBと、セレクタSEL1,SEL2と、レジスタREG1,REG2とを備えている。
リングオシレータROは、その基板電圧入力部Sin1がセレクタSEL1の出力部Soutに接続され、その基板電圧入力部Sin2がセレクタSEL2の出力部Soutに接続され、その出力部SoutがカウンタCOの入力部Sin1に接続される様にして、配設されている。
リングオシレータROは、図15の様に、実施の形態1と同様図2参照)に、k−1個のインバータINVと1個のNAND回路3とを環状に接続して、k段のインバータリングとして構成される。各インバータINVは、図16の様に、実施の形態1のインバータINV0(図3(a))と同様に構成されるが、ここでは更に、それらの各PMOS5の基板が互いに接続されて基板電圧入力部Sin1を介してセレクタSEL1の出力部Soutに接続され、且つそれらの各NMOS6の基板が互いに接続されて基板電圧入力部Sin2を介してセレクタSEL2の出力部Soutに接続されている。
リングオシレータROは、例えば、その入力部Sin3にイネーブル信号EN=”0”が入力されると停止し、その入力部Sin3にイネーブル信号EN=”1”が入力されると作動して、その出力部Soutから発振クロックパルスを出力する。またリングオシレータROは、各基板電圧入力部Sin1,Sin2に入力される電圧PB,NBが時分割制御される事で、リングオシレータRO内のPMOS5およびNMOS6の各々の基板電圧PB,NBが時分割制御されて、3種類の異なるPN電流比を時分割で実現する。
セレクタSEL1は、その一方の入力部「1」に所定の電圧VBPが入力され、その他方の入力部「0」に電源電圧VDDが入力され、その制御信号入力部Sinに制御信号SPが入力され、その出力部SoutがリングオシレータROの入力部Sin1に接続される様に、配設される。セレクタSEL1は、制御信号SPが”0”の場合に、その入力部「0」に入力される電源電圧VDDをその出力部Soutから出力し、制御信号SPが”1”の場合に、その入力部「1」に入力される所定の電圧VBPをその出力部Soutから出力する。
セレクタSEL2は、その一方の入力部「1」に所定の電圧VBNが入力され、その他方の入力部「0」に接地電圧Vaが入力され、その制御信号入力部Sinに制御信号SNが入力され、その出力部SoutがリングオシレータROの入力部Sin2に接続される様に、配設される。セレクタSEL2は、制御信号SNが”0”の場合に、その入力部「0」に入力される接地電圧Vaをその出力部Soutから出力し、制御信号SNが”1”の場合に、その入力部「1」に入力される所定の電圧VBNをその出力部Soutから出力する。
これら各RO,SEL1,SEL2の構成により、各制御信号SP,SNの組が(SP,SN)=(0,0)の場合は、リングオシレータROは、そのPMOS5の基板電圧PBが電源電圧VDDにされ、そのNMOSの基板電圧NBが接地されるので、実施の形態7のリングオシレータRO0(図13(a))として機能する。また各制御信号SP,SNの組が(SP,SN)=(1,0)の場合は、リングオシレータROは、そのPMOS5の基板電圧PBが所定の電圧VBPにされ、そのNMOSの基板電圧NBが接地されるので、実施の形態7のリングオシレータRO1(図13(b))として機能する。また各制御信号SP,SNの組が(SP,SN)=(0,1)の場合は、リングオシレータROは、そのPMOS5の基板電圧PBが電源電圧VDDにされ、そのNMOSの基板電圧NBが所定の電圧VBNにされるので、実施の形態7のリングオシレータRO2(図13(c))として機能する。
カウンタCOは、その入力部Sin1にリングオシレータROの出力部Soutが接続され、そのリセット信号入力部Sin2にリセット信号RSTが入力され、その出力部Soutが各レジスタREGの入力部Sin1に分岐接続されると共に外部に分岐接続される様に、配設される。カウンタCOは、例えば、リセット信号RSTが”1”の場合は、そのカウンタ値をリセットし、リセット信号RSTが”0”の場合は、その入力部Sin1に入力するパルス信号をカウントとする。
レジスタREG1は、その入力部Sin1にカウンタCOの出力部Soutが接続され、その制御信号入力部Sin2がセレクタSEL1の制御信号入力部Sinに共通接続され、その出力部Soutが減算器SUBの一方の入力部Sin1に接続される様にして、配設される。レジスタREG1は、制御信号SPが”1”の場合に、その入力部Sin1に入力される信号を取り込み、制御信号SPが”0”の場合に、その入力部Sin1に入力される信号を取り込まず、既に保持する信号をその出力部Soutから出力する。
レジスタREG2は、その入力部Sin1にカウンタCOの出力部Soutが接続され、その制御信号入力部Sin2がセレクタSEL2の制御信号入力部Sinに共通接続され、その出力部Soutが減算器SUBの一方の入力部Sin2に接続される様にして、配設される。レジスタREG2は、制御信号SNが”1”の場合に、その入力部Sin1に入力される信号を取り込み、制御信号SNが”0”の場合に、その入力部Sin1に入力される信号を取り込まず、既に保持する信号をその出力部Soutから出力する。
減算器SUBは、その各入力部Sin1,Sin2にそれぞれレジスタREG1,REG2の出力部Soutが接続される様にして配設される。減算器SUBは、その各入力部Sin1,Sin2に入力されるカウント値N1,N2の差分Ndifを演算する。
次にこのモニタ回路10Jの動作を説明する。
まず各制御信号SP,NPの組を(SP,NP)=(1,0)にして、リングオシレータROを実施の形態7のリングオシレータRO1として機能させ、且つレジスタREG1を、その入力部Sin1に入力する信号を取り込む様に切り換えると共に、レジスタREG2を、その入力部Sin1に入力する信号を取り込まない様に切り換える。
そしてイネーブル信号ENを”0”にしてリングオシレータROを停止させ、この間に、リセット信号RSTを”1”にしてカウンタCOをリセットする。そしてリセット信号RSTを”0”に戻してカウンタCOをカウント可能状態にし、その後、イネーブル信号ENを”1”にしてリングオシレータROを作動させる。これにより、リングオシレータRO1として機能するリングオシレータROの出力部Soutから発振クロックパルスが出力され、その出力がカウンタCOでカウントされる。そして一定期間の後、イネーブル信号ENを”0”して、リングオシレータROを停止させる。そして、そのカウンタ値N1をレジスタREG1に取り込んで保持させる。その後、RSTを“1”にしてそのカウント値をリセットさせる。
次に各制御信号SP,NPの組を(SP,NP)=(0,1)にして、リングオシレータROを実施の形態7のリングオシレータRO2として機能させ、且つレジスタREG1を、その入力部Sin1に入力する信号を取り込まず、既に保持する信号(カウンタ値N1)を減算器SUBに出力させる様に切り換えると共に、レジスタREG2を、その入力部Sin1に入力する信号を取り込む様に切り換える。
そしてリセット信号RSTを”0”に戻してカウンタCOをカウント可能状態にし、その後、イネーブル信号ENを”1”にしてリングオシレータROを作動させる。これにより、リングオシレータRO2として機能するリングオシレータROの出力部Soutから発振クロックパルスが出力され、その出力がカウンタCOでカウントされる。そして一定期間の後、イネーブル信号ENを”0”してリングオシレータROを停止させる。そして、そのカウンタ値N2をレジスタREG2に取り込んで保持させる。その後、RSTを“1”にしてそのカウント値をリセットさせる。
次に各制御信号SP,NPの組を(SP,NP)=(0,0)にして、リングオシレータROを実施の形態7のリングオシレータRO0として機能させ、且つレジスタREG11,REG2をそれぞれ、その入力部Sin1に入力する信号を取り込まず、既に保持する信号(カウンタ値N1,N2)を減算器SUBに出力させる様に切り換える。これにより、減算器SUBにカウンタ値N1,N2が入力され、それらの差分Ndifが演算され、その演算結果Ndifが減算器SUBから出力される。
そしてリセット信号RSTを”0”に戻してカウンタCOをカウント可能状態にし、その後、イネーブル信号ENを”1”にしてリングオシレータROを作動させる。これにより、リングオシレータRO0として機能するリングオシレータROの出力部Soutから発振クロックパルスが出力され、その出力がカウンタCOでカウントされる。そして一定期間の後、イネーブル信号ENを”0”してリングオシレータROを停止させる。そして、そのカウンタ値N0を出力させる。
この様にして、リングオシレータRO0の発振周波数N0、およびPN電流比の異なる2つのリングオシレータRO1,RO2の発振周波数の差分Ndifが測定される。尚、これら各値N0,Ndifからソースドレイン間電流Idn,Idpを求める方法および構成は、実施の形態7と同じである。
以上の様に構成された半導体装置100Jによれば、セレクタSEL1,SEL2によりリングオシレータROのPMOS5およびNMOS6の各々の基板電圧PB,NBを切り換えて、リングオシレータROの発振周波数をPN電流比の異なる3種類の発振周波数に切り換えるので、1個のリングオシレータROだけで、PN電流比の異なる3種類の発振周波数を発振でき、回路の小型化に寄与できる。
実施の形態11.
この実施の形態に係る半導体装置100Kは、実施の形態2の半導体装置100Bを、異なる複数の閾値Vthで構成された半導体装置に適用したものである。この半導体装置100Kは、図17の様に、複数のブロック39a,39b,39cと、複数のモニタ回路10Aと、制御回路27とを備えている。
この実施の形態に係る半導体装置100Kは、実施の形態2の半導体装置100Bを、異なる複数の閾値Vthで構成された半導体装置に適用したものである。この半導体装置100Kは、図17の様に、複数のブロック39a,39b,39cと、複数のモニタ回路10Aと、制御回路27とを備えている。
各ブロック39a,39b,39cのNMOSおよびPMOSは、それら各ブロック毎に異なる閾値Vtha,Vthb,Vthcで構成されている。
各モニタ回路10Aはそれぞれ、そのモニタ対象の各ブロック39a,39b,39cの付近または内部に配置されることで、その内部のNMOSおよびPMOSとそのモニタ対象のブロック内のNMOSおよびPMOSとの特性および閾値が同じにされている。
制御回路27は、実施の形態2の制御回路27と同じに構成されており、各モニタ回路10Aを制御して発振周波数N0および差分Ndifを測定させ、その測定値N0,Ndifに基づき、各ブロック39a,39b,39cのNMOSおよびPMOSのソースドレイン間電流Idn,Idpを求め、その各電流Idn,Idpに基づき、それら各ブロック毎に、それら各ブロックのNMOSおよびPMOSの基板電圧を最適な値に制御する。
以上の様に構成された半導体装置100Kによれば、異なる複数の閾値で構成された半導体装置に対しても、実施の形態2と同様の効果を得る事ができる。またモニタ回路10Aが各ブロック39a,39b,39c毎に配置されるので、それら各ブロック毎に最適な基板制御が行える。
尚この実施の形態では、各ブロック39a,39b,39c毎に個別に基板電圧を制御したが、各ブロック39a,39b,39cに対して同じ基板電圧の制御を行っても良い。即ち、各ブロック39a,39b,39cのうち、最も条件の厳しい(クリティカルな)ものに合わせて、各ブロック39a,39b,39cの基板電圧を同じ値で一括制御しても良い。この場合は、各ブロック毎に基板電圧の制御はできないが、この場合も、半導体装置の仕上がり状態や動作状況に応じて自動的に基板制御ができる効果がある。
尚この実施の形態では、実施の形態1のモニタ回路10Aを用いたが、後述の実施の形態のモニタ回路(例えば実施の形態4のモニタ回路10D)を用いても良い。
実施の形態12.
この実施の形態に係る半導体装置100Lは、実施の形態3の半導体装置100Cを、異なる複数の閾値Vthで構成された半導体装置に適用したものである。この半導体装置100Lは、図18の様に、複数のブロック39a,39b,39cと、複数のモニタ回路10Aと、セレクタ31と、基板電圧設定部32と、制御回路33と、外部入出力端子34とを備えている。
この実施の形態に係る半導体装置100Lは、実施の形態3の半導体装置100Cを、異なる複数の閾値Vthで構成された半導体装置に適用したものである。この半導体装置100Lは、図18の様に、複数のブロック39a,39b,39cと、複数のモニタ回路10Aと、セレクタ31と、基板電圧設定部32と、制御回路33と、外部入出力端子34とを備えている。
各ブロック39a,39b,39cのNMOSおよびPMOSは、それら各ブロック毎に異なる閾値Vtha,Vthb,Vthcで構成されている。
各モニタ回路10Aはそれぞれ、そのモニタ対象の各ブロック39a,39b,39cの付近または内部に配置されることで、その内部のNMOSおよびPMOSとそのモニタ対象のブロック内のNMOSおよびPMOSとの特性および閾値が同じにされている。
セレクタ31、制御回路33および外部入出力端子34は、実施の形態3のそれらと同じ構成されている。
以上の様に構成された半導体装置100Lによれば、異なる複数の閾値で構成された半導体装置に対しても、実施の形態3と同様の効果を得る事ができる。
尚この実施の形態では、各ブロック39a,39b,39c内のNMOSおよびPMOSの基板電圧を、基板電圧設定部32に設定された設定値に基づき、同じ値に一括して制御したが、基板電圧設定部32に各ブロック39a,39b,39c毎の基板電圧を設定し、各ブロック39a,39b,39c毎に個別に基板電圧を制御しても良い。
尚この実施の形態では、実施の形態1のモニタ回路10Aを用いたが、他の実施の形態のモニタ回路(例えば実施の形態4のモニタ回路10D)を用いても良い。
実施の形態13.
この実施の形態に係る半導体装置100Mは、実施の形態1において、モニタ回路10AをI/Oバッファの空き領域に搭載したものである。
この実施の形態に係る半導体装置100Mは、実施の形態1において、モニタ回路10AをI/Oバッファの空き領域に搭載したものである。
この半導体装置100Mは、例えば矩形状のチップ状に形成されており、図19(a)(b)の様に、そのチップ周縁に沿って、入力用,出力用,電源電圧用または接地用の各種のパッドPIN,POUT,PVDD,PGNDが複数配置されている。入力用および出力用の各パッドPIN,POUTの内側にはそれぞれ、そのパッド用のI/OバッファBIN,BOUTが配置されている。通常、電源電圧用および接地用の各パッドPVDD,PGNDの内側には、そのパッド用のI/Oバッファは配置されないので、それら各パッドPVDD,PGNDの内側は、空き領域になっている。
尚、図19(a)は、チップの一片に沿って各種のパッドPIN,POUT,PVDDが配置された状態を示しており、パッドPVDDの内側が空き領域となっている。図19(b)は、チップの角部に沿って各種のパッドPIN,POUT,PVDD,PGNDが複数配置されており、チップの角部直近には、I/Oバッファの不要な電源電圧用および接地用の各パッドPVDD,PGNDが配置されており、チップの角部は空き領域になっている。
この実施の形態では、上記の空き領域にモニタ回路10Aが配置される。図19(a)では、電源電圧用のパッドPVDDの内側の空き領域にモニタ回路10Aが配置されている。また図19(b)では、チップの角部の空き領域にモニタ回路10Aが配置されている。
以上の様に構成された半導体装置100Mによれば、モニタ回路10Aは、複数のパッドPIN,POUT,PVDD,PGNDのうちの所定のパッド(I/Oバッファの必要なパッド)以外のパッドPVDD,PGNDの内側の空き領域に配設されるので、空き領域を利用してモニタ回路10Aを配置できる。
尚、この実施の形態では、各パッドPIN,POUTの内側にそのパッド用のI/OバッファBIN,BOUTが配置される場合で説明したが、図19(c)の様に、各パッドPIN,POUTの下層にそのパッド用のI/OバッファBIN,BOUTが配置される場合は、I/Oバッファの不要な電源電圧用および接地用の各パッドPVDD,PGNDの下層は空き領域になるので、それら各パッドPVDD,PGNDの下層の空き領域にモニタ回路10Aを配置しても良い。この場合も同様の効果を得る。
尚、この実施の形態では、実施の形態1に適用した場合で説明したが、他の実施の形態に適用しても構わない。
実施の形態14.
この実施の形態に係る半導体装置100Nは、実施の形態1をSRAMに適用したものである。
この実施の形態に係る半導体装置100Nは、実施の形態1をSRAMに適用したものである。
SRAMは、複数のメモリセルアレイを有し、各メモリセルアレイは、一般に図20の様な6トランジスタ構成のメモリセル13を縦横に配列して構成される。メモリセル13は、図20の様に、ビット線BL、反転ビット線BLBおよびワード線WLで囲まれた領域内に配置されており、6個のトランジスタT1〜T6を備えて構成される。各トランジスタT1,T4はPMOSであり、各トランジスタT2,T3,T5,T6はNMOSである。メモリセル13は、ロードPMOST1,T4、ドライバNMOST2,T5およびアクセスNMOST3,T6からなるラッチを左右対称に配置されて構成されている。
ビット線BLおよび反転ビット線BLBは、互いに離間を空けて平行に配置されており、ワード線WLは、それら各BL,BLBに直交する様に配置されている。
各トランジスタT1,T2は、各トランジスタT1,T2のソースドレイン間が直列接続された状態で、電源VDDと接地点との間に接続されている。同様に、各トランジスタT4,T5も、各トランジスタT4,T5のソースドレイン間が直列接続された状態で、電源VDDと接地点との間に接続されている。
各トランジスタT1,T2のゲートは、互いに接続されると共に、各トランジスタT4,T5の互いに接続されたドレインに接続されている。同様に、各トランジスタT4,T5のゲートは、互いに接続されると共に、各トランジスタT1,T2の互いに接続されたドレインに接続されている。
トランジスタT3は、そのゲートがワード線WLに接続され、そのソースドレインがビット線BLと各トランジスタT1,T2の互いに接続されたドレインとの間に接続される様にして、配設されている。またトランジスタT6は、そのゲートがワード線WLに接続され、そのソースドレインが反転ビット線BLと各トランジスタT4,T5の互いに接続されたドレインとの間に接続される様にして、配設されている。
この実施の形態のモニタ回路10Aは、実施の形態1のモニタ回路10Aと同じ回路構成であるが、その各インバータINV0〜INV2はそれぞれ、SRAMの何れかのメモリセル13内の配線接続を変更して構成される。
即ちこの実施の形態のインバータINV0は、例えば図21(a)の様に、メモリセル13において、各トランジスタT4,T5がそれぞれ実施の形態1のインバータINV0(図3(a))のPMOS50,NMOS60として機能し、他のトランジスタT1〜T3,T6が機能しない様に、配線接続を変更して構成される。
具体的には、図21(a)では、トランジスタT1のドレインが各トランジスタT2,T3のドレインから分離されている。またトランジスタT3のソースドレインがビット線BLから分離されている。またトランジスタT1,T2のゲートが各トランジスタT4,T5のドレインから分離されている。また各トランジスタT4,T5のゲートが各トランジスタT1,T2のドレインから分離されている。またトランジスタT6のソースドレインが反転ビット線BLBから分離されている。また各トランジスタT4,T5のゲートがインバータINV0の入力部Uinに接続され、各トランジスタT4,T5のドレインがインバータINV0の出力部Uoutに接続されている。この様にして、メモリセル13からインバータINV0が構成されている。
またこの実施の形態のインバータINV1は、例えば図21(b)の様に、メモリセル13において、トランジスタT4が実施の形態1のインバータINV1(図3(b))のPMOS51として機能し、各トランジスタT2,T5が実施の形態1のインバータINV1のm(ここではm=2)個のNMOS61として機能し、他のトランジスタT1,T3,T6が機能しない様に、配線接続を変更して構成される。
具体的には、図21(b)では、図21(a)のメモリセル13において更に、各トランジスタT2,T5のゲートが互いに接続され、且つ各トランジスタT2,T5のドレインが互いに接続されている。この様にして、メモリセル13からインバータINV1が構成されている。
またこの実施の形態のインバータINV2は、例えば図21(c)の様に、メモリセル13において、各トランジスタT1,T4が実施の形態1のインバータINV1(図3(c))のm(ここではm=2)個のPMOS52として機能し、トランジスタT5が実施の形態1のインバータINV1のNMOS62として機能し、他のトランジスタT2,T3,T6が機能しない様に、配線接続を変更して構成される。
具体的には、図21(c)では、図21(a)のメモリセル13において更に、各トランジスタT1,T4のゲートが互いに接続され、且つ各トランジスタT1,T4のドレインが互いに接続されている。この様にして、メモリセル13からインバータINV2が構成されている。
尚、配線接続の変更後のメモリセル13のパターンの均一性を保つために、ソースドレイン拡散層およびゲートのパターンは変更しない事が望ましい。そこで、上記の配線接続の変更では、各トランジスタT1,T2(同様にT4,T5)の各々のゲートの相互接続、および各トランジスタT2,T3の各々のソースドレイン間の接続は残したまま、コンタクトおよびメタル配線の変更のみで、配線接続の変更が行われる事が望ましい。
尚、この実施の形態に係る半導体装置100Nの他の構成は、実施の形態1と同様に構成されている。
以上の様に構成された半導体装置100Nによれば、インバータINV0(同様にINV0,INV2も)は、1個のメモリセル13において、その内部のPMOSおよびNMOSを用いて、その内部の配線接続を変更して構成されるので、メモリセル13の配置スペースを利用してインバータINV0を配置できる。
尚、この実施の形態では、実施の形態1に適用した場合で説明したが、他の実施の形態に適用しても構わない。
実施の形態15.
実施の形態14では、1個のメモリセル13を用いてインバータINV0〜INV2を構成したが、この実施の形態では、同一ビット線BLに接続された隣接する2個のメモリセル13(以後13a,13bと呼ぶ)を用いて、インバータINV0〜INV2を構成する。尚、各メモリセル13a,13bはそれぞれ、図20のメモリセル13と同様に構成されている。
実施の形態14では、1個のメモリセル13を用いてインバータINV0〜INV2を構成したが、この実施の形態では、同一ビット線BLに接続された隣接する2個のメモリセル13(以後13a,13bと呼ぶ)を用いて、インバータINV0〜INV2を構成する。尚、各メモリセル13a,13bはそれぞれ、図20のメモリセル13と同様に構成されている。
この実施の形態のインバータINV0は、例えば図22(a)の様に、2個のメモリセル13a,13bにおいて、一方のメモリセル13bの各トランジスタT4,T5がそれぞれ実施の形態1のインバータINV0(図3(a))のPMOS50,NMOS60として機能し、一方のメモリセル13bの他のトランジスタT1〜T3,T6および他方のメモリセル13aの全てのトランジスタT1〜T6が機能しない様に、配線接続を変更して構成される。
具体的には、図22(a)では、メモリセル13bは、トランジスタT1が電源VDDから分離されると共にトランジスタT2が接地点から分離される点が異なる以外は、図21(a)と同様に構成されている。またメモリセル13aは、図20のメモリセル13において、トランジスタT1が電源VDDから分離されると共にトランジスタT2が接地点から分離され、またトランジスタT1のドレインが各トランジスタT2,T3のドレインから分離され、またトランジスタT3のソースドレインがビット線BLから分離され、またトランジスタT1,T2のゲートがトランジスタT4,T5のドレインから分離され、またトランジスタT4のドレインが各トランジスタT5,T6のドレインから分離され、またトランジスタT6のソースドレインが反転ビット線BLBから分離され、またトランジスタT4,T5のゲートがトランジスタT1,T2のドレインから分離されて、構成されている。この様にして、2個のメモリセル13a,13bからインバータINV0が構成されている。
またこの実施の形態のインバータINV1は、例えば図22(b)の様に、2個のメモリセル13a,13bにおいて、一方のメモリセル13bのトランジスタT4が実施の形態1のインバータINV1(図3(b))のPMOS51として機能し、両方のメモリセル13a,13bのトランジスタT5が実施の形態1のインバータINV1のm(ここではm=2)個のNMOS61として機能し、一方のメモリセル13bの他のトランジスタT1〜T3,T6および他方のメモリセル13aのトランジスタT1〜T4,T6が機能しない様に、配線接続を変更して構成される。
具体的には、図22(b)では、図22(a)において更に、例えば入力部Uinの接続がメモリセル13aのトランジスタT4、T5のゲートへも接続されることで、各メモリセル13a,13bのトランジスタT5のゲートが互いに接続されており、且つ各メモリセル13a,13bのトランジスタT5のドレインが互いに接続されている。この様にして、2個のメモリセル13a,13bからインバータINV1が構成されている。
またこの実施の形態のインバータINV2は、例えば図22(c)の様に、2個のメモリセル13a,13bにおいて、両方のメモリセル13a,13bのトランジスタT4が実施の形態1のm(ここではm=2)個のインバータINV1(図3(c))のPMOS52として機能し、他方のメモリセル13bのトランジスタT5が実施の形態1のインバータINV1のNMOS62として機能し、一方のメモリセル13aの他のトランジスタT1〜T3,T5,T6および他方のメモリセル13bのトランジスタT1〜T3,T6が機能しない様に、配線接続を変更して構成される。
具体的には、図22(c)では、図22(a)において更に、例えば入力部Uinの接続がメモリセル13aのトランジスタT4、T5のゲートへも接続されることで、各メモリセル13a,13bのトランジスタT4のゲートが互いに接続されており、且つ各メモリセル13a,13bのトランジスタT4のドレインが互いに接続されている。この様にして、2個のメモリセル13a,13bからインバータINV2が構成されている。
尚、この実施の形態に係る半導体装置100Pの他の構成は、実施の形態14と同様に構成されている。
以上の様に構成された半導体装置100Pによれば、インバータINV0(同様にINV1,INV2も)は、同一ビット線BLに接続された隣接する2個のメモリセル13a,13bにおいて、それら各メモリセル13a,13bの同じ側の一方(図22では右側)のラッチのPMOSおよびNMOSを用いて、それら各メモリ13a,13bの内部の配線接続を変更して構成されるので、1個のメモリセル13において、その左右両方のラッチのPMOSおよびNMOSを用いる事が配線接続の変更の観点から無理な場合に、有効にインバータを構成できる。
尚、この実施の形態では、実施の形態1に適用した場合で説明したが、他の実施の形態に適用しても構わない。
実施の形態16.
実施の形態14では、リングオシレータRO0の各インバータINV0をそれぞれ1個のメモリセル13を用いて構成したが、この実施の形態では、それら各メモリセル13として、メモリセルアレイの端の1列の各メモリセルを用いて構成する。同様に各リングオシレータPO1,RO2の各インバータINV1,INV2も、メモリセルアレイの他の端の1列の各メモリセルを用いて構成する。
実施の形態14では、リングオシレータRO0の各インバータINV0をそれぞれ1個のメモリセル13を用いて構成したが、この実施の形態では、それら各メモリセル13として、メモリセルアレイの端の1列の各メモリセルを用いて構成する。同様に各リングオシレータPO1,RO2の各インバータINV1,INV2も、メモリセルアレイの他の端の1列の各メモリセルを用いて構成する。
具体的には、この実施の形態のリングオシレータRO0は、図2の様に、NAND回路3と、k−1個のインバータINV0とを備えるが、ここでは図23の様に、k−1個のインバータINV0のうち、最後のインバータINV0以外のインバータINV0はそれぞれ、メモリセルアレイ15の端の1列(図23ではメモリセルアレイ15aの左端の1列)の各メモリセル13を用いて図21(a)の様に構成される。
ここでは、メモリセルアレイ15の端の1列の各メモリセル13のうち、1番上のものがNAND回路3と接続され、1番下のものが最後のインバータINV0と接続されており、当該1列の各メモリセル13は、その1番上のものから順に下に向かって信号が流れる様に接続されている。
またここでは、最後のインバータINV0は、メモリセル13を用いて構成されておらず、メモリセルアレイ15の外に配置されている。これは、当該最後のインバータINV0の出力をNAND回路3の一方の入力部に出力するための配線17が長配線となるので、当該最後のインバータINV0をメモリセルアレイの外に配置して、当該最後のインバータINV0の駆動力で当該最後のインバータINV0の出力をNAND回路3の一方の入力部に出力させるためである。
またこの実施の形態のリングオシレータRO1も、リングオシレータRO0と同様に、図23の様に、k−1個のインバータINV1のうち、最後のインバータINV1以外のインバータINV1はそれぞれ、メモリセルアレイ15の端の1列(図23ではメモリセルアレイ15aの右端の1列)の各メモリセル13を用いて、図21(b)の様に構成される。尚、図23では、作図便宜上、リングオシレータRO1のNAND回路3および最後のインバータINV1は省略されている。
またこの実施の形態のリングオシレータRO2も、リングオシレータRO0と同様に、図23の様に、k−1個のインバータINV1のうち、最後のインバータINV1以外のインバータINV1はそれぞれ、メモリセルアレイ15の端の1列(図23ではメモリセルアレイ15bの右端の1列)の各メモリセル13を用いて、図21(c)の様に構成される。尚、図23では、作図便宜上、リングオシレータRO2のNAND回路3および最後のインバータINV2は省略されている。
尚、この実施の形態に係る半導体装置100Qの他の構成は、実施の形態14と同様に構成されている。
以上の様に構成された半導体装置100Qによれば、モニタ回路10Aの各リングオシレータRO0〜RO2の各インバータINV0〜INV2はそれぞれ、複数のメモリセルアレイ15の何れかのメモリセルアレイの端の1列の各メモリセル13を用いて構成されるので、メモリセル13の配置スペースを利用して各インバータINV0〜INV2を配置できる。
尚、この実施の形態では、実施の形態1に適用した場合で説明したが、他の実施の形態に適用しても構わない。
実施の形態17.
実施の形態16では、メモリセルアレイ15の端の1例の各メモリセル13を用いて各リングオシレータRO0〜PO2の各インバータINV0〜INV2を構成したが、この実施の形態では、メモリセルアレイ15の一端の2例の各メモリセル13を用いて各リングオシレータRO0〜PO2の各インバータINV0を構成する。
実施の形態16では、メモリセルアレイ15の端の1例の各メモリセル13を用いて各リングオシレータRO0〜PO2の各インバータINV0〜INV2を構成したが、この実施の形態では、メモリセルアレイ15の一端の2例の各メモリセル13を用いて各リングオシレータRO0〜PO2の各インバータINV0を構成する。
具体的には、この実施の形態のリングオシレータRO0は、図2の様に、NAND回路3と、k−1個のインバータINV0とを備えるが、ここでは図24の様に、k−1個のインバータINV0はそれぞれ、メモリセルアレイ15の一端の2列(図24ではメモリセルアレイ15aの左端の2列)の各メモリセル13を用いて図21(a)の様に構成される。
ここでは、図24の様に、メモリセルアレイ15の一端の2列のメモリセル13のうち、一方の列の1番上のものがNAND回路3と接続され、当該一方の列の最後のものが他方の列の最後のものと接続され、当該他方の列の1番上のものが最後のインバータINV0になっている。そして当該2列の各メモリセル13は、当該一方の列の1番上のものから順に下に向かって信号が流れ、当該一方の列の1番下のものまで流れると、他方の列の1番下のものから順に上に向かって流れる様に接続されている。
またここでは、リングオシレータRO0の出力を駆動するためのインバータ19が、リングオシレータRO0の出力部Soutの後段に接続されている。
またこの実施の形態のリングオシレータRO1も、リングオシレータRO0と同様に、
図24の様に、k−1個のインバータINV1はそれぞれ、メモリセルアレイ15の端の2列(図24ではメモリセルアレイ15aの右端の2列)の各メモリセル13を用いて図21(b)の様に構成される。尚、図24では、作図便宜上、リングオシレータRO1のNAND回路3およびインバータ19は省略されている。
図24の様に、k−1個のインバータINV1はそれぞれ、メモリセルアレイ15の端の2列(図24ではメモリセルアレイ15aの右端の2列)の各メモリセル13を用いて図21(b)の様に構成される。尚、図24では、作図便宜上、リングオシレータRO1のNAND回路3およびインバータ19は省略されている。
またこの実施の形態のリングオシレータRO2も、リングオシレータRO0と同様に、図24の様に、k−1個のインバータINV2はそれぞれ、メモリセルアレイ15の一端の2列(図24ではメモリセルアレイ15bの右端の2列)の各メモリセル13を用いて図21(c)の様に構成される。尚、図24では、作図便宜上、リングオシレータRO2のNAND回路3およびインバータ19は省略されている。
尚、この実施の形態に係る半導体装置100Rの他の構成は、実施の形態16と同様に構成されている。
以上の様に構成された半導体装置100Rによれば、モニタ回路10Aの各リングオシレータRO0〜RO2の各インバータINV0〜INV2はそれぞれ、複数のメモリセルアレイ15の何れかのメモリセルの一端の2列の各メモリセル13を用いて構成されるので、メモリセル13の配置スペースを利用して各インバータINV0〜INV2を配置できる。
尚、この実施の形態では、実施の形態1に適用した場合で説明したが、他の実施の形態に適用しても構わない。
実施の形態18.
この実施の形態に係る半導体装置100Sは、実施の形態1において、各リングオシレータRO0〜RO2毎に備えられた各カウンタCO0〜CO2を、1個のカウンタCOを時分割制御することで代用したものである。
この実施の形態に係る半導体装置100Sは、実施の形態1において、各リングオシレータRO0〜RO2毎に備えられた各カウンタCO0〜CO2を、1個のカウンタCOを時分割制御することで代用したものである。
この実施の形態のモニタ回路10Sは、図26の様に、3個のリングオシレータRO0〜RO2と、1個のカウンタCOと、減算器SUBと、セレクタSELと、レジスタRO0〜REG2とを備えている。尚ここでは、カウンタCOとセレクタSELによりカウンタ手段が構成されている。
各リングオシレータRO0〜RO2は、実施の形態1の各リングオシレータRO0〜RO2と同じものである。ここでは各リングオシレータRO0〜RO2の出力部Soutはそれぞれ、セレクタSELの各入力部Sin1,Sin2,Sin3に接続されている。各リングオシレータRO0〜RO2はそれぞれ、例えば、その入力部Sinにイネーブル信号EN=”0”が入力されると停止し、その入力部Sinにイネーブル信号EN=”1”が入力されると作動して、その出力部Soutから発振クロックパルスを出力する。
セレクタSELは、その各入力部Sin1,Sin2,Sin3にそれぞれ各リングオシレータRO0,RO1,RO2の出力部Soutが接続され、且つその制御信号入力部Sin4,Sin5,Sin6にそれぞれ各リングオシレータRO0,RO1,RO2の入力部Sinが接続され、その出力部Soutが各レジスタREG0〜REG2に分岐接続される様にして、配設される。
セレクタSELは、その各入力部Sout1〜Sout3に入力するイネーブル信号EN0,EN1,EN2の組が(EN0,EN1,EN2)=(1,0,0)の場合は、その入力部Sin1に入力する信号(即ちリングオシレータRO0の出力)をその出力部Soutから出力し、(EN0,EN1,EN2)=(0,1,0)の場合は、その入力部Sin2に入力する信号(即ちリングオシレータRO1の出力)をその出力部Soutから出力し、(EN0,EN1,EN2)=(0,0,1)の場合は、その入力部Sin3に入力する信号(即ちリングオシレータRO2の出力)をその出力部Soutから出力する。
カウンタCOは、その入力部Sin1にセレクタSELの出力部Soutが接続され、そのリセット信号入力部Sin2にリセット信号RSTが入力され、その出力部Soutが各レジスタREG0〜REG2の入力部Sin1に分岐接続される様にして、配設される。カウンタCOは、例えば、リセット信号RSTが”1”の場合は、そのカウント値をリセットし、リセット信号RSTが”0”の場合は、その入力部Sin1に入力するパルス信号をカウントとする。
各レジスタREG0〜REG2は、それらの入力部Sin1にカウンタCOの出力部Soutが接続され、且つそれらの制御信号入力部Sin2がそれぞれ各リングオシレータRO0〜RO2の入力部Sinに接続されて各リングオシレータRO0〜RO2の発振を制御するイネーブル信号EN0〜EN1が入力される様にして、配設される。各レジスタREG0〜REG2はそれぞれ、イネーブル信号EN0〜EN2が”1”の場合は、その入力部Sin1に入力される信号を取り込み、イネーブル信号EN0〜EN2が”0”の場合に、その入力部Sin1に入力される信号を取り込まず、既に保持する信号をその出力部Soutから出力する。
減算器SUBは、その各入力部Sin1,Sin2にそれぞれ各レジスタREG1,REG2の出力部が接続される様にして配設される。減算器SUBは、その各入力部Sin1,Sin2に入力されるカウント値N1,N2の差分Ndifを演算する。
次にこのモニタ回路10Sの動作を説明する。
まずイネーブル信号EN0〜EN2を”0”にして各リングオシレータRO0〜RO2の発振を停止させ、この間に、リセット信号RSTを”1”にしてカウンタCOをリセットする。
次にリセット信号RSTを”0”に戻してカウンタCOをカウント可能状態する。その後、イネーブル信号EN0〜EN2を(EN0,EN1,EN2)=(1,0,0)にして、リングオシレータRO0のみを作動させ、且つセレクタSELの出力部SoutからリングオシレータRO0の出力を出力させ、且つレジスタREG0を、その入力部Sin1に入力される信号を取り込み、各レジスタREG1,REG2を、その入力部Sin1に入力される信号を取り込まない様に切り換える。これにより、リングオシレータRO0の出力部Soutから発振クロックパルスが出力され、それがカウンタCOでカウントされる。
そして一定期間の後、イネーブル信号EN0を”0”にして、イングオシレータRO0を停止させると共に、レジスタREG0に取り込んだカウンタ値N0を保持して出力させる。その後、RSTを“1”にして、カウント値をリセットする。
次にリセット信号RSTを”0”に戻してカウンタCOをカウント可能状態にする。その後、イネーブル信号EN0〜EN2を(EN0,EN1,EN2)=(0,1,0)にして、リングオシレータRO1のみを作動させ、且つセレクタSELの出力部SoutからリングオシレータRO1の出力を出力させ、且つレジスタREG1を、その入力部Sin1に入力される信号を取り込み、各レジスタREG0,REG2を、その入力部Sin1に入力される信号を取り込まない様に切り換える。これにより、リングオシレータRO1の出力部Soutから発振クロックパルスが出力され、それがカウンタCOでカウントされる。
そして一定期間の後、イネーブル信号EN1を”0”にして、イングオシレータRO1を停止させると共に、レジスタREG1に取り込んだカウンタ値N1を保持して減算器SUBに出力させる。その後、RSTを“1”にして、カウント値をリセットする。
次にリセット信号RSTを”0”に戻してカウンタCOをカウント可能状態にする。その後、イネーブル信号EN0〜EN2を(EN0,EN1,EN2)=(0,0,1)にして、リングオシレータRO2のみを作動させ、且つセレクタSELの出力部SoutからリングオシレータRO2の出力を出力させ、且つレジスタREG2を、その入力部Sin1に入力される信号を取り込み、各レジスタREG0,REG1を、その入力部Sin1に入力される信号を取り込まず、その保持する信号N0,N1を出力する様に切り換える。これにより、リングオシレータRO2の出力部Soutから発振クロックパルスが出力され、それがカウンタCOでカウントされる。
そして一定期間の後、イネーブル信号EN2を”0”にして、イングオシレータRO2を停止させると共に、レジスタREG2に取り込んだカウンタ値N2を保持して減算器SUBに出力させる。そして減算器SUBで各カウンタ値N1,N2の差分Ndifが演算され、その演算結果Ndifが減算器SUBから出力される。
この様にして、リングオシレータRO0の発振周波数N0、およびPN電流比の異なる2つのリングオシレータRO1,RO2の各々の発振周波数の差分Ndifが測定される。尚、これら各値N0,Ndifからソースドレイン間電流Idn,Idpを求める方法および構成は、実施の形態1と同じである。
以上の様に構成された半導体装置100Sによれば、各リングオシレータRO0〜RO2の出力をセレクタSELで選択的にカウンタCOに出力させ、カウンタCOを時分割制御するので、カウンタCOの個数を1個に制限でき、回路の小型化に寄与できる。
尚、この実施の形態では、実施の形態1に適用した場合で説明したが、実施の形態4,5に適用しても良い。
動作速度スペックと電力スペックが厳しい製品への適用に適している。また半導体デバイスの微細化が進んでデバイス特性のばらつきが増大してきた90nm以降の製品への適用にも適している。適用可能な製品としては、CPU、DPS、ロジック回路、SRAMなどが搭載されたチップであれば、特に用途はない。
3 NAND回路、5,50,51,52 PMOS、6,60,61,62 NMOS、7 NOR回路、10A,10D,10E,10J,10S モニタ回路、13,13a,13b メモリセル、15,15a,15b メモリセルアレイ、17 配線、19 出力の駆動用のインバータ、21 メモリ、23 プロセッサ、25 ロジック回路、27,33 制御回路、31 セレクタ、32 基板電圧設定部、34 外部入出力端子、35 検査装置、39a,39b,39c ブロック、100A〜100S 半導体装置、INV0〜INV2 インバータ、BT ビット線、BLB 反転ビット線、WL ワード線、PIN,POUT,PVDD,PGND パッド、BIN,BOUT I/Oバッファ、T1〜T6 トランジスタ、Uin,Tin,Tin1〜Tin3 入力部、Uout,Tout,Tout1〜Tout3 出力部。
Claims (26)
- 異なるPN電流比に対応する複数の発振周波数を発振するリングオシレータ手段と、
前記リングオシレータ手段の前記複数の発振周波数をカウントするカウンタ手段と、
前記カウンタ手段のカウンタ値を用いて前記複数の発振周波数のうちの2つの発振周波数の差分と和または差分のみを演算する演算手段と、
を備えることを特徴とするオンチップ型のモニタ回路。 - 請求項1に記載のオンチップ型のモニタ回路であって、
前記リングオシレータ手段は、異なるPN電流比に対応する3つの発振周波数を発振し、
前記演算手段は、前記カウンタ手段のカウンタ値を用いて前記3つの発振周波数のうちの2つの発振周波数の差分を演算する減算器であることを特徴とするオンチップ型のモニタ回路。 - 請求項2に記載のオンチップ型のモニタ回路であって、
前記リングオシレータ手段は、PN電流比の異なる3個のリングオシレータからなることを特徴とするオンチップ型のモニタ回路。 - 請求項3に記載のオンチップ型のモニタ回路であって、
前記3個のリングオシレータは、
NAND回路と1個以上のインバータとを環状に接続して構成されたリングオシレータと、
複数のNAND回路の各々の一方の入力部・出力部間を環状に接続すると共に、2段目以降の前記NAND回路の各々の他方の入力部を第1の電位源に接続して構成されたリングオシレータと、
NAND回路の一方の入力部・出力部間と1個以上のNOR回路の各々の一方の入力部・出力部間とを環状に接続すると共に、前記1個以上のNOR回路の各々の他方の入力部を第2の電位源に接続して構成されたリングオシレータとであることを特徴とすることを特徴とするオンチップ型のモニタ回路。 - 請求項2に記載のオンチップ型のモニタ回路であって、
前記リングオシレータ手段は、
1個のリングオシレータと、
前記リングオシレータのPMOSおよびNMOSの各々の基板電圧を切り換えて、前記リングオシレータの発振周波数をPN電流比の異なる3つの発振周波数に切り換えるセレクタと、
を備えることを特徴とするオンチップ型のモニタ回路。 - 請求項3に記載のオンチップ型のモニタ回路であって、
前記カウンタ手段は、
前記各リングオシレータ毎に配設された3個のカウンタからなることを特徴とするオンチップ型のモニタ回路。 - 請求項3に記載のオンチップ型のモニタ回路であって、
前記カウンタ手段は、
前記各リングオシレータの出力を選択的に出力するセレクタと、
前記セレクタの出力をカウントする1個のカウンタと、
を備えることを特徴とするオンチップ型のモニタ回路。 - 請求項1に記載のオンチップ型のモニタ回路であって、
前記リングオシレータ手段は、異なるPN電流比に対応する2つの発振周波数を発振し、
前記演算手段は、前記カウンタ手段のカウンタ値を用いて前記2つの発振周波数の差分と和を演算することを特徴とするオンチップ型のモニタ回路。 - 請求項8に記載のオンチップ型のモニタ回路であって、
前記演算手段は、
前記カウンタ手段のカウンタ値を用いて前記2つの発振周波数の差分を演算する減算器と、
前記カウンタ手段のカウンタ値を用いて前記2つの発振周波数の和を演算する加算器とからなることを特徴とするオンチップ型のモニタ回路。 - 請求項8に記載のオンチップ型のモニタ回路であって、
前記演算手段は、
前記カウンタ手段のカウンタ値を用いて前記2つの発振周波数の差分と和とを演算する演算器と、
前記演算器の前記差分と前記和の演算を切換制御する切換信号生成回路と、
を備えることを特徴とするオンチップ型のモニタ回路。 - 請求項8に記載のオンチップ型のモニタ回路であって、
前記リングオシレータ手段は、PN電流比の異なる2個のリングオシレータからなることを特徴とするオンチップ型のモニタ回路。 - 請求項11に記載のオンチップ型のモニタ回路であって、
前記2個のリングオシレータは、
複数のNAND回路の各々の一方の入力部・出力部間を環状に接続すると共に、2段目以降の前記NAND回路の各々の他方の入力部を第1の電位源に接続して構成されたリングオシレータと、
NAND回路の一方の入力部・出力部間と1個以上のNOR回路の各々の一方の入力部・出力部間とを環状に接続すると共に、前記1個以上のNOR回路の各々の他方の入力部を第2の電位源に接続して構成されたリングオシレータとであることを特徴とすることを特徴とするオンチップ型のモニタ回路。 - 請求項11に記載のオンチップ型のモニタ回路であって、
前記カウンタ手段は、
前記各リングオシレータ毎に配設された2個のカウンタからなることを特徴とするオンチップ型のモニタ回路。 - 請求項3または請求項11に記載のオンチップ型のモニタ回路であって、
前記各リングオシレータは、NAND回路と1個以上のインバータとを環状に接続して構成され、
前記各リングオシレータの前記インバータは、互いに、PMOSとNMOSの個数比が異なることを特徴とするオンチップ型のモニタ回路。 - 請求項3または請求項11に記載のオンチップ型のモニタ回路であって、
前記各リングオシレータはそれぞれ、NAND回路と1個以上のインバータとを環状に接続して構成され、
前記各リングオシレータの前記インバータは、互いに、PMOSとNMOSの各々のゲート長の比が異なることを特徴とするオンチップ型のモニタ回路。 - 請求項3または請求項11に記載のオンチップ型のモニタ回路であって、
前記各リングオシレータはそれぞれ、NAND回路と1個以上のインバータとを環状に接続して構成され、
前記各リングオシレータの前記インバータは、互いに、PMOSとNMOSの各々の基板電圧の組み合わせが異なることを特徴とするオンチップ型のモニタ回路。 - 請求項4、請求項14,請求項15の何れかに記載のオンチップ型のモニタ回路であって、
前記インバータは、1個のメモリセルにおいて、その内部のPMOSおよびNMOSを用いて、その内部の配線接続を変更して構成されることを特徴とするオンチップ型のモニタ回路。 - 請求項4、請求項14,請求項15の何れかに記載のオンチップ型のモニタ回路であって、
メモリセルは、ロードPMOS、ドライバNMOSおよびアクセスNMOSからなるラッチを左右対称に配置されて構成され、
前記インバータは、同一ビット線に接続された隣接する2個の前記メモリセルにおいて、それら各メモリセルの同じ側の一方のラッチのPMOSおよびNMOSを用いて、それら各メモリの内部の配線接続を変更して構成されることを特徴とするオンチップ型のモニタ回路。 - 請求項17または請求項18に記載のオンチップ型のモニタ回路を備えた半導体装置であって、
複数のメモリセルアレイと、前記モニタ回路とを備え、
前記モニタ回路の前記各リングオシレータの前記各インバータはそれぞれ、前記複数のメモリセルアレイの何れかのメモリセルアレイの端の1列の各メモリセルを用いて構成され、
前記1列の各メモリセルは、その一端のメモリセルから順にその他端のメモリセルに信号が流れる様に接続されることを特徴とする半導体装置。 - 請求項17または請求項18に記載のオンチップ型のモニタ回路を備えた半導体装置であって、
複数のメモリセルアレイと、前記モニタ回路とを備え、
前記モニタ回路の前記各リングオシレータの前記各インバータはそれぞれ、前記複数のメモリセルアレイの何れかのメモリセルアレイの一端の2列の各メモリセルを用いて構成され、
前記2列の各メモリセルは、一方の列においてその上端のメモリセルから順にその下端のメモリセルに信号が流れ、前記他方の列においてその下端のメモリセルから順にその上端のメモリセルに信号が流れる様に接続されることを特徴とする半導体装置。 - 請求項1〜請求項16の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
チップ周縁に沿って配設された複数のパッドと、
前記複数のパッドのうちの所定のパッドの内側に配設されたI/Oバッファと、
前記モニタ回路と、
を備え、
前記モニタ回路は、前記複数のパッドのうちの前記所定のパッド以外のパッドの内側の空き領域に配設されることを特徴とする半導体装置。 - 請求項1〜請求項16の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
チップ周縁に沿って配設された複数のパッドと、
前記複数のパッドのうちの所定のパッドの下層に配設されたI/Oバッファと、
前記モニタ回路と、
を備え、
前記モニタ回路は、前記複数のパッドのうちの前記所定のパッド以外のパッドの下層の空き領域に配設されることを特徴とする半導体装置。 - 請求項2〜請求項7の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
1個以上の前記モニタ回路と、
前記モニタ回路で求めた前記カウンタ値と前記差分とに基づき、当該半導体装置内のNMOSとPMOSの各々のソースドレイン間電流を求め、それらソースドレイン間電流に基づき、当該半導体装置内のNMOSとPMOSの各々の基板電圧を制御する制御回路と、
を備えることを特徴とする半導体装置。 - 請求項2〜請求項7の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
複数の前記モニタ回路と、
外部入出力端子と、
前記複数のモニタ回路を選択的に前記外部入出力端子と接続するセレクタと、
基板電圧設定部と、
前記基板電圧設定部に設定された基板電圧に基づき当該半導体装置内のNMOSとPMOSの各々の基板電圧を制御する制御回路と、
を備え、
前記外部入出力端子に入力される外部制御信号により前記セレクタが制御されて所望のモニタ回路が選択され、その選択されたモニタ回路で測定された前記カウンタ値および前記差分が前記外部入出力端子から出力可能であることを特徴とする半導体装置。 - 請求項8〜請求項13の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
前記モニタ回路と、
前記モニタ回路で求めた前記差分と前記和に基づき、当該半導体装置内のNMOSとPMOSの各々のソースドレイン間電流を求め、それらソースドレイン間電流に基づき、当該半導体装置内のNMOSとPMOSの各々の基板電圧を制御する制御回路と、
を備えることを特徴とする半導体装置。 - 請求項8〜請求項13の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
複数の前記モニタ回路と、
外部入出力端子と、
前記複数のモニタ回路を選択的に前記外部入出力端子と接続するセレクタと、
基板電圧設定部と、
前記基板電圧設定部に設定された基板電圧に基づき当該半導体装置内のNMOSとPMOSの各々の基板電圧を制御する制御回路と、
を備え、
前記外部入出力端子に入力される外部制御信号により前記セレクタが制御されて所望のモニタ回路が選択され、その選択されたモニタ回路で測定された前記差分および前記和が前記外部入出力端子から出力可能であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008279113A JP2010109115A (ja) | 2008-10-30 | 2008-10-30 | オンチップ型のモニタ回路および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008279113A JP2010109115A (ja) | 2008-10-30 | 2008-10-30 | オンチップ型のモニタ回路および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010109115A true JP2010109115A (ja) | 2010-05-13 |
Family
ID=42298275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008279113A Pending JP2010109115A (ja) | 2008-10-30 | 2008-10-30 | オンチップ型のモニタ回路および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010109115A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012209420A (ja) * | 2011-03-30 | 2012-10-25 | Hitachi Ltd | 半導体集積回路装置 |
JP2015027068A (ja) * | 2013-06-21 | 2015-02-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US9548090B2 (en) | 2015-01-29 | 2017-01-17 | Socionext, Inc. | Adjustment method of signal level in semiconductor device and semiconductor device |
GB2567420A (en) * | 2017-10-02 | 2019-04-17 | Advanced Risc Mach Ltd | Adaptive voltage scaling methods and systems therefor |
WO2021007737A1 (zh) * | 2019-07-15 | 2021-01-21 | 华为技术有限公司 | 一种检测电路及传感器 |
CN114414999A (zh) * | 2022-02-28 | 2022-04-29 | 北京智芯微电子科技有限公司 | 一种芯片工艺角检测电路、方法和芯片 |
-
2008
- 2008-10-30 JP JP2008279113A patent/JP2010109115A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012209420A (ja) * | 2011-03-30 | 2012-10-25 | Hitachi Ltd | 半導体集積回路装置 |
JP2015027068A (ja) * | 2013-06-21 | 2015-02-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US9548090B2 (en) | 2015-01-29 | 2017-01-17 | Socionext, Inc. | Adjustment method of signal level in semiconductor device and semiconductor device |
GB2567420A (en) * | 2017-10-02 | 2019-04-17 | Advanced Risc Mach Ltd | Adaptive voltage scaling methods and systems therefor |
GB2567420B (en) * | 2017-10-02 | 2020-07-08 | Advanced Risc Mach Ltd | Adaptive voltage scaling methods and systems therefor |
US11307244B2 (en) * | 2017-10-02 | 2022-04-19 | Arm Limited | Adaptive voltage scaling methods and systems therefor |
WO2021007737A1 (zh) * | 2019-07-15 | 2021-01-21 | 华为技术有限公司 | 一种检测电路及传感器 |
CN114414999A (zh) * | 2022-02-28 | 2022-04-29 | 北京智芯微电子科技有限公司 | 一种芯片工艺角检测电路、方法和芯片 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4846272B2 (ja) | 半導体集積回路装置 | |
US10725102B2 (en) | Addressable test chip with sensing circuit | |
US20050134394A1 (en) | On-chip transistor degradation monitoring | |
JP2010109115A (ja) | オンチップ型のモニタ回路および半導体装置 | |
US8224604B1 (en) | Gate delay measurement circuit and method of determining a delay of a logic gate | |
JP4623659B2 (ja) | 半導体装置 | |
US7405585B2 (en) | Versatile semiconductor test structure array | |
US20080094053A1 (en) | Test circuits having ring oscillators and test methods thereof | |
KR0147619B1 (ko) | 플립플롭 제어기 | |
US7669096B2 (en) | Methods and apparatus for monitoring internal signals in an integrated circuit | |
CN102016749B (zh) | 时钟门控***和方法 | |
US7352252B2 (en) | Circuit and method to measure threshold voltage distributions in SRAM devices | |
US8797082B2 (en) | Apparatus and methods for clock characterization | |
CN111812490B (zh) | 一种测试fpga芯片中信号传输延时的方法 | |
US20090027131A1 (en) | Ring oscillators for cmos transistor beta ratio monitoring | |
US6628134B1 (en) | DC stress supply circuit | |
JP2014225678A (ja) | 半導体集積回路装置 | |
JP2004146612A (ja) | 半導体集積回路および電源電圧降下量の測定方法 | |
JP3876760B2 (ja) | 入力バッファ回路及び半導体集積回路装置 | |
Khaleghi et al. | Stress-aware routing to mitigate aging effects in SRAM-based FPGAs | |
JP5656760B2 (ja) | 半導体集積回路装置 | |
US20220004221A1 (en) | Configurable Clock Macro Circuits And Methods | |
JPH10160804A (ja) | スキャンセル | |
JP6218297B2 (ja) | 半導体集積回路及び遅延測定回路 | |
Cao et al. | Design and verification of an FPGA programmable logic element based on Sense-Switch pFLASH |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |