JP6205721B2 - 多層回路基板及び電子装置 - Google Patents

Description

本発明は、多層回路基板及び電子装置に関する。

コンピュータなどには、半導体素子が形成されたチップをプリント基板に実装した電子装置が搭載されている。電子装置に使用されるプリント基板としては、絶縁層と配線パターンが形成された導体層とを交互に積層した多層回路基板が知られている。絶縁層は、プリント基板の剛性を保つためにガラス繊維織を織り込んだガラスクロスに樹脂を含浸させた複合材料を硬化させることによって形成される。

ここで、絶縁層にガラスクロスを用いたプリント基板を用いて、電気信号を高速に伝送する場合には、絶縁層の誘電率が信号伝送速度に影響を与えることによって信号伝播時間差が生じることが知られている。このために、複数の信号を同期させる必要がある電子回路では、信号の到達時間がずれたときに信号処理に不都合が生じる可能性がある。信号伝播時間差は、複数の配線において信号が伝播する時間がずれることによって生じる。絶縁層や導体層に用いる材料や配線構造によって異なるが、信号伝播時間差は、一般に、信号遅延時間の１％〜３％程度になると考えられている。このために、伝送信号が高速化し、信号を送る時間間隔が狭まるほど、信号伝播時間差は深刻な問題になる。例えば、１０ｃｍの配線長において信号伝搬に必要な時間が７００ピコ秒程度である場合、２つの配線の間における信号の伝搬時間に１％の差が生じると、７ｐ秒の信号伝播時間差が生じることになる。

また、例えば、２０Ｇｂｐｓ（ｂｐｓ：bits per second）の伝送速度で信号を伝送する場合、信号の間隔は５０ピコ秒になる。そして、電子回路は、信号の間隔に対して１０％程度までは、信号伝播時間差を許容できることが知られている。従って、このケースにおいて、１０％の信号伝播時間差に相当する５ピコ秒までは、信号の遅延を許容できる。そして、信号の伝送速度を２０Ｇｂｐｓより大きくした場合には、信号伝播時間差を５ピコ秒より小さくする必要がある。このように、高速の信号伝送を実現するためには、プリント基板における信号伝播時間差を低減する必要がある。

ここで、同じ絶縁層上に一対の配線を形成した場合、各配線を通して伝送される信号伝播時間差は、配線とガラスクロスの位置関係に影響を受けることが知られている。このために、従来のプリント基板では、ガラスクロスを格子状に織り込んで絶縁層を形成し、さらに配線パターンをガラスクロスと斜交するように形成することで、ガラスクロスと配線の位置によって生じる信号の伝送速度の変化を低減させている。

この場合、一対の配線をガラスクロスと斜交するように形成すると、２本の配線の間では信号の伝送速度を略同じにすることができる。また、格子状に織り込んだガラスクロスに対して配線パターンを斜めに、かつジグザクに配置することによって、配線から見たガラスクロスの粗密をできるだけ均一化させると、２本の配線の間の信号伝送速度を略同じにすることができる。さらに、ガラスクロスの織り目間隔と等しい間隔で複数の配線を設置することによって、ガラスクロスの影響を低減させている。

米国公開特許第２００６１２３３７１号明細書

しかしながら、配線をガラスクロスと斜交するように形成すると、材料やスペースに多大な無駄を生じる。また、配線間隔をガラスクロスの織り目間隔に等しくする方法では、隣接する２本の配線同士の信号伝播時間差を低減させる効果を有するが、ガラスクロスの糸目は常に同じ間隔が続くわけでないので、離れた配線同士や、配線とクロックの間などにおいては、十分な効果が得られないことがある。
この発明は、このような事情に鑑みてなされたものであり、プリント基板における信号伝播時間差を低減することを目的とする。

実施形態の一観点によれば、ガラス繊維を織ったガラスクロスに直交させて編み込むと共に樹脂を含浸させた絶縁層と、前記絶縁層に近接して配置され、２０Ｇｂｐｓ以上の信号伝送に使用される複数の配線と、を含み、前記配線の幅が、前記配線に平行に配列された前記ガラスクロスの織り目の間隔に対して７５％〜９５％の長さを有することを特徴とする多層回路基板が提供される。

複数の配線の間における信号伝播時間差を所定の値以下に抑えることが可能になる。レイアウトの自由度を高めることができると共に、半導体回路などにおける信号処理を正確に実行できるようになる。

図１は、本発明の実施の形態に係る多層回路基板の配線レイアウトの一例を示す断面図である。 図２は、本発明の実施の形態に係る多層回路基板の配線の幅とガラスクロスの織り目間隔の関係をシミュレーションした結果の一例を示す図である。 図３Ａは、本発明の実施の形態に係る多層回路基板のシミュレーションに使用する配線構造の一例を示す断面図である。 図３Ｂは、本発明の実施の形態に係る多層回路基板のシミュレーションに使用する配線構造の一例を示す断面図である。 図４は、本発明の実施の形態に係る多層回路基板のシミュレーションに使用する配線構造の一例を示し、（ａ）は平面図、（ｂ）は正面図である。 図５は、本発明の実施の形態に係る多層回路基板のシミュレーションに使用する４つの配線構造の一覧を示す図である。 図６は、本発明の実施の形態に係る多層回路基板の配線の幅とガラスクロスの織り目間隔の関係をガラスクロスの幅を変化させながらシミュレーションした結果の一例を示す図である。 図７は、本発明の実施の形態に係るマイクロストリップラインの一例を示す断面図である。 図８Ａは、本発明の実施の形態に係るマイクロストリップラインの製造工程の一例を示す断面図である。（その１） 図８Ｂは、本発明の実施の形態に係るマイクロストリップラインの製造工程の一例を示す断面図である。（その２） 図９は、本発明の実施の形態に係るストリップラインを有する多層回路基板と、多層回路基板を含む電子装置の一例を示す断面図である。 図１０は、本発明の実施の形態に係るストリップラインを有する多層回路基板の側部断面図の一例を示す断面図である。

発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。

最初に、実施形態の原理について説明する。
図１に配線レイアウトの一例としての多層回路基板の断面図を示す。多層回路基板１は、下側に第１の絶縁層２を有する。第１の絶縁層２は、樹脂３をガラスクロス４に含浸させて形成されており、下面にグランド層として使用される導体層５が貼り付けられている。第１の絶縁層２の上面には、一対の平行な配線６が形成される。配線６は、導電材料、例えば銅を用いて製造されている。さらに、第１の絶縁層２の上には、第２の絶縁層７が配線６を覆うように形成されている。第２の絶縁層７は、樹脂３をガラスクロス４に含浸させて形成されており、上面にグランド層として使用される導体層５が貼り付けられている。上下の導体層５，８は、配線６と同じ導電材料、例えば銅から製造されている。このような多層回路基板１は、一対の配線６を信号線とし、その上下に絶縁層２，７を介して配線６より幅広の導体層５，８を設け、導体層５，８を電源層又はグランド層として使用するストリップラインになっている。

ここで、第１の絶縁層２のガラスクロス４は、ガラス繊維が略直交する２つの方向に織り込まれることで形成されている。ガラス繊維の太さや織り目の間隔は、略一定になるように製造されている。また、絶縁層２，７の樹脂３の比誘電率は、例えば２．９５である。また、ガラスクロス４の比誘電率は、例えば５．５とし、ガラスクロス４の織り目間隔ＰＧ１は３００μｍとした。

配線６は、２０Ｇｐｓを超える速度で信号伝送が可能になるように、導電材料の種類や形状が設計されている。配線６の幅をＷＨ１とし、ガラスクロス４の織り目間隔をＰＧ１とすると、この多層回路基板１では、配線６の幅ＷＨ１がガラスクロス４の織り目間隔ＰＧ１よりやや小さくなっている。具体的には、配線６の幅ＷＨ１は、ガラスクロス４の織り目間隔ＰＧ１の７５％〜９５％の大きさを有する。

このような配線６の幅ＷＨ１の範囲は、シミュレーションの結果に基づいて決定されている。図２にガラスクロス４の織り目間隔ＰＧ１と配線６の幅ＷＨ１の配線幅比Ｒ１と信号伝播時間差の関係をシミュレーションした結果を示す。横軸は、ガラスクロス４の織り目間隔ＰＧ１と配線６の幅ＷＨ１の配線幅比Ｒ１（＝ＷＨ１／ＰＧ１）を示し、縦軸は配線６の長さ１ｃｍ毎の信号伝播時間差を示す。

信号伝播時間差は、図３Ａに示す配線構造Ａ１における配線６で信号を伝送したときに要した時間Ｔ１から、図３Ｂに示す配線構造Ａ２における配線６で信号を伝送したときに要した時間Ｔ２を引くことによって算出される。ここで、図３Ａに示す配線構造Ａ１は、ガラスクロス４の中心と配線６の中心が一致している。図３Ｂに示す配線構造Ａ２は、隣り合う２つのガラスクロス４の中間の位置と配線６の中心が一致している。即ち、配線構造Ａ２は、配線６の位置とガラスクロス４の位置が最もずれている構成になっている。その他の条件は、２つの配線構造Ａ１，Ａ２において同じにした。なお、図３Ａ，図３Ｂでは、導体層５，８の図示を省略している。

図２に示すように、信号伝播時間差は、配線幅比Ｒ１が小さいとき、即ち配線幅ＷＨ１がガラスクロス４の配線幅ＰＧ１に対して十分に狭いときには、マイナスの値になる。これは、基準となる配線構造Ａ１の信号がガラスクロス４の影響を受け易いのに対して、配線構造Ａ２の信号がガラスクロス４からの距離が大きく、影響を受け難いため、結果的に信号伝播時間差がマイナス側に大きくなるからであると考えられる。さらに、配線幅比Ｒ１が大きくなるに従って、信号伝播時間差が小さくなり、配線幅比Ｒ１が０．８５で信号伝播時間差がゼロになる。そして、配線幅比Ｒ１が１．２付近で信号伝播時間差の変化が所定の値、例えば、０．７ピコ秒／ｃｍ程度に収束した。

このシミュレーション結果では、配線幅比Ｒ１が０．８５のときに信号伝播時間差が最も小さくなる。そして、配線幅比が０．７〜１．１の範囲であれば、信号伝播時間差を±０．５ピコ秒／ｃｍに範囲に収めることができる。

続いて、ガラスクロス４の幅を変化させた場合の配線幅比Ｒ１と信号伝播時間差の関係をシミュレーションした。ここでのシミュレーションに使用したモデルを図４に模式的に示す。図４（ａ）は、配線構造の平面図を示し、図４（ｂ）は配線構造の正面図を示す。この配線構造では、配線６に対して垂直に配列されるガラスクロス４の織り目間隔ＰＧ１を３００μｍとした。また、配線６にして平行に配列されるガラスクロス４の織り目間隔ＰＧ１を５００μｍに設定した。そして、配線６に平行に配置されるガラスクロス４の幅ＷＧ１と、配線６に垂直に配置されるガラスクロス４の幅ＷＧ２とを変化させた場合に、配線幅比Ｒ１を変化させながら信号伝播時間差をシミュレーションした。

シミュレーションは、図５に示す４つのモデル（配線構造ＳＴ１〜ＳＴ４）に対して実施した。配線構造ＳＴ１は、配線６と平行なガラスクロス４の幅ＷＧ１で２００μｍ、配線６と垂直なガラスクロス４の幅ＷＧ２を２００μｍとした。また、配線構造ＳＴ２は、配線６と平行なガラスクロス４の幅ＷＧ１で２００μｍ、配線６と垂直なガラスクロス４の幅ＷＧ２を４００μｍとした。配線構造ＳＴ３は、配線６と平行なガラスクロス４の幅ＷＧ１で３００μｍ、配線６と垂直なガラスクロス４の幅ＷＧ２を２００μｍとした。配線構造ＳＴ４は、配線６と平行なガラスクロス４の幅ＷＧ１で３００μｍ、配線６と垂直なガラスクロス４の幅ＷＧ２を４００μｍとした。

図６に各配線構造ＳＴ１〜ＳＴ４における信号伝播時間差について、配線幅比Ｒ１を変化させながらシミュレーションした結果を示す。横軸及び縦軸は図２と同じである。
４つの配線構造ＳＴ１〜ＳＴ４共に、配線幅比Ｒ１が小さいときには信号伝播時間差がマイナスになっており、配線幅比Ｒ１が増加するにつれて信号伝播時間差がゼロに近づく。配線幅比Ｒ１の増加に伴って信号伝播時間差がプラス側に増大するが、配線幅比Ｒ１が１．２を越えた辺りから、増加幅が減少して所定値に収束する傾向を有する。より具体的には、配線幅比Ｒ１が小さい領域では、配線構造ＳＴ１の信号伝播時間差がマイナス側に最も大きく、配線構造ＳＴ２、配線構造ＳＴ３、配線構造ＳＴ４の順番に信号伝播時間差のマイナス値が小さくなっている。一方、配線幅比Ｒ１が大きい領域では、配線構造ＳＴ１の信号伝播時間差がプラス側に最も大きく、配線構造ＳＴ２、配線構造ＳＴ３、配線構造ＳＴ４の順番に信号伝播時間差のプラス値が小さくなっている。そして、全ての配線構造ＳＴ１〜ＳＴ４において、配線幅比Ｒ１が０．８５のときに信号伝播時間差がほぼゼロになっている。

図６のシミュレーション結果によれば、全ての配線構造ＳＴ１〜ＳＴ４において配線６の１０ｃｍ当たりの信号伝播時間差が５ピコ秒以下にするための配線幅比Ｒ１の下限値は、ラインＬ１に示すように０．７５であった。また、全ての配線構造ＳＴ１〜ＳＴ４において配線６の１０ｃｍ当たりの信号伝播時間差が５ピコ秒以下にするための配線幅比Ｒ１の上限値は、ラインＬ２に示すように０．９５であった。このことから、配線幅比Ｒ１を７５％〜９５％にすれば、配線６の１０ｃｍ当たりの信号伝播時間差が５ピコ秒以下にできる。即ち、配線６幅ＷＨ１は、ガラスクロス４の配線位置ＰＧ１の７５％〜９５％にすると信号伝播時間差を±５ピコ秒以内に抑えることが可能になる。

これは、配線６の端部は、電場が集中し易く、ガラスクロス４による実効的な誘電率の変化の影響を受け易いために、配線６の幅ＷＨ１をガラスクロス４の織り目間隔ＧＰ１より僅かに小さくすることによって、配線６の端部におけるガラスクロス４による実効的な誘電率の影響を低減することが可能になると考えられるからである。即ち、１つの配線６における実効的な誘電率が、ガラスクロス４の織り目間隔ＧＰ１の１つ分の実効的な誘電率に略等しくなるためであると考えられる。この結果、ガラスクロス４と配線６の位置関係による信号の伝送速度の変化が抑制される。

ここで、一般に、多層回路基板では、設計上の配線幅に対して５％〜１０％程度の製造精度上の誤差が生じると考えられている。このために、ガラスクロス４の織り目間隔ＰＧ１の８５％に相当する２５５μｍを配線６の幅ＷＨ１として設計したとしても、最大で１０％の誤差があった場合には、配線６の幅ＷＨ１は、２３０μｍ〜２８０μｍになる。このような場合でも、配線幅比Ｒ１は７５％〜９５％の範囲に収まるので、信号伝播時間差時間を所望の値、例えば０．５ピコ秒／ｃｍに抑えることができる。
また、信号伝送速度が４０Ｇｐｓになった場合、同じ条件において許容される信号伝播時間差は０．２５ピコ秒／ｃｍになるが、最も織り目間隔ＰＧ１が狭いガラスクロス４を使用すれば、配線６の幅ＷＨ１の製造誤差があっても、仕様を満たすことが可能になる。

次に、実施例として、図７を参照してマイクロストリップライン構造及びその製造方法について説明する。ここで、この実施の形態は、ストリップライン構造以外のコプレナー構造やマイクロストリップ構造に適用することも可能である。

マイクロストリップライン３０は、第１の絶縁層２を有する。第１の絶縁層２の下面には、グランド層として使用される導体層５が貼り付けられている。また、第１の絶縁層２の上面には、一対の配線６が形成されている。第１の絶縁層２のガラスクロス４の織り目間隔ＰＧ１は一定になっており、一対の配線６は、それぞれの幅ＷＨ１がガラスクロス４の折り目間隔ＰＧ１の７５％〜９５％になっている。

マイクロスストリップライン３０を製造するときは、最初に、図８Ａに示すように、第１の絶縁層２の両面に銅箔３１Ａ，３１Ｂを１枚ずつ貼り付けて両面銅張り板３２を形成する。このとき、上側の銅箔３１Ａは、第１の絶縁層２の上面の全体を覆い、下側の銅箔３１Ｂは第１の絶縁層２の下面の全面を覆っている。

続いて、両面銅張り板３２の各銅箔３１Ａ，３１Ｂのそれぞれの表面に不図示のフォトレジスト膜を塗布によって形成する。さらに、上側のフォトレジスト膜を露光及び現像してパターニングしてレジストパターンを形成する。図８Ｂに示すように、フォトレジストパターン３３Ａは、後の工程で形成する配線６のパターンに併せてレジスト膜が部分的に残される。一方、下側のフォトレジスト膜３３Ｂは、パターニングしない。

この後、レジストパターン３３Ａをマスクにして上側の銅箔３１Ａをウエットエッチングして一対の配線６を形成する。配線６は、所定の間隔を設けて平行に配置され、例えば、高速差動伝送の信号線として用いられる。一方、下側の銅箔３１Ｂは、フォトレジスト膜３３Ｂにカバーされているので、エッチングされない。ウエットエッチングが終了したら、一対の配線６上に残されたフォトレジストパターン３３Ａと、下面側の銅箔３１Ｂを保護していたフォトレジスト膜３３Ｂをアッシングや薬液処理によって除去する。これによって、第１の絶縁層２の片面のみに配線６が形成され、下側の銅箔３１Ｂからなる導体層５を有するマイクロストリップライン３０が形成される。

このマイクロストリップライン３０では、一対の配線６が幅ＷＨ１がガラスクロス４の折り目間隔ＰＧ１の７５％〜９５％になっているので、一対の配線６に２０Ｇｂｐｓ以上の速度で信号を伝送した場合でも配線６間の信号伝播時間差を０．５ピコ秒／ｃｍ以内にできる。

また、図９にストリップライン構造を有する多層回路基板４０と、多層回路基板４０を有する電子装置５０について説明する。
多層回路基板４０は、絶縁層と導体層が交互に複数積層された構成を有する。具体的には、多層回路基板４０は、下から第１の絶縁層２、第１の導体層４１、第２の絶縁層７、第２の導体層４２、第３の絶縁層４３、第３の導体層４４、第４の絶縁層４５、第４の導体層４６、第５の絶縁層４７が順番に積層されている。さらに、第１の絶縁層２の下面には、導電材料からなる最下層４８が形成され、第５の絶縁層４７の上面には、導電材料からなる最上層４９が形成されている。

各絶縁層２，７，４３，４５，４７は、ガラスクロス４に樹脂３を含浸させることによって形成されており、ガラスクロス４は直交する２方向に編み込まれている。さらに、各絶縁層２，７，４３，４５，４７のガラスクロス４の幅ＷＧ１，ＷＧ２と、織り目間隔ＰＧ１は、同じになっている。各導体層４１，４２，４４，４６は、例えば、銅箔をウエットエッチングすることによって形成されており、導体層４１，４２，４４，４６毎に配線パターンが形成されている。各導体層４１，４２，４４，４６において、信号伝送に用いられる配線パターンは、その幅ＷＨ１がガラスクロス４の配線間隔ＰＧ１の７５％〜９５％になっている。

また、各導体層４１，４２，４４，４６は、必要に応じてビアホール５１を用いて最下層４８又は最上層４９に電気的に接続されている。ビアホール５１は、多層回路基板４０の所定位置に貫通穴５２を形成し、貫通穴５２にめっき法によって導電膜５３を成長させることによって形成される。

図９と、図９を側方からみた断面を拡大して示す図１０とに示すように、第１の導体層４１の一対の配線６は、ビアホール５１に電気的に接続されている。さらに、一対の配線６は、その下の第１の絶縁層２及び最下層４８と、上側の第２の絶縁層７及び第２の導体層４２とによってストリップラインを形成している。即ち、最下層４８と、第２の導体層４２は、一対の配線６の幅ＷＨ１より幅広に形成されており、グランド層として用いられる。

多層回路基板４０の製造には、例えば、一括積層プロセスが用いられる。一括積層プロセスでは、下側から、図７に示すマイクロストリップライン３０と、未硬化の第２の絶縁層７、銅箔を積層する。続いて、加熱式の真空プレスによって一括に成型する。未硬化の第２の絶縁層７が熱溶融後に硬化すると共に、各層が一体化される。この後、第２の絶縁層７上の銅箔をエッチングして第２の導体層４２を形成する。

さらに、多層回路基板４９の最上層の形成された電極６１，６２には、ハンダバンプ６３を介してパッケージ基板６４が電気的に接続されている。パッケージ基板６４は、下側の第１の層６５の上に第２の層６６が形成されており、第２の層６６の上に第３の層６７が形成されている。下側の第１の層６５は、絶縁層６５Ａ内にめっきによって製造された導電性のビア６５Ｂが形成されており、ビア６５Ｂに接続された電極６８にハンダバンプ６３が接合されている。また、第１の層６５の下面には、電極６８の他にも電子部品６９が実装されている。

第２の層６６は、多層の配線基板６６Ａを有し、めっきスルーホール６６Ｂで２つの層６５，６７を電気的に接続する役割を担っている。上側の第３の層６７は、絶縁層６７Ａ内にめっきで製造した導電性のビア６７Ｂが形成されており、ビア６７Ｂにはハンダバンプ７０を介して半導体チップ７１が接合されている。半導体チップ７１は、内部に半導体素子を有し、例えば樹脂でパッケージされている。

以上、説明したように、この実施の形態では、高周波の信号伝送に用いる配線６の幅ＷＨ１を絶縁層２，７，４３，４５，４７のガラスクロス４の織り目間隔ＰＧ１の７５％〜９５％に形成したので、複数の配線６の間における信号伝播時間差を±１０％以内に抑えることが可能になる。例えば、信号伝送速度が２０Ｇｂｐｓの場合には、信号伝播時間差を０．５ピコ秒／ｃｍ以下に抑えることができる。このような配線構造を、ストリップライン構造やマイクロストリップライン構造に適用すると、信号伝播時間差を抑制できる。また、このような配線構造を有する電子装置５０では、信号伝播時間差を抑制できることから、半導体チップ７１などにおける信号処理を正確に実行できるようになる。

配線６の幅ＷＨ１をガラスクロス４の織り目間隔ＰＧ１の７５％〜９５％にすることによって、ガラスクロス４と配線６の配置に依存せずに信号伝播時間差を低減できるので、配線のレイアウトが容易になる。このような配線構造を有する多層回路基板４０や電子装置５０は、信号伝播時間差を防止でき、正確な信号処理が可能になる。また、レイアウトの自由度が制限され難くなるので製造が容易になる。

また、信号伝送に用いる配線６の幅ＷＨ１を絶縁層２，７，４３，４５，４７のガラスクロス４の織り目間隔ＰＧ１の８５％にすると、複数の配線６の間における信号伝播時間差を最小にすることができる。この場合の多層回路基板４０や電子装置５０は、信号伝播時間差を防止できると共に、レイアウトの自由度が制限され難くなるので製造が容易になる。

ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。

１，４０ 多層回路基板
２ 第１の絶縁層
４ ガラスクロス
６ 配線
７ 第２の絶縁層
５０ 電子装置
７１ 半導体チップ

Claims (6)

1. ガラス繊維を織ったガラスクロスに直交させて編み込むと共に樹脂を含浸させた絶縁層と、
   前記絶縁層に近接して配置され、２０Ｇｂｐｓ以上の信号伝送に使用される複数の配線と、
   を含み、
   前記配線の幅が、前記配線に平行に配列された前記ガラスクロスの織り目の間隔に対して７５％〜９５％の長さを有することを特徴とする多層回路基板。
2. 前記配線の幅は、前記ガラスクロスの織り目の間隔に対して８５％の長さであることを特徴とする請求項１に記載の多層回路基板。
3. 前記絶縁層が前記配線を挟んで配置され、前記絶縁層の上面及び下面のそれぞれに、前記配線より幅広の導体層を形成したことを特徴とする請求項１又は請求項２に記載の多層回路基板。
4. 前記ガラスクロスの織り目の間隔は２００μｍ〜４００μｍであることを特徴とする請求項１乃至請求項３のいずれか一項に記載の多層回路基板。
5. 前記絶縁層及び前記配線を含む配線構造は、ストリップライン構造又はマイクロストリップライン構造であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の多層回路基板。
6. 請求項１乃至請求項５のいずれか一項に記載の多層回路基板と、
   前記多層回路基板の前記配線に電気的に接続され、半導体素子が形成された半導体チップと、
   を含むことを特徴とする電子装置。
   

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