TW201438404A - 訊號產生電路及方法 - Google Patents

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TW201438404A TW102109522A TW102109522A TW201438404A TW 201438404 A TW201438404 A TW 201438404A TW 102109522 A TW102109522 A TW 102109522A TW 102109522 A TW102109522 A TW 102109522A TW 201438404 A TW201438404 A TW 201438404A
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Chao-Yang Tsai
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Abstract

一種訊號產生電路，包含訊號相位同步模組以及控制電路。訊號相位同步模組包含：第一延遲路徑，以第一延遲量延遲輸入訊號來產生第一延遲輸入訊號；第二延遲路徑，以第二延遲量延遲輸入訊號來產生第二延遲輸入訊號，其中第一延遲量小於第二延遲量；以及邏輯模組，根據第一延遲輸入訊號圈選目標訊號而產生第一輸出訊號，或根據第二延遲輸入訊號圈選目標訊號而產生第二輸出訊號。控制電路用以根據目標訊號與一參考訊號之相位差異關係來使訊號相位同步模組輸出該第一輸出訊號和該第二輸出訊號其中之一。

Description

訊號產生電路及方法
本發明有關於一種訊號產生電路以及方法，特別有關於根據目標訊號的延遲相位來決定目標訊號的那一部份要輸出之訊號產生電路以及方法。
習知技術中，常使用一相位鎖相迴路(PLL，Phase Locked Loop)電路來提供具有不同相位的時脈訊號。舉例來說，相位鎖相迴路電路用以產生一初始相位鎖相時脈訊號，以及具有和初始相位鎖相時脈訊號不同相位差異的多數延遲相位鎖相時脈訊號。
然而，因為各元件運作的頻率範圍不同以及工作週期(duty cycle)的考量，因此可能須針對相位鎖相迴路產生的時脈訊號再施行除頻的動作。然而，因為除頻器的特性為只會被時脈訊號的負緣或正緣觸發，除頻前和除頻後的時脈訊號可能會有非期望的相位上的誤差。因此，需根據時脈訊號的相位差異來選取訊號的延遲，以進一步解決除頻前和除頻後的時脈訊號相位上的問題。
本發明之一目的為根據時脈訊號的相位差異來選取訊號的延遲，本發明之另一目的為使訊號在除頻前後的相位次序一致。發明中提供一種訊號產生電路以及訊號產生方法，以根據目標訊號的延遲相位來產生相對應的輸出訊號。
本發明之一實施例提供了一種訊號產生電路，其包含一訊號 相位同步模組以及一控制電路。號相位同步模組包含：一第一延遲路徑，以一第一延遲量延遲一輸入訊號來產生一第一延遲輸入訊號；一第二延遲路徑，以一第二延遲量延遲該輸入訊號來產生一第二延遲輸入訊號，其中該第一延遲量小於該第二延遲量；以及一邏輯模組，接收該第一延遲輸入訊號以及該第二延遲輸入訊號其中之一，當接收該第一延遲輸入訊號時根據該第一延遲輸入訊號圈選一目標訊號之至少一部份而產生一第一輸出訊號，當接收該第二延遲輸入訊號時根據該第二延遲輸入訊號圈選該目標訊號之至少一部份而產生一第二輸出訊號。控制電路用以根據該目標訊號與一參考訊號之相位差異關係來選擇電路輸出該第一輸出訊號和該第二輸出訊號其中之一，以使訊號產生電路正確動作。
本發明另揭露了一訊號產生方法。其步驟可由前述訊號產生電路推得，故於此不再贅述。
本發明所提供之實施例可根據目標訊號之延遲相位來變動輸入訊號之延遲量，並以延遲後的輸入訊號來圈選目標訊號而形成輸出訊號。當此機制使用在除頻時，得以讓兩訊號在除頻前後的相位次序相同。此外，本發明更提供了將除頻器設置於延遲網絡之後的概念，以除頻器的特性來消除延遲網絡所造成的延遲。
100‧‧‧訊號產生電路
101‧‧‧訊號相位同步模組
103、309‧‧‧控制電路
105、304、308‧‧‧邏輯模組
107、302、306‧‧‧多工器
109、315‧‧‧相位鎖相迴路電路
300、500‧‧‧除頻電路
301‧‧‧第一訊號相位同步模組
303‧‧‧第一訊號相位同步模組
305‧‧‧第一除頻器
307‧‧‧第二除頻器
311、313‧‧‧反相模組
319‧‧‧延遲線
501‧‧‧延遲網絡
503‧‧‧連接墊
C1‧‧‧第一時脈端
C2‧‧‧第二時脈端
C3‧‧‧第三時脈端
D1‧‧‧第一資料端
D2‧‧‧第二資料端
D3‧‧‧第三資料端
DF1‧‧‧第一D型正反器
DF2‧‧‧第二D型正反器
DF3‧‧‧第三D型正反器
O2‧‧‧第二輸出端
P1‧‧‧第一延遲路徑
P2‧‧‧第二延遲路徑
P3‧‧‧第一延遲路徑
P4‧‧‧第一延遲路徑
第1圖繪示了根據本發明之實施例的訊號產生電路之方塊圖。
第2圖繪示了第1圖之訊號產生電路中的訊號之示意圖。
第3圖繪示了使用第1圖所示之訊號產生電路的訊號除頻電路之方塊圖。
第4圖繪示了使用第3圖所示之訊號除頻電路的詳細電路。
第5圖繪示了根據本發明之另一實施例的訊號除頻電路之方塊圖。
第6圖繪示了根據本發明之實施例的訊號產生方法之流程圖。
第7A圖和第7B圖繪示了根據本發明之實施例的訊號除頻方法之流程圖。
以下將詳細說明本發明所提供之訊號產生電路以及使用此訊號產生電路的訊號除頻電路。須注意的是，底下所述之實施例僅用以舉例，並非用以限定本發明。而且，底下所述之訊號雖以時脈訊號來做說明，但本發明所提供之訊號產生電路以及使用此訊號產生電路的訊號除頻電路亦可運用在其他訊號上。
第1圖繪示了根據本發明之實施例的訊號產生電路100之方塊圖。如第1圖所示，訊號產生電路100包含一訊號相位同步模組101以及一控制電路103。訊號相位同步模組101包含一第一延遲路徑P1、一第二延遲路徑P2、一邏輯模組105以及一多工器107。第一延遲路徑P1以一第一延遲量延遲一輸入訊號EN來產生一第一延遲輸入訊號DEN1，而第二延遲路徑P2以一第二延遲量延遲輸入訊號EN來產生一第二延遲輸入訊號DEN2。其中第一延遲量小於第二延遲量。邏輯模組105接收第一延遲輸入訊號DEN1以及第二延遲輸入訊號DEN2其中之一，當接收第一延遲輸入訊號DEN1時其根據第一延遲輸入訊號DEN1圈選一目標訊號CLKin之至少一部份而產生一第一輸出訊號CLKout1，當接收第二延遲輸入訊號DEN2時其根據該第二延遲輸入訊號DEN2圈選目標訊號CLKin之至少一部份而產生一第二輸出訊號CLKout2。因此此實施例中，第一延遲輸入訊號DEN1和第二延遲輸入訊號DEN2是作為圈選訊號(gating signal)使用。控制電路103根據目標訊號CLKin與一參考訊號CLK0之相位差異關係來產生一選擇訊號sel以控制多工器107來輸出第一延遲輸入訊號DEN1或第二延遲輸入訊號DEN2給邏輯模組105。
於一實施例中，第一延遲路徑P1包含一第一D型正反器DF1，而第二延遲路徑P2包含一第二D型正反器DF2以及一第三D型正反器 DF3。第一D型正反器DF1具有一第一資料端D1以及一第一時脈端C1，第一資料端D1接收輸入訊號EN且第一時脈端C1接收目標訊號CLKin的反相訊號。第二延遲路徑P2包含一第二D型正反器DF2以及一第三D型正反器DF3。第二D型正反器DF2具有一第二資料端D2、一第二時脈端C2以及一第二輸出端O2，第二資料端D2接收輸入訊號EN且第二時脈端C2接收目標訊號CLKin，第三D型正反器具有一第三資料端D3以及一第三時脈端C3，第三資料端D3接收第二輸出端O2的輸出且第三時脈端C3接收目標訊號CLKin的反相訊號。多工器107根據選擇訊號sel選擇第一延遲輸入訊號DEN1或第二延遲輸入訊號DEN2做為選擇輸出訊號DENout。邏輯模組105於此例中為一及閘，其一輸入端接收選擇輸出訊號DENout，而另一輸入端接收目標訊號CLKin。然請留意，此實施例中雖是先以多工器107來選擇第一延遲輸入訊號DEN1或第二延遲輸入訊號DEN2做為選擇輸出訊號DENout，然後再以選擇輸出訊號DENout圈選目標訊號CLKin。但亦可以先讓第一延遲輸入訊號DEN1或第二延遲輸入訊號DEN2分別圈選目標訊號CLKin，然後再以一多工器根據目標訊號CLKin與一參考訊號CLK0之相位差異關係輸出第一延遲輸入訊號DEN1或第二延遲輸入訊號DEN2所圈選出的訊號。亦即多工器107和邏輯模組105的位置可以對調。
於一實施例中，將相位鎖相迴路電路109所產生的第一相位鎖相訊號PLLin直接做為目標訊號CLKin。第一相位鎖相訊號PLLin的頻率為所須頻率的2倍頻，但亦可為其他的倍數。此外，相位鎖相迴路電路109亦會產生一初始相位鎖相迴路PLL0，第一相位鎖相訊號PLLin為初始相位鎖相迴路PLL0的延遲版本。此初始相位鎖相迴路PLL0是做為參考訊號CLK0，因此目標訊號CLKin和參考訊號CLK0之相位差異亦可視為目標訊號CLKin的延遲相位。但亦可對第一相位鎖相訊號PLLin和初始相位鎖相迴路PLL0執行其他訊號處理後形成目標訊號CLKin和參考訊號 CLK0，取決於不同的設計需求。
而控制電路103會根據目標訊號CLKin和參考訊號CLK0之相位差異來產生選擇訊號sel。請留意，控制電路103可藉由多種方式得知目標訊號CLKin和參考訊號CLK0之相位差異。舉例來說，可以是由相位鎖相迴路電路109通知是那一個訊號目標訊號產生電路100而得知，或者是比較兩訊號之相位而得知。於一實施例中，若目標訊號CLKin和參考訊號CLK0的相位差異小於180°，控制電路103使多工器107輸出第一延遲輸入訊號DEN1，若目標訊號CLKin和參考訊號CLK0的相位差異大於180°，控制電路103使多工器107輸出第二延遲輸入訊號DEN2。選擇路徑的基準不一定為180°，可視電路所需而定。
第2圖繪示了第1圖之訊號產生電路中的訊號之示意圖，如第2圖所示，參考訊號CLK0即為初始相位鎖相迴路PLL0的訊號(但不限定)，而目標訊號CLKin是為第一相位鎖相訊號PLLin(未繪示於第2圖)且第一相位鎖相訊號PLLin為初始相位鎖相迴路PLL0的延遲版本。因此在此例中目標訊號CLKin可能和參考訊號CLK0具有各種相位差。於此實施例中以45°、90°、135°、180°、225°、270°和315°做說明，但並不限定。在此分別舉目標訊號CLKin和參考訊號CLK0之相位差異為90°和180°之情況來描述。如前所述，目標訊號CLKin和參考訊號CLK0的相位差異小於180°，控制電路103使多工器107輸出第一延遲輸入訊號DEN1(即使用第一延遲路徑P1)，若目標訊號CLKin和參考訊號CLK0的相位差異大於180°，控制電路103使多工器107輸出第二延遲輸入訊號DEN2(即使用第二延遲路徑P2)。所以，若目標訊號CLKin和參考訊號CLK0之相位差異為90°時，是使用第一延遲路徑P1。因為第一型正反器DF1的第一時脈端C1是接收目標訊號CLKin的反相訊號，因此當輸入訊號EN之位準為高時會被目標訊號CLKin的負緣觸發來產生第一延遲輸入訊號DEN1。且因為邏輯模組105(及閘)的作用，第一延遲輸入訊號DEN1位準為低(Low) 時邏輯模組105的值一律為低(Low)，當第一延遲輸入訊號DEN1之位準為高(High)時，邏輯模組105才會輸出目標訊號CLKin的值而形成第一輸出訊號CLKout1。因此可視為利用第一延遲輸入訊號DEN1圈選目標訊號CLKin的值而產生第一輸出訊號CLKout1。
若目標訊號CLKin和參考訊號CLK0之相位差異為180°時，是使用第二延遲路徑P2。因為第二延遲路徑P2具有第二D型正反器DF2以及第三D型正反器DF3，且第二D型正反器DF2的第二時脈端C2接收目標訊號CLKin，而第三D型正反器DF3的第三時脈端C3接收目標訊號CLKin的反相訊號。因此當輸入訊號EN之位準為高時會被目標訊號CLKin的正緣先觸發來產生暫時延遲輸入訊號DENA，然後當暫時輸入訊號DENA之位準為高時會被目標訊號CLKin的負緣觸發來產生第二延遲輸入訊號DEN2。當第二延遲輸入訊號DEN2之位準為高時，邏輯模組105才會輸出目標訊號CLKin的值而形成第二輸出訊號CLKout2。因此可視為利用第二延遲輸入訊號DEN2圈選目標訊號CLKin的值而產生第二輸出訊號CLKout2。
第1圖所示的訊號產生電路100可使用在一訊號除頻電路上。第3圖繪示了使用第1圖所示之訊號產生電路的訊號除頻電路300之方塊圖。須注意的是，第3圖之實施例以兩訊號同步模組作說明，但根據本發明之訊號除頻電路可包含兩個以上的訊號同步模組。如第3圖所示，訊號除頻電路300包含了一第一訊號同步模組301、一第二訊號同步模組303、一第一除頻器305、一第二除頻器307以及一控制電路309。請留意第一訊號同步模組301以及第二訊號同步模組303之元件和第1圖中的訊號相位同步模組101相同，但為了簡化圖示，第一訊號同步模組301以及第二訊號同步模組303部份元件未繪示。
第一訊號同步模組301與第二訊號同步模組303共用控制電路309，且均具有第一延遲路徑P1和第二延遲路徑P2，用以延遲輸入訊號 EN產生第一延遲輸入訊號DEN1和第一延遲輸入訊號DEN2。第一訊號同步模組301利用第一延遲輸入訊號DEN1圈選第一目標訊號CLK1來產生第一輸出訊號CLKout1，而第二訊號同步模組303利用第三延遲輸入訊號DEN3圈選第二目標訊號CLK2來產生第三輸出訊號CLKout3。此外，第一訊號同步模組301利用第二延遲輸入訊號DEN2圈選第二目標訊號CLK2來產生第二輸出訊號CLKout2，而第二訊號同步模組303利用第二延遲輸入訊號DEN2圈選第二目標訊號CLK2來產生第四輸出訊號CLKout4。控制電路309根據第一目標訊號CLK1與參考訊號CLK0的相位差異產生選擇訊號sel至多工器302，以輸出第一延遲輸入訊號DEN1和第二延遲輸入訊號DEN2其中之一，以決定邏輯模組304要輸出第一輸出訊號CLKout1和第二輸出訊號CLKout2中的那一個。同樣的，控制電路309根據第二目標訊號CLK2與參考訊號CLK0的相位差異產生選擇訊號sel至多工器306，以輸出第三延遲輸入訊號DEN3和第四延遲輸入訊號DEN4其中之一，以決定邏輯模組308要輸出第三輸出訊號CLKout3和第四輸出訊號CLKout4中的那一個。
第一訊號同步模組301之輸出可視為一第一待除頻訊號，而第二訊號同步模組303之輸出可視為一第二待除頻訊號。第一除頻器305除頻第一待除頻訊號(CLKout1或CLKout2)來產生一第一除頻後訊號DIV1，而第二除頻器307除頻第二待除頻訊號(CLKout3或CLKout4)來產生一第二除頻後訊號DIV2。二倍頻率的訊號在除頻後可能會有180°的誤差，因此藉由根據目標訊號之延遲相位(即和參考訊號的相位差異)來選擇輸入訊號的延遲量，並以延遲後的輸入訊號來控制要輸出目標訊號的那一部份，可以讓訊號間除頻前後的相位先後次序相同。在此例中，第一目標訊號CLK1和第二目標訊號CLK2間的相位先後次序，和第一除頻後訊號DIV1以及第二除頻後訊號DIV2間的相位先後次序是相同的。因此，熟知此項技藝者當可根據本發明所揭露之概念下，更改目標訊號的相位以及輸 入訊號延遲量來使訊號間除頻前後的相位先後次序相同。此外，雖然根據本發明之概念可使訊號間的相位先後次序在除頻前後相同，但訊號本身仍可能偏移(反相)180°，因此訊號除頻電路300可更包含反相模組311或313來反相除頻後訊號。
在一實施例中，第一目標訊號CLK1是由一第一相位鎖相訊號PLL1而來、第二目標訊號CLK2是由一第二相位鎖相訊號PLL2而來，而參考訊號CLK0是由一初始相位鎖相訊號PLL0而來。第一相位鎖相訊號PLL1、第二相位鎖相訊號PLL2以及初始相位鎖相訊號PLL0均來自同一相位鎖相迴路315，且第一相位鎖相訊號PLL1以及第二相位鎖相訊號PLL2為初始相位鎖相訊號的相位延遲版本。第一目標訊號CLK1以及第二目標訊號CLK2可分別作為不同功能使用。舉例來說，當第3圖所示的訊號除頻電路應用於一DDR(Double Data Rate Synchronous、雙倍數據率同步動態隨機存取記憶體)記憶體時，第一目標訊號CLK1以及第二目標訊號CLK2可做為不同記憶體元件的操作時脈。輸入訊號EN是由一初始輸入訊號EN0經延遲線319延遲後而產生。此外，延遲線319會有二個輸出，一個是延遲時間較長的輸入訊號EN，一個是延遲時間短的重置訊號RS，用來重置305與307。
第4圖繪示了使用第3圖所示之訊號除頻電路的詳細電路。如第4圖所示，第一訊號除頻電路305和307可用一正反器來實現，第一反相模組311以及第二反相模組313可以一多工器實現，因此第一反相模組311以及第二反相模組313可用以輸出第一除頻後訊號DIV1、第二除頻後訊號DIV2或其反相訊號。第一反相模組311以及第二反相模組313可由控制電路309來控制其動作。延遲線319則可由多個正反器組成，並由具有固定頻的時脈訊號CLKf來觸發產生輸入訊號EN。
第5圖繪示了根據本發明之另一實施例的訊號除頻電路500之方塊圖。於此實施例中，第一除頻器305是位於延遲網絡501之後，也 因此第一除頻器305可視為直接連接至連接墊503。而當具有反相模組311時，反相模組311可視為直接連接至連接墊503。訊號除頻電路500除了包含第5圖所示的元件外，還需要其他的元件配線等來使整個電路能夠順利運作，因此延遲網絡501泛指這些元件和配線所造成的延遲效應，延遲網絡501例如可為時脈樹(Clock Tree)所造成的延遲。因為這些元件和配線所造成的延遲效應可能會造成訊號工作週期的變動，故在十分注重訊號工作週期的電路會造成不好的影響。但若將除頻器移至延遲網絡501之後，則因為除頻器只會由訊號的正緣或負緣觸發，因此可以消除訊號工作週期中因為延遲網絡501而產生的變動。然請注意，雖然第5圖中僅有在第一訊號同步模組301路徑上的第一除頻器305被移至延遲網絡之後，其他訊號同步模組路徑上的除頻器亦可移至延遲網絡之後。
根據前述之實施例，可得到如第6圖所示的訊號產生方法，其包含了下列步驟：
步驟601
使用第一延遲路徑P1以一第一延遲量延遲一輸入訊號EN來產生一第一延遲輸入訊號DEN1。
步驟603
使用第二延遲路徑P2以一第二延遲量延遲輸入訊號EN來產生一第二延遲輸入訊號DEN2，其中第一延遲量小於該第二延遲量。
步驟605
根據第一延遲輸入訊號DEN1圈選一目標訊號CLKin之至少一部份而產生一第一輸出訊號CLKout1，並根據第二延遲輸入訊號EDN2圈選 目標訊號CLKin之至少一部份而產生一第二輸出訊號CLKout2。
步驟607
根據目標訊號CLKin與一參考訊號CLK0之相位差異關係來使訊號相位同步模組101輸出第一輸出訊號CLKout1和第二輸出訊號CLKout2其中之一。
如前所述，第1圖中的多工器107和邏輯模組105的位置可以對調，因此第6圖所示的訊號產生方法亦可表示成：根據一第一延遲量來延遲一輸入訊號以產生一第一延遲輸入訊號；根據一第二延遲量來延遲該輸入訊號以產生一第二延遲輸入訊號，其中該第一延遲量小於該第二延遲量；根據一目標訊號與一參考訊號之相位差異關係選擇第一延遲輸入訊號及該第二延遲輸入訊號其中之一來作為一選擇輸出訊號；以及根據該選擇輸出訊號來圈選該目標訊號之至少一部份以作為一輸出訊號。
根據前述之實施例，可得到如第7A圖和第7B圖所示的訊號產生方法，其包含了下列步驟：
步驟701
使用第一延遲路徑P1以一第一延遲量延遲一輸入訊號EN來產生一第一延遲輸入訊號DEN1。
步驟703
使用第二延遲路徑P2以一第二延遲量延遲該輸入訊號EN來產生一第二延遲輸入訊號DEN2，其中該第一延遲量小於該第二延遲量。
步驟705
根據第一延遲輸入訊號EDN1圈選一第一目標訊號CLK1之至少一部份而產生一第一輸出訊號CLKout1。
步驟707
根據第二延遲輸入訊號EDN2圈選第一目標訊號CLK1之至少一部份而產生一第二輸出訊號CLKout2。
步驟709
使用第三延遲路徑P3以第一延遲量延遲輸入訊號EN來產生一第三延遲輸入訊號EDN3。
步驟711
使用第四延遲路徑P4以第二延遲量延遲輸入訊號EN來產生一第四延遲輸入訊號EDN4。
步驟713
根據第三延遲輸入訊號圈EDN3選一第二目標訊號CLK2之至少一部份而產生一第三輸出訊號CLKout3。
步驟715
根據第四延遲輸入訊號EDN4圈選第二目標訊號CLK2之至少一部份而產生一第四輸出訊號CLKout4。
步驟717
根據第一目標訊號CLK1與一參考訊號CLK0之相位差異關係來使第一訊號相位同步模組301輸出第一輸出訊號CLKout1和第二輸出訊號CLKout2其中之一來作為一第一待除頻訊號。
步驟719
根據第二目標訊號CLK2與參考訊號CLK0之相位差異關係來使第二訊號相位同步模組303輸出該第三輸出訊號CLKout3和第四輸出訊號CLKout4其中之一來作為一第二待除頻訊號。
步驟721
除頻第一待除頻訊號來產生一第一除頻後訊號DIV1。
步驟723
除頻第二待除頻訊號來產生一第二除頻後訊號DIV2。
第6圖和第7圖中所示的方法之其他詳細步驟可由前述之實施例推得，故於此不再贅述。
根據前述之內容，本發明所提供之實施例可根據目標訊號之延遲相位來變動輸入訊號之延遲量，並以延遲後的輸入訊號來圈選目標訊號而形成輸出訊號，藉以產生適當的輸出訊號。當此機制使用在除頻時，可讓讓兩訊號在除頻前後的相位次序相同。此外，本發明更提供了將除頻器設置於延遲網絡之後的概念，以除頻器的特性來消除延遲網絡所造成的延遲。
100‧‧‧訊號產生電路
101‧‧‧訊號相位同步模組
103‧‧‧控制電路
105‧‧‧邏輯模組
107‧‧‧多工器
109‧‧‧相位鎖相迴路電路
C1‧‧‧第一時脈端
C2‧‧‧第二時脈端
C3‧‧‧第三時脈端
D1‧‧‧第一資料端
D2‧‧‧第二資料端
D3‧‧‧第三資料端
DF1‧‧‧第一D型正反器
DF2‧‧‧第二D型正反器
DF3‧‧‧第三D型正反器
O2‧‧‧第二輸出端
P1‧‧‧第一延遲路徑
P2‧‧‧第二延遲路徑

Claims (10)

  1. 一種訊號產生電路，包含：一訊號相位同步模組，包含：一第一延遲路徑，以一第一延遲量延遲一輸入訊號來產生一第一延遲輸入訊號；一第二延遲路徑，以一第二延遲量延遲該輸入訊號來產生一第二延遲輸入訊號，其中該第一延遲量小於該第二延遲量；以及一邏輯模組，接收該第一延遲輸入訊號以及該第二延遲輸入訊號其中之一，當接收該第一延遲輸入訊號時根據該第一延遲輸入訊號圈選一目標訊號之至少一部份而產生一第一輸出訊號，當接收該第二延遲輸入訊號時根據該第二延遲輸入訊號圈選該目標訊號之至少一部份而產生一第二輸出訊號；以及一控制電路，用以根據該目標訊號與一參考訊號之相位差異關係來使該訊號產生電路輸出該第一輸出訊號和該第二輸出訊號其中之一。
  2. 如申請專利範圍第1項所述之訊號產生電路，其中該第一延遲路徑包含一第一D型正反器，該第一D型正反器具有一第一資料端以及一第一時脈端，該第一資料端接收該輸入訊號且該第一時脈端接收該目標訊號的反相訊號；該第二延遲路徑包含一第二D型正反器以及一第三D型正反器，該第二D型正反器具有一第二資料端、一第二時脈端以及一第二輸出端，該第二資料端接收該輸入訊號且該第二時脈端接收該目標訊號，該第三D型正反器具有一第三資料端以及一第三時脈端，該第三資料端接收該第二輸出端的輸出且該第三時脈端接收該目標訊號的該反相訊號。
  3. 如申請專利範圍第1項所述之訊號產生電路，更包含一多工器，由該控制 電路控制而輸出該第一延遲輸入訊號以及該第二延遲輸入訊號其中之一，該邏輯模組包含一及閘，該及閘的兩輸入端分別接收該多工器的輸出以及該目標訊號來產生該第一輸出訊號以及該第二輸出訊號其中之一。
  4. 如申請專利範圍第1項所述之訊號產生電路，其中該控制電路使訊號相位同步模組在該目標訊號與該參考訊號之相位差異小於一預定值時輸出該第一輸出訊號；且該控制電路使該訊號相位同步模組在該目標訊號與該參考訊號之相位差異大於該預定值時輸出該第二輸出訊號。
  5. 如申請專利範圍第1項所述之訊號產生電路，其中該目標訊號以及該參考訊號是來自同一相位鎖相迴路。
  6. 一種訊號產生方法，包含：使用一第一延遲路徑以一第一延遲量延遲一輸入訊號來產生一第一延遲輸入訊號；使用一第二延遲路徑以一第二延遲量延遲該輸入訊號來產生一第二延遲輸入訊號，其中該第一延遲量小於該第二延遲量；根據該第一延遲輸入訊號圈選一目標訊號之至少一部份而產生一第一輸出訊號；根據該第二延遲輸入訊號圈選該目標訊號之至少一部份而產生一第二輸出訊號；以及根據該目標訊號與一參考訊號之相位差異關係來輸出該第一輸出訊號和該第二輸出訊號其中之一。
  7. 如申請專利範圍第6項所述之訊號產生方法，更包含：在該目標訊號與該參考訊號之相位差異小於一預定值時，使該訊號相位同步 模組輸出該第一輸出訊號；以及在該目標訊號與該參考訊號之相位差異大於該預定值時，使該訊號相位同步模組輸出該第二輸出訊號。
  8. 如申請專利範圍第6項所述之訊號產生方法，包含：根據一第一相位鎖相訊號產生該目標訊號；以及根據一初始相位鎖相訊號產生該參考訊號；其中該第一相位鎖相訊號以及該初始相位鎖相訊號均來自同一相位鎖相迴路，且該第一相位鎖相訊號為該初始相位鎖相訊號的相位延遲版本。
  9. 一種訊號產生方法，包含：根據一第一延遲量來延遲一輸入訊號以產生一第一延遲輸入訊號；根據一第二延遲量來延遲該輸入訊號以產生一第二延遲輸入訊號，其中該第一延遲量小於該第二延遲量；根據一目標訊號與一參考訊號之相位差異關係選擇第一延遲輸入訊號及該第二延遲輸入訊號其中之一來作為一選擇輸出訊號；以及根據該選擇輸出訊號來圈選該目標訊號之至少一部份以作為一輸出訊號。
  10. 如申請專利範圍第9項所述之訊號產生方法，更包含：在該目標訊號與該參考訊號之相位差異小於一預定值時，以該第一延遲輸入訊號作為該選擇輸出訊號；以及在該目標訊號與該參考訊號之相位差異大於該預定值時，以該第二延遲輸入訊號作為該選擇輸出訊號。
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