JP6193771B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばカレントミラー回路を有する半導体装置に適用可能な技術である。
電気回路の一つにカレントミラー回路がある。カレントミラー回路は、例えば増幅回路に用いられる。半導体装置に、増幅回路としてのカレントミラー回路を設ける場合、入力トランジスタの周囲に複数の出力トランジスタを設け、かつこれら複数の出力トランジスタに同一の特性を持たせることが望ましい。例えば特許文献１には、出力トランジスタのレイアウト例が複数記載されている。
特開平１０−２５６５４１号公報
本発明者は、入力トランジスタとなる第１トランジスタを、出力トランジスタとなる複数の第２トランジスタで挟んだ半導体装置において、第１トランジスタ及び第２トランジスタを小型化することを検討した。この際、本発明者は、第２トランジスタのドレインに静電気などの異常電流が入力された場合、第１トランジスタに最も近い第２トランジスタに異常電流が集中することを見出した。異常電流が特定の第２トランジスタに集中すると、半導体装置の異常電流に対する耐性が低下してしまう。本願の主な課題は、半導体装置の異常電流に対する耐性が低下しないようにすることにある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、第１トランジスタの第１ゲート電極及び第２トランジスタの第２ゲート電極は、いずれも第１の方向に延在している。そして、複数の第２トランジスタは、第１の方向に交わる方向（第２の方向）に並んでいる。第１トランジスタは、第２の方向において、第１の第２トランジスタ及び第２の第２トランジスタに挟まれている。第１ソースコンタクトは第１ソース領域に接続しており、第１ドレインコンタクトは第１ドレイン領域に接続している。複数の第２ソースコンタクトは互いに異なる第２ソース領域に接続しており、かつ、互いに電気的に接続している。複数の第２ドレインコンタクトは互いに異なる第２ドレイン領域に接続しており、かつ互いに電気的に接続している。そして、第１の第２トランジスタに接続する第２ソースコンタクトと第２ドレインコンタクトの距離（第１距離）、及び、第２の第２トランジスタに接続する第２ソースコンタクトと第２ドレインコンタクトの距離（第２距離）は、いずれも、第２の方向において第１トランジスタから最も離れている第３の第２トランジスタ（第２トランジスタ）に接続する第２ソースコンタクトと第２ドレインコンタクトの距離（第３距離）よりも大きい。
前記一実施の形態によれば、半導体装置の異常電流に対する耐性が低下することを抑制できる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面を模式的に示す図である。 比較例において、第２トランジスタの第２ドレイン領域に接続する配線に異常電流が流れたときの電流密度をシミュレーションした結果を示す図である。 実施形態において、第２トランジスタの第２ドレイン領域に接続する配線に異常電流が流れたときの電流密度をシミュレーションした結果を示す図である。 第２トランジスタ一つあたりに流すことができる異常電流の量の、素子分離膜ＥＩ２１の幅の依存性を示す図である 第２の実施形態に係る半導体装置の断面図である。 第２トランジスタ一つあたりに流すことができる異常電流の量の、第２ゲート電極の幅の依存性を示す図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 図１０の変形例を示す断面図である。 第６の実施形態に係る半導体装置の平面図である。 図１２の点線で囲んだ部分を拡大した図である。 図１３のＢ−Ｂ´断面図である。 図１３のＣ−Ｃ´断面図である。 図１３のＤ−Ｄ´断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面を模式的に示す図である。本実施形態に係る半導体装置ＳＤは、負荷に電力を供給するための電力制御素子であり、第１トランジスタＴＲ１、複数の第２トランジスタＴＲ２、第１ソースコンタクトＳＣＯＮ１、第１ドレインコンタクトＤＣＯＮ１、複数の第２ソースコンタクトＳＣＯＮ２、及び複数の第２ドレインコンタクトＤＣＯＮ２を有している。第１トランジスタＴＲ１は制御信号が入力される入力トランジスタであり、第２トランジスタＴＲ２は、電力を出力する出力トランジスタである。第１トランジスタＴＲ１及び複数の第２トランジスタＴＲ２は、カレントミラー回路の少なくとも一部を構成している。
第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１、第１ソース領域ＳＯＵ１、及び第１ドレイン領域ＤＲＮ１を有している。第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２、第２ソース領域ＳＯＵ２、及び第２ドレイン領域ＤＲＮ２を有している。第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２は、いずれも第１の方向（図１におけるＹ方向）に延在している。そして、複数の第２トランジスタＴＲ２は、第１の方向に交わる方向（第２の方向：図１の例においてはＸ方向）に並んでいる。第１トランジスタＴＲ１は、第２の方向において、２つの第２トランジスタＴＲ２１（第１の第２トランジスタＴＲ２及び第２の第２トランジスタＴＲ２）に挟まれている。
第１ソースコンタクトＳＣＯＮ１は第１ソース領域ＳＯＵ１に接続しており、第１ドレインコンタクトＤＣＯＮ１は第１ドレイン領域ＤＲＮ１に接続している。複数の第２ソースコンタクトＳＣＯＮ２は互いに異なる第２ソース領域ＳＯＵ２に接続しており、かつ、互いに電気的に接続している。複数の第２ドレインコンタクトＤＣＯＮ２は互いに異なる第２ドレイン領域ＤＲＮ２に接続しており、かつ互いに電気的に接続している。そして、一方の第２トランジスタＴＲ２１（第１の第２トランジスタＴＲ２）に接続する第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２１の距離（第１距離）、及び、他方の第２トランジスタＴＲ２１に接続する第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２１の距離（第２距離）は、いずれも、第２の方向において第１トランジスタから最も離れている第３の第２トランジスタＴＲ２（第２トランジスタＴＲ２２）に接続する第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離（第３距離）よりも大きい。以下、詳細に説明する。
まず、図１を用いて説明する。半導体装置ＳＤは、シリコン基板などの半導体基板ＳＵＢを有している。半導体基板ＳＵＢには、第１トランジスタＴＲ１、及び複数の第２トランジスタＴＲ２が設けられている。複数の第２トランジスタＴＲ２は、第１トランジスタＴＲ１を取り囲むように、例えば第１トランジスタＴＲ１を基準にして互いに対称となる位置に配置されている。ここでの対称には、線対称及び点対称の双方が含まれている。より詳細には、半導体装置ＳＤには、複数のトランジスタがマトリクスを構成するように配置されている。そしてこのマトリクスの中心に、第１トランジスタＴＲ１が設けられている。
本図に示す例では、２つの第１トランジスタＴＲ１がＸ方向に並んで配置されている。そして、第１トランジスタＴＲ１と同一の行において、第１トランジスタＴＲ１の両隣には、それぞれ、第１トランジスタＴＲ１に近い順に、第３トランジスタＴＲ３、第１の第２トランジスタＴＲ２１、及び複数の通常の第２トランジスタＴＲ２が配置されている。通常の第２トランジスタＴＲ２は、第２トランジスタＴＲ２２と同様の構成を有している。
第３トランジスタＴＲ３はダミートランジスタである。具体的には、第３トランジスタＴＲ３は、通常の第２トランジスタＴＲ２と同様の構成を有しているが、第３ゲート電極ＧＥ３と第３ソース領域ＳＯＵ３が互いに電気的に接続している。具体的には、第３ゲート電極ＧＥ３及び第３ソース領域ＳＯＵ３は接地されている。第３トランジスタＴＲ３を設けることにより、第１トランジスタＴＲ１に最も近い第２トランジスタＴＲ２と、第１トランジスタＴＲ１の距離を離すことができる。これにより、複数の第２トランジスタＴＲ２に静電気などの異常電流が流れても、第１トランジスタＴＲ１の近くに位置する第２トランジスタＴＲ２に電流が集中してこの第２トランジスタＴＲ２が壊れることを、抑制できる。
図１に示す例では、第１トランジスタＴＲ１と第２トランジスタＴＲ２１の間には、一つの第３トランジスタＴＲ３が設けられている。ただし、第１トランジスタＴＲ１と第２トランジスタＴＲ２１の間に複数（例えば２つ）の第３トランジスタＴＲ３が設けられても良い。
通常の第２トランジスタＴＲ２、すなわち第２トランジスタＴＲ２１以外の第２トランジスタＴＲ２（第２の第２トランジスタＴＲ２２を含む）は、いずれも互いに同様の構成を有している。そして、第１トランジスタＴＲ１とは異なる行には、通常の第２トランジスタＴＲ２が複数設けられている。上記したように第２トランジスタＴＲ２１における第２ソースコンタクトＳＣＯＮ２（図２に図示）と第２ドレインコンタクトＤＣＯＮ２１（図２に図示）の距離は、第２トランジスタＴＲ２２（すなわち通常の第２トランジスタＴＲ２）における第２ソースコンタクトＳＣＯＮ２（図２に図示）と第２ドレインコンタクトＤＣＯＮ２２（図２に図示）の距離よりも大きい。このため、図１のＸ方向において、第２トランジスタＴＲ２１の幅は、通常の第２トランジスタＴＲ２の幅よりも大きくなっている。
図１に示す例では、第１トランジスタＴＲ１と通常の第２トランジスタＴＲ２の間には、２つの第２トランジスタＴＲ２１が設けられている。ただし、第１トランジスタＴＲ１と通常の第２トランジスタＴＲ２の間には、第２トランジスタＴＲ２１が一つのみ設けられていても良いし、３つ以上の第２トランジスタＴＲ２１が設けられていても良い。なお、第２トランジスタＴＲ２１を複数設けることにより、異常電流が特定の第２トランジスタＴＲ２に集中すること（詳細を後述）を、さらに抑制できる。
なお、半導体装置ＳＤは、上記した第１トランジスタＴＲ１、第２トランジスタＴＲ２、及び第３トランジスタＴＲ３を複数組有していても良い。この場合、複数の組のそれぞれが、互いに異なる出力電力を制御する。
次に、図２を用いて説明する。上記したように、Ｘ方向において、第１トランジスタＴＲ１の横には、第３トランジスタＴＲ３、第２トランジスタＴＲ２１（本図に示す例では２つの第２トランジスタＴＲ２１）、及び通常の第２トランジスタＴＲ２（以下、第２トランジスタＴＲ２２と記載）が並んでいる。第１トランジスタＴＲ１は第１ゲート電極ＧＥ１、第１ドレイン領域ＤＲＮ１、及び第１ソース領域ＳＯＵ１を有している。第３トランジスタＴＲ３は、第３ゲート電極ＧＥ３、第３ドレイン領域ＤＲＮ３、及び第３ソース領域ＳＯＵ３を有している。第２トランジスタＴＲ２１は第２ゲート電極ＧＥ２１、第２ドレイン領域ＤＲＮ２１、及び第２ソース領域ＳＯＵ２１を有しており、第２トランジスタＴＲ２２は、第２ゲート電極ＧＥ２２、第２ドレイン領域ＤＲＮ２２、及び第２ソース領域ＳＯＵ２２を有している。
詳細には、２つの第１トランジスタＴＲ１は一つの第１ソース領域ＳＯＵ１を共有している。第１トランジスタＴＲ１とその隣の第３トランジスタＴＲ３は、一つのドレイン領域（第１ドレイン領域ＤＲＮ１及び第３ドレイン領域ＤＲＮ３）を共有している。第３トランジスタＴＲ３は、その隣の第２トランジスタＴＲ２１と一つのソース領域（第３ソース領域ＳＯＵ３及び第２ソース領域ＳＯＵ２）を共有している。この第１トランジスタＴＲ１とその隣の第２トランジスタＴＲ２１は、一つの第２ドレイン領域ＤＲＮ２を共有している。そして第１トランジスタＴＲ１から最も離れている第２トランジスタＴＲ２１と、その隣の第２トランジスタＴＲ２２は、第２ソース領域ＳＯＵ２を共有している。
なお、第１トランジスタＴＲ１、第２トランジスタＴＲ２、及び第３トランジスタＴＲ３は、いずれも同一導電型のトランジスタであり、第１ソース領域ＳＯＵ１、第２ソース領域ＳＯＵ２、第３ソース領域ＳＯＵ３、第１ドレイン領域ＤＲＮ１、第２ドレイン領域ＤＲＮ２、及び第３ドレイン領域ＤＲＮ３は、互いに同一導電型（例えばｎ型）の不純物領域である。ただし、これらの不純物領域は、ｐ型の不純物領域であっても良い。
平面視において、第１トランジスタＴＲ１、第３トランジスタＴＲ３、第２トランジスタＴＲ２１、及び第２トランジスタＴＲ２２のそれぞれにおいて、ゲート電極とドレインの間には素子分離膜ＥＩが設けられている。これにより、第１トランジスタＴＲ１、第２トランジスタＴＲ２１、及び第２トランジスタＴＲ２２において、ゲート−ドレイン間の耐圧は大きくなる。
詳細には、第１ドレイン領域ＤＲＮ１と第１ゲート電極ＧＥ１の間には素子分離膜ＥＩ１が設けられており、第３ドレイン領域ＤＲＮ３と第３ゲート電極ＧＥ３の間には素子分離膜ＥＩ３が設けられている。また、第２ドレイン領域ＤＲＮ２１と第２ゲート電極ＧＥ２１の間には素子分離膜ＥＩ２１が設けられており、第２ドレイン領域ＤＲＮ２２と第２ゲート電極ＧＥ２２の間には素子分離膜ＥＩ２２が設けられている。本図に示す例において、素子分離膜ＥＩ１の幅Ｄ１、素子分離膜ＥＩ２２の幅Ｄ３、及び素子分離膜ＥＩ３の幅Ｄ４は互いに等しい。一方、素子分離膜ＥＩ２１の幅Ｄ２は、素子分離膜ＥＩ２２の幅Ｄ３よりも大きくなっている。これにより、第２トランジスタＴＲ２１における第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離は、第２トランジスタＴＲ２２における第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離よりも大きくなっている。
上記したように、図１，２に示す例では、２つの第２トランジスタＴＲ２１が並んでいる。そして、２つの第２トランジスタＴＲ２１における素子分離膜ＥＩ２１の幅Ｄ２は、互いに等しい。ただし、相対的に第１トランジスタＴＲ１に近いほうの第２トランジスタＴＲ２１における幅Ｄ２は、相対的に第１トランジスタＴＲ１に遠いほうの第２トランジスタＴＲ２１における幅Ｄ２よりも大きくても良い。
そして、第１トランジスタＴＲ１の第１ドレイン領域ＤＲＮ１および第１ゲート電極ＧＥ１には、同一の電源配線が接続しており、第１ソース領域ＳＯＵ１には接地電位が印加されている。また、第３トランジスタＴＲ３の第３ソース領域ＳＯＵ３及び第３ゲート電極ＧＥ３には接地電位が印加されている。また、複数の第２トランジスタＴＲ２（第２トランジスタＴＲ２１及び第２トランジスタＴＲ２２を含む）において、第２ゲート電極ＧＥ２には同一の配線が接続しており、第２ドレイン領域ＤＲＮ２には同一の配線が接続しており、第２ソース領域ＳＯＵ２は接地されている。なお、第１ドレイン領域ＤＲＮ１に入力される電圧は、例えば０．３Ｖ以上１５Ｖ以下であり、第２ドレイン領域ＤＲＮ２に入力される電圧は、例えば０．３Ｖ以上８０Ｖ以下である。
なお、半導体基板ＳＵＢには複数のウェルが形成されている。詳細には、第１ソース領域ＳＯＵ１及び第１ゲート電極ＧＥ１が形成されている領域には、第１ソース領域ＳＯＵ１とは逆導電型のウェルＷＬ１が形成されており、第１ドレイン領域ＤＲＮ１及び素子分離膜ＥＩ１，ＥＩ３が形成されている領域には、第１ドレイン領域ＤＲＮ１と同一導電型のウェルＷＬ２が形成されている。また、第３ソース領域ＳＯＵ３、第２ゲート電極ＧＥ２１、及び第３ゲート電極ＧＥ３が形成されている領域には、第３ソース領域ＳＯＵ３と逆導電型のウェルＷＬ３が形成されている。また、第２ドレイン領域ＤＲＮ２１及び素子分離膜ＥＩ２１が形成されている領域には、第２ドレイン領域ＤＲＮ２１と同一導電型のウェルＷＬ２１が形成されており、第２ソース領域ＳＯＵ２１、第２ゲート電極ＧＥ２１、及び第２ゲート電極ＧＥ２２が形成されている領域には、第２ソース領域ＳＯＵ２１と逆導電型のウェルＷＬ２が形成されている。さらに、第２ドレイン領域ＤＲＮ２２及び素子分離膜ＥＩ２２が形成されている領域には、第２ドレイン領域ＤＲＮ２２と同一導電型のウェルＷＬ２２が形成されている。そして、各ウェルの表層には、そのウェルに電位を印加するために、そのウェルと同一導電型の高濃度領域が形成されている。
そして、ウェルＷＬ２１の幅は、ウェルＷＬ２２の幅よりも大きくなっている。
次に、本実施形態の効果について説明する。半導体装置ＳＤのうち第２トランジスタＴＲ２の第２ドレイン領域ＤＲＮ２に接続している配線に、静電気などの異常電流が流れることがある。この異常電流は、第２ドレイン領域ＤＲＮ２から、ウェルを介して第２ソース領域ＳＯＵ２に流れる。本発明者が検討した結果、第２トランジスタＴＲ２のうち第１トランジスタＴＲ１の近くに位置する第２トランジスタＴＲ２には、他の第２トランジスタＴＲ２よりも多くの電流が流れやすいことが判明した。その理由は、第２ドレイン領域ＤＲＮ２に入力される電圧（すなわちウェルＷＬ２１の電圧）に対して第１ドレイン領域ＤＲＮ１に入力される電圧（すなわちウェルＷＬ１２の電圧）が低いため、これによってウェルＷＬ３の電位もウェルＷＬ２の電位より低くなるため、と考えられる。
これに対して本実施形態では、第１トランジスタＴＲ１に最も近い第２トランジスタＴＲ２（第２トランジスタＴＲ２１）における第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離は、第１トランジスタＴＲ１から最も離れている第２トランジスタＴＲ２２における第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離よりも大きくなっている。このため、第２トランジスタＴＲ２１におけるドレイン−ソース間の抵抗は、第２トランジスタＴＲ２２におけるドレイン−ソース間の抵抗よりも大きい。従って、異常電流が第２トランジスタＴＲ２１に集中することを抑制できる。
図３及び図４は、それぞれ、比較例に係る半導体装置ＳＤ（図３）及び実施形態に係る半導体装置ＳＤ（図４）において、第２トランジスタＴＲ２の第２ドレイン領域ＤＲＮ２に接続する配線に異常電流が流れたときの電流密度をシミュレーションした結果を示す図である。比較例に係る半導体装置ＳＤは、第２トランジスタＴＲ２１の代わりに通常の第２トランジスタＴＲ２を有している点を除いて、実施形態に係る半導体装置ＳＤと同様の構成を有している。図３及び図４を比較すると、第２トランジスタＴＲ２１を設けることにより、特定の第２トランジスタＴＲ２に電流が集中することを抑制できることが分かる。
図５は、第２トランジスタＴＲ２一つあたりに流すことができる異常電流の量の、図２に示した素子分離膜ＥＩ２１の幅Ｄ２の依存性を示す図である。本図において、幅Ｄ２は、素子分離膜ＥＩ２２の幅Ｄ３を基準として示している。この図から、幅Ｄ２を広げるにつれて（例えば幅Ｄ２を幅Ｄ３の２倍、５倍）、第２トランジスタＴＲ２一つあたりに流すことができる異常電流の量が増加することが分かる。
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置ＳＤの断面図であり、第１の実施形態における図２に対応している。本実施形態に係る半導体装置ＳＤは、第２トランジスタＴＲ２１の構造を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
本実施形態において、素子分離膜ＥＩ２１の幅Ｄ２は、素子分離膜ＥＩ２２の幅Ｄ３と同じである。その代わり、第２ゲート電極ＧＥ２１の幅Ｌ１は、第２ゲート電極ＧＥ２２の幅Ｌ０よりも広くなっている。また、ウェルＷＬ２１の幅は、ウェルＷＬ２２の幅よりも大きい。
このため、本実施形態によっても、第２トランジスタＴＲ２１における第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離は、第２トランジスタＴＲ２２における第２ソースコンタクトＳＣＯＮ２と第２ドレインコンタクトＤＣＯＮ２の距離よりも大きくなっている。従って、第１の実施形態と同様の効果が得られる。
なお、２つの第２トランジスタＴＲ２１における第２ゲート電極ＧＥ２１の幅Ｌ１は、互いに等しい。ただし、相対的に第１トランジスタＴＲ１に近いほうの第２トランジスタＴＲ２１における幅Ｌ１は、相対的に第１トランジスタＴＲ１に遠いほうの第２トランジスタＴＲ２１における幅Ｌ１よりも大きくても良い。
図７は、第２トランジスタＴＲ２一つあたりに流すことができる異常電流の量の、図６に示した第２ゲート電極ＧＥ２１の幅Ｌ１の依存性を示す図である。本図において、幅Ｌ１は、第２ゲート電極ＧＥ２２の幅Ｌ０を基準として示している。この図から、幅Ｌ１を広げる（例えば幅Ｌ１を幅Ｄ０の５倍）と、第２トランジスタＴＲ２一つあたりに流すことができる異常電流の量が増加することが分かる。
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態かかる半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
まず、各トランジスタにおいて、ドレインとゲートの間に素子分離膜がない。言い換えると、半導体装置ＳＤは、素子分離膜ＥＩ１、素子分離膜ＥＩ２１、素子分離膜ＥＩ２２、及び素子分離膜ＥＩ３を有していない。その代わりに、ドレインの長さ（第１ドレイン領域ＤＲＮ１、第２ドレイン領域ＤＲＮ２１、第２ドレイン領域ＤＲＮ２２、及び第３ドレイン領域ＤＲＮ３の長さ）が長くなっている。すなわち本実施形態において、トランジスタはＣＭＯＳトランジスタとなっている。また、第１トランジスタＴＲ１、第２トランジスタＴＲ２、及び第３トランジスタＴＲ３は、共通のウェルＷＬ４を有している。ウェルＷＬ４は、第１ドレイン領域ＤＲＮ１とは逆導電型を有している。
本実施形態によっても、第１の実施形態と同様の効果が得られる。
（第４の実施形態）
図９は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態かかる半導体装置ＳＤは、以下の点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
まず、各トランジスタにおいて、ドレインとゲートの間に素子分離膜がない。言い換えると、半導体装置ＳＤは、素子分離膜ＥＩ１、素子分離膜ＥＩ２１、素子分離膜ＥＩ２２、及び素子分離膜ＥＩ３を有していない。すなわち本実施形態において、トランジスタはＣＭＯＳトランジスタとなっている。
本実施形態によっても、第２の実施形態と同様の効果が得られる。
（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、素子分離膜ＥＩ４，ＥＩ５１，ＥＩ５２，ＥＩ６を有している点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。素子分離膜ＥＩ４は第１ゲート電極ＧＥ１と第１ソース領域ＳＯＵ１の間に位置しており、素子分離膜ＥＩ５１は第２ゲート電極ＧＥ２１と第２ソース領域ＳＯＵ２１の間に位置している。素子分離膜ＥＩ５２は第２ゲート電極ＧＥ２２と第２ソース領域ＳＯＵ２２の間に位置しており、素子分離膜ＥＩ６は第３ゲート電極ＧＥ３と第３ソース領域ＳＯＵ３の間に位置している。すなわち本実施形態において、各トランジスタは双方向ＤＭＯＳトランジスタになっている。素子分離膜ＥＩ４，ＥＩ５１，ＥＩ５２，ＥＩ６の幅は、全て同じである。
なお、図１１に示すように、第２の実施形態に示した半導体装置ＳＤにおいて、素子分離膜ＥＩ４，ＥＩ５，ＥＩ６を設けても良い。
本実施形態によっても、第１の実施形態と同様の効果が得られる。
（第６の実施形態）
図１２は、第６の実施形態に係る半導体装置ＳＤの平面図である。図１３は、図１２の点線で囲んだ部分を拡大した図である。図１４は、図１３のＢ−Ｂ´断面図であり、図１５は図１３のＣ−Ｃ´断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１〜第５の実施形態に係る半導体装置ＳＤのいずれかと同様の構成を有している。なお、図１４は、第１の実施形態に係る半導体装置ＳＤと同様の場合を示している。
上記した実施形態と同様に、半導体基板ＳＵＢには第１トランジスタＴＲ１、複数の第２トランジスタＴＲ２、及び第３トランジスタＴＲ３がマトリクスを形成するように配置差入れている。そして、半導体基板ＳＵＢの上には多層配線層が形成されている。そして、図１３及び図１４に示すように、第１層目の配線層には、配線ＩＮＣ１，ＩＮＣ２，ＩＮＣ３が形成されている。
配線ＩＮＣ１は、第１ドレインコンタクトＤＣＯＮ１を介して第１トランジスタＴＲ１の第１ドレイン領域ＤＲＮ１に接続し、かつ、コンタクトを介して第１トランジスタＴＲ１の第１ゲート電極ＧＥ１に接続している。
配線ＩＮＣ２は、第２ドレインコンタクトＤＣＯＮ２１を介して第２ドレイン領域ＤＲＮ２１に接続し、また第２ドレインコンタクトＤＣＯＮ２２を介して第２ドレイン領域ＤＲＮ２２に接続している。
配線ＩＮＣ３は、第１ソースコンタクトＳＣＯＮ１を介して第１ソース領域ＳＯＵ１に接続し、第２ソースコンタクトＳＣＯＮ２１を介して第２ソース領域ＳＯＵ２１（第３ソース領域ＳＯＵ３）に接続し、さらに、第２ソースコンタクトＳＣＯＮ２２を介して第２ソース領域ＳＯＵ２２に接続する。
また、図１３及び図１５に示すように、第１層目の配線層には、導体ＩＮＣ４が形成されている。導体ＩＮＣ４はコンタクトを介して第２ゲート電極ＧＥ２１に接続している。また、配線ＩＮＣ３はコンタクトを介して第３ゲート電極ＧＥ３及びウェルＷＬ５に接続している。ウェルＷＬ５は、第１ドレイン領域ＤＲＮ１とは逆導電型であり、ウェルＷＬ１，ＷＬ２，ＷＬ３につながっている。
図１６は、図１３のＤ−Ｄ´断面図である。図１３及び図１６に示すように、第１トランジスタＴＲ１と、第１トランジスタＴＲ１とは異なる行に属する第２トランジスタＴＲ２（第２トランジスタＴＲ２２と同様の構造）の間には、ウェルＷＬ５が形成されている。そして、ウェルＷＬ５は、コンタクトを介して配線ＩＮＣ３が接続している。配線ＩＮＣ３は接地配線であり、ウェルＷＬ５の電位を固定している。従って、第１トランジスタＴＲ１とは異なる行に属する第２トランジスタＴＲ２は、第２トランジスタＴＲ２１にしなくても、異常電流は集中しない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＤＣＯＮ１ 第１ドレインコンタクト
ＤＣＯＮ２ 第２ドレインコンタクト
ＤＣＯＮ２１ 第２ドレインコンタクト
ＤＣＯＮ２２ 第２ドレインコンタクト
ＤＲＮ１ 第１ドレイン領域
ＤＲＮ２ 第２ドレイン領域
ＤＲＮ２１ 第２ドレイン領域
ＤＲＮ２２ 第２ドレイン領域
ＤＲＮ３ 第３ドレイン領域
ＥＩ 素子分離膜
ＥＩ１ 素子分離膜１
ＥＩ２１ 素子分離膜
ＥＩ２２ 素子分離膜
ＥＩ３ 素子分離膜
ＥＩ４ 素子分離膜
ＥＩ５１ 素子分離膜
ＥＩ５２ 素子分離膜
ＥＩ６ 素子分離膜
ＧＥ１ 第１ゲート電極
ＧＥ２ 第２ゲート電極
ＧＥ２１ 第２ゲート電極
ＧＥ２２ 第２ゲート電極
ＧＥ３ 第３ゲート電極
ＩＮＣ１ 配線
ＩＮＣ２ 配線
ＩＮＣ３ 配線
ＩＮＣ４ 導体
ＳＣＯＮ１ 第１ソースコンタクト
ＳＣＯＮ２ 第２ソースコンタクト
ＳＣＯＮ２１ 第２ソースコンタクト
ＳＣＯＮ２２ 第２ソースコンタクト
ＳＤ 半導体装置
ＳＯＵ１ 第１ソース領域
ＳＯＵ２ 第２ソース領域
ＳＯＵ２１ 第２ソース領域
ＳＯＵ２２ 第２ソース領域
ＳＯＵ３ 第３ソース領域
ＳＵＢ 半導体基板
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＴＲ２１ 第２トランジスタ
ＴＲ２２ 第２トランジスタ
ＴＲ３ 第３トランジスタ
ＷＬ１ ウェル
ＷＬ２ ウェル
ＷＬ２１ ウェル
ＷＬ２２ ウェル
ＷＬ３ ウェル
ＷＬ４ ウェル
ＷＬ５ ウェル

Claims (7)

  1. 第１ゲート電極、第１ソース領域、及び第１ドレイン領域を有し、前記第１ゲート電極が第１の方向に延在している第１トランジスタと、
    第２ゲート電極、第２ソース領域、及び第２ドレイン領域を有し、前記第２ゲート電極が前記第１の方向に延在しており、前記第１の方向に交わる第２の方向に沿って並んでいる複数の第２トランジスタと、
    前記第１ソース領域に接続している第１ソースコンタクトと、
    前記第１ドレイン領域に接続している第１ドレインコンタクトと、
    それぞれが互いに異なる前記第２ソース領域に接続しており、互いに電気的に接続している複数の第２ソースコンタクトと、
    それぞれが互いに異なる前記第２ドレイン領域に接続しており、互いに電気的に接続している複数の第２ドレインコンタクトと、
    を備え、
    前記第１トランジスタは、前記第２の方向において第１の前記第２トランジスタ及び第２の前記第２トランジスタに挟まれており、
    前記第１の第２トランジスタの前記第２ソースコンタクトと前記第２ドレインコンタクトの距離である第１距離、及び前記第２の第２トランジスタの前記第２ソースコンタクトと前記第２ドレインコンタクトの距離である第２距離は、いずれも、前記第２の方向において前記第１トランジスタから最も離れている前記第２トランジスタである第３の前記第２トランジスタに接続する前記第２ソースコンタクトと前記第２ドレインコンタクトの距離である第３距離よりも大きい半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２トランジスタにおいて、前記第２ゲート電極と前記第２ドレイン領域の間には素子分離膜が位置している半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２の方向において、前記第１の第２トランジスタにおける前記素子分離膜の幅、及び前記第２の第２トランジスタにおける前記素子分離膜の幅は、いずれも前記第３の第２トランジスタにおける前記素子分離膜の幅よりも大きい半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記第２トランジスタにおいて、前記第２ゲート電極と前記第２ソース領域の間には前記素子分離膜が位置している半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２の方向において、前記第１の第２トランジスタにおける前記ゲート電極の幅、及び前記第２の第２トランジスタにおける前記ゲート電極の幅は、いずれも前記第３の第２トランジスタにおける前記ゲート電極の幅よりも大きい半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１トランジスタと前記第１の第２トランジスタの間、及び前記第１トランジスタと前記第２の第２トランジスタの間のそれぞれに位置する第３トランジスタを備え、
    前記第３トランジスタのゲート電極は前記第３トランジスタのソース領域と電気的に接続されている半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第２の方向において、少なくとも２つの前記第１の第２トランジスタが互いに隣り合っており、かつ、少なくとも２つの前記第２の第２トランジスタが互いに隣り合っている半導体装置。
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