JP6186984B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、主にＳＯＩウエハに対して比較的膜厚が厚い熱酸化膜の除去や形成、例えばウェル形成のための酸化膜マスクの除去、又はＬＯＣＯＳ酸化膜の形成などに用いられる半導体装置の製造方法に関する。
特許文献１には、ポリシリコンが埋め込まれたトレンチ分離型半導体基板を形成する際に基板の反りを抑制する技術が開示されている。この従来技術は、トレンチに埋め込まれる際に同時に形成される基板裏面のポリシリコン膜により基板裏面のシリコン酸化膜を保護するものである。
特開平１０−１７３０４１号公報
基板の反り量が大きい場合、写真製版の露光不良、ステージへの吸着不良、及びライン内での搬送不良等が起こる可能性がある。例えばＬＯＣＯＳ酸化膜などの厚い酸化膜を基板の表面側だけに形成すると基板が反りやすい問題があった。また、例えばウェル形成などに用いる厚い酸化膜マスクにより基板が反りやすい問題があった。
本発明は、上述のような課題を解決するためになされたもので、基板の反りを抑制できる半導体装置の製造方法を提供することを目的とする。
本願の発明に係る半導体装置の製造方法は、基板の表面に表面窒化膜を形成し、該基板の裏面に裏面窒化膜を形成する工程と、該表面窒化膜の上に保護膜を形成する工程と、該保護膜で該表面窒化膜を保護しつつ、ウェットエッチングで該裏面窒化膜を除去する工程と、該裏面窒化膜を除去した後に該保護膜を除去する工程と、該表面窒化膜をパターニングし該表面窒化膜に開口を形成する工程と、該開口に露出した該基板の表面に第１酸化膜を形成しつつ、該基板の裏面に第２酸化膜を形成する工程と、を備え、該保護膜は酸化膜であることを特徴とする。
本発明によれば、基板の反りを抑制できる。
本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。本発明の実施の形態１に係る半導体装置の製造方法は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜形成工程で熱酸化により酸化膜を形成する方法に関する。まず、基板に窒化膜を形成する。図１Ａは、基板に窒化膜を形成したことを示す断面図である。ここで本発明の実施の形態における基板とはＳＯＩ（Silicon On Insulator）ウエハと同義である。この基板は、シリコン（Ｓｉ）単結晶ウエハからなる支持基板１０を備える。支持基板１０の表面に埋め込み酸化膜１２Ａが形成されている。支持基板１０の裏面に裏面酸化膜１２Ｂが形成されている。埋め込み酸化膜１２Ａの膜厚と、裏面酸化膜１２Ｂの膜厚は、例えば２μｍ以上である。
埋め込み酸化膜１２Ａの表面にはＳＯＩ層１４が形成されている。ＳＯＩ層１４は埋め込み酸化膜１２Ａの上に形成されたＳｉ層である。ＳＯＩ層１４は半導体素子が形成される部分である。支持基板１０、埋め込み酸化膜１２Ａ、裏面酸化膜１２Ｂ、及びＳＯＩ層１４をまとめて基板１５と称する。基板１５は、例えば直径８インチ以上のウエハである。このようなＳＯＩ層１４を有する基板１５は、主として高耐圧のパワーデバイス又はＭＥＭＳ(Micro-Electro-Mechanical System)の製造に用いられる。
この基板１５に対し、窒化膜１６を形成する。窒化膜１６は、基板１５の表面に形成された表面窒化膜１６Ａと、基板１５の裏面に形成された裏面窒化膜１６Ｂを有している。なお、窒化膜１６は例えばバッチ処理方式のＣＶＤ法で形成する。
次いで、保護膜を形成する。図１Ｂは、表面窒化膜１６Ａの上に保護膜１８を形成したことを示す断面図である。保護膜１８は、基板１５の表面側だけに形成するので、プラズマＣＶＤ法などで形成することが好ましい。保護膜１８は例えば酸化膜である。次いで、裏面窒化膜１６Ｂを除去する。
図１Ｃは、裏面窒化膜１６Ｂを除去したことを示す断面図である。この工程では、保護膜１８で表面窒化膜１６Ａを保護しつつ、ウェットエッチングで裏面窒化膜１６Ｂを除去する。次いで、保護膜を除去する。図１Ｄは、保護膜を除去したことを示す断面図である。
次いで、表面窒化膜１６Ａをパターニングする。図１Ｅは、パターニングされた表面窒化膜１６Ｃを示す断面図である。表面窒化膜のパターニングには周知の写真製版技術とエッチング技術を用いる。表面窒化膜１６Ｃは開口２０有している。
次いで、熱酸化で酸化膜を形成する。図１Ｆは、酸化膜を形成したことを示す断面図である。具体的には、表面窒化膜１６Ｃの開口に露出した基板１５の表面に第１酸化膜２２を形成しつつ、基板１５の裏面に第２酸化膜２４を形成する。第１酸化膜２２は例えば膜厚が１０００ｎｍ以上のＬＯＣＯＳ酸化膜である。
第１酸化膜２２（ＬＯＣＯＳ酸化膜）は厚い酸化膜である。このような厚い酸化膜が基板１５の表面だけに形成されると、基板１５の表面側と裏面側で応力のバランスが崩れ、基板１５が反る。しかしながら、本発明の実施の形態１に係る半導体装置の製造方法によれば、第１酸化膜２２形成前に、裏面窒化膜１６Ｂを除去して基板１５の裏面（裏面酸化膜１２Ｂ）を露出させておく。そのため、第１酸化膜２２形成と同時に、基板１５の裏面側に厚い第２酸化膜２４を形成することができる。よって、基板１５の表面側と裏面側で応力のバランスがとれるので基板１５の反りを抑制できる。また、裏面窒化膜１６Ｂを除去することで基板１５にかかる応力を緩和できる。
実際に、直径８インチの複数のウエハに対し、実施の形態１に係る方法を用いて膜厚１６５０ｎｍのＬＯＣＯＳ酸化膜を形成した。これらのウエハの反り量を測定したところ、最大反り量１３４μｍ、最小反り量１２４μｍ、平均反り量１２９μｍであった。他方、直径８インチの複数のウエハに対し、第２酸化膜を形成しないでＬＯＣＯＳ酸化膜を形成した。これらのウエハの反り量を測定したところ、最大反り量２０９μｍ、最小反り量１９６μｍ、平均反り量２０３μｍであった。従って、本実施形態の適用により基板の反りが大幅に低減できることがわかる。
本発明の実施の形態１では保護膜１８は酸化膜で形成した。しかしながら、保護膜は例えばレジストで形成しても良い。また、窒化膜を形成する際に、裏面窒化膜１６Ｂを形成せずに、基板の表面に表面窒化膜１６Ａを形成してもよい。これにより、保護膜１８を形成する工程、裏面窒化膜１６Ｂを除去する工程、及び保護膜１８を除去する工程を省略できる。この場合、表面窒化膜１６Ａは枚葉処理方式で形成する。
本発明の実施の形態１では、支持基板１０、埋め込み酸化膜１２Ａ、裏面酸化膜１２Ｂ、及びＳＯＩ層１４を有する基板１５を用いたが、基板としてＳｉ基板（Ｓｉバルク基板又はエピ基板）を用いてもよい。
ＳＯＩ層と支持基板を貼り合わせて基板を形成してもよい。この場合、埋め込み酸化膜１２Ａの膜厚は、ＳＯＩ層側酸化膜厚と支持基板側酸化膜厚の和となる。他方、裏面酸化膜１２Ｂの膜厚は支持基板側酸化膜厚と等しくなる。従って、ＳＯＩ層側酸化膜厚が０．２μｍで支持基板側酸化膜厚が０．８μｍとすると、埋め込み酸化膜１２Ａの膜厚は１μｍとなり裏面酸化膜１２Ｂの膜厚は０．８μｍとなる。つまり、埋め込み酸化膜１２Ａと裏面酸化膜１２Ｂの間に０．２μｍの膜厚差が生じる。
従って、貼り合わせタイプの基板はそもそも基板表面側の方が基板裏面側よりも応力が大きい状態である。そこで、本発明の実施の形態１に係る半導体装置の製造方法を用いて、第１酸化膜２２よりも面積の大きい第２酸化膜２４を形成することで、基板１５の表面側と裏面側で応力のバランスをとることが可能となる。
基板の直径は８インチ以上に限定されない。基板の直径が大きいほど基板の反り量が増大しやすくなるので、本発明の実施の形態１に係る半導体装置の製造方法を用いる効果が高くなる。また、基板の素材は特に限定されない。第１酸化膜はＬＯＣＯＳ酸化膜に限定され。第１酸化膜の膜厚は特に限定されない。
実施の形態２．
図２は、本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。基板１５については実施の形態１と同様である。図２Ａは、表面酸化膜が形成された基板を示す断面図である。表面酸化膜５０は、ウェル形成工程でマスクとして用いる膜厚が２００ｎｍ以上の酸化膜である。
本発明の実施の形態２に係る半導体装置の製造方法は、例えばウェル形成工程で表面酸化膜５０をマスクとして使用し終わった後に、この表面酸化膜５０を除去する方法に関する。まず、ポリシリコンを形成する。図２Ｂは、基板の表面側と裏面側にポリシリコンを形成したことを示す断面図である。ポリシリコン５２は、例えばバッチ処理方式のＣＶＤ法で形成する。ポリシリコン５２は、表面酸化膜５０の表面に形成された表面ポリシリコン５２Ａと、基板１５の裏面（裏面酸化膜１２Ｂの裏面）に形成された裏面ポリシリコン５２Ｂを有している。
次いで、表面ポリシリコン５２Ａを全て除去する。図２Ｃは、表面ポリシリコンを除去したことを示す断面図である。表面ポリシリコン５２Ａは例えばドライエッチングで除去する。次いで、表面酸化膜５０を除去する。
図２Ｄは、表面酸化膜を除去したことを示す断面図である。この工程では、基板１５の表面側に表面酸化膜５０が露出し、基板１５の裏面側に裏面ポリシリコン５２Ｂが露出した状態で、ウェットエッチングにより裏面ポリシリコン５２Ｂを残しつつ表面酸化膜５０を除去する。
本発明の実施の形態２に係る半導体装置の製造方法によれば、裏面ポリシリコン５２Ｂがある状態で表面酸化膜５０をウェットエッチするので、裏面酸化膜１２Ｂを残すことができる。よって、基板（ウエハ）にかかる応力のバランスが保持されて基板１５の反りを抑制できる。なお、表面ポリシリコン５２Ａの除去を容易にするために、裏面ポリシリコン５２Ｂがウェットエッチストッパとして機能する限り、ポリシリコン５２の膜厚を小さくすることが好ましい。
実際に、膜厚２５０ｎｍの酸化膜マスク（表面酸化膜）が形成された直径８インチの複数のウエハについて、実施の形態２に係る方法で表面酸化膜を除去した。これらのウエハの反り量を測定したところ、最大反り量１８μｍ、最小反り量１４μm、平均反り量１６μmであった。他方、膜厚２５０ｎｍの酸化膜マスク（表面酸化膜）が形成された直径８インチの複数のウエハについて、裏面ポリシリコンを形成しないで、表面酸化膜を除去した。これらのウエハについて反り量を測定したところ、最大反り量１００μm、最小反り量９６μm、平均反り量９８μmであった。従って、本実施形態の適用により基板の反りが大幅に低減できることがわかる。
本発明の実施の形態２では、裏面酸化膜１２Ｂを保護するためにポリシリコンを形成したが、表面酸化膜に対してエッチングレートの選択比が充分に取れる材料であればポリシリコン以外の材料を採用してもよい。
また、ポリシリコンを形成する際に、表面ポリシリコン５２Ａを形成せずに、裏面ポリシリコン５２Ｂのみを形成してもよい。これにより、表面ポリシリコンを除去する工程を省略できる。この場合、裏面ポリシリコン５２Ｂは枚葉処理方式で形成する。
なお、この場合、基板の裏面へポリシリコンをデポしている際に、基板表面側に微細なキズが入る可能性がある。しかし、基板表面側は将来除去される表面酸化膜に覆われているので実害はない。
本発明の実施の形態１、２で示した膜厚等の数値は例示である。本発明の実施の形態２に係る半導体装置の製造方法は、適宜に、実施の形態１において指摘した変形と同程度の変形が可能である。
１０ 支持基板、 １２Ａ 埋め込み酸化膜、 １２Ｂ 裏面酸化膜、 １４ ＳＯＩ層、 １５ 基板、 １６ 窒化膜、 １６Ａ,１６Ｃ 表面窒化膜、 １６Ｂ 裏面窒化膜、 １８ 保護膜、 ２０ 開口、 ２２ 第１酸化膜、 ２４ 第２酸化膜、 ５０ 表面酸化膜、 ５２ ポリシリコン、 ５２Ａ 表面ポリシリコン、 ５２Ｂ 裏面ポリシリコン

Claims (5)

  1. 基板の表面に表面窒化膜を形成し、前記基板の裏面に裏面窒化膜を形成する工程と、
    前記表面窒化膜の上に保護膜を形成する工程と、
    前記保護膜で前記表面窒化膜を保護しつつ、ウェットエッチングで前記裏面窒化膜を除去する工程と、
    前記裏面窒化膜を除去した後に前記保護膜を除去する工程と、
    前記表面窒化膜をパターニングし前記表面窒化膜に開口を形成する工程と、
    前記開口に露出した前記基板の表面に第１酸化膜を形成しつつ、前記基板の裏面に第２酸化膜を形成する工程と、を備え、
    前記保護膜は酸化膜であることを特徴とする半導体装置の製造方法。
  2. 基板の裏面に裏面窒化膜を形成せずに、前記基板の表面に表面窒化膜を形成する工程と、
    前記表面窒化膜をパターニングし前記表面窒化膜に開口を形成する工程と、
    前記開口に露出した前記基板の表面に第１酸化膜を形成しつつ、前記基板の裏面に第２酸化膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
  3. 前記第１酸化膜は膜厚が１０００ｎｍ以上のＬＯＣＯＳ酸化膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記基板は、支持基板、前記支持基板の表面に形成された埋め込み酸化膜、前記支持基板の裏面に形成された裏面酸化膜、及び前記埋め込み酸化膜の表面に形成されたＳＯＩ層を有し、
    前記埋め込み酸化膜の膜厚と、前記裏面酸化膜の膜厚は、２μｍ以上であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記基板は、Ｓｉ基板であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3817068B1 (en) 2019-02-07 2023-10-18 Fuji Electric Co., Ltd. Semiconductor device and semiconductor module
CN114121665B (zh) * 2021-11-08 2024-02-23 长江存储科技有限责任公司 半导体器件的制作方法、半导体器件、存储器及存储***

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5670649A (en) * 1979-11-13 1981-06-12 Seiko Epson Corp Manufacture of semiconductor device
JPS6315439A (ja) * 1986-07-07 1988-01-22 Seiko Instr & Electronics Ltd 選択酸化分離方法
US5837378A (en) * 1995-09-12 1998-11-17 Micron Technology, Inc. Method of reducing stress-induced defects in silicon
JPH09266317A (ja) * 1996-03-29 1997-10-07 Matsushita Electric Works Ltd 半導体装置
KR100195244B1 (ko) 1996-09-10 1999-06-15 윤종용 반도체 메모리 디바이스의 제조방법
JP2892321B2 (ja) 1996-12-12 1999-05-17 三菱電機株式会社 半導体装置及びその製造方法
JP3539102B2 (ja) 1996-12-12 2004-07-07 株式会社デンソー トレンチ分離型半導体基板の製造方法
JP2927280B2 (ja) * 1997-09-17 1999-07-28 日本電気株式会社 Ｓｏｉ基板の製造方法
JPH11345954A (ja) * 1998-05-29 1999-12-14 Shin Etsu Handotai Co Ltd 半導体基板及びその製造方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2001007099A (ja) * 1999-06-22 2001-01-12 Mitsumi Electric Co Ltd 半導体基板の製造方法及び半導体基板
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法および貼り合わせｓｏｉウエーハ
JP3994856B2 (ja) 2002-11-07 2007-10-24 株式会社デンソー 半導体装置の製造方法
US7713838B2 (en) * 2003-09-08 2010-05-11 Sumco Corporation SOI wafer and its manufacturing method
JP5194508B2 (ja) 2007-03-26 2013-05-08 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP5272329B2 (ja) * 2007-05-22 2013-08-28 信越半導体株式会社 Ｓｏｉウエーハの製造方法
US7598539B2 (en) * 2007-06-01 2009-10-06 Infineon Technologies Ag Heterojunction bipolar transistor and method for making same
US7645666B2 (en) * 2007-07-23 2010-01-12 Infineon Technologies Ag Method of making a semiconductor device
US8476150B2 (en) * 2010-01-29 2013-07-02 Intersil Americas Inc. Methods of forming a semiconductor device
US8404562B2 (en) * 2010-09-30 2013-03-26 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
US8260098B1 (en) * 2011-02-17 2012-09-04 Nxp B.V. Optocoupler circuit
JP5642628B2 (ja) * 2011-05-27 2014-12-17 東京エレクトロン株式会社 基板反り除去装置、基板反り除去方法及び記憶媒体

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