JP6010951B2 - 半導体装置の製造方法 - Google Patents
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Description
Tn>X>T1 ・・・(1)
ただし、nは2以上の整数である。
前記第3工程で前記絶縁膜をエッチング加工する際の最小加工深さをaとし、前記第2工程で前記マスク膜上に堆積した前記絶縁膜の厚さをYとし、(Y−TX)/aの値の小数点以下を切り捨てまたは切り上げることで得られる整数値をeとし、
前記第3工程で前記絶縁膜をエッチング加工する際の加工深さをa×eとし、前記Xが(Y−a×e)であることを特徴とする半導体装置の製造方法である。
T1×C1+T2×C2+・・・+Tn×Cm=TX ・・・(2)
ただし、mは2以上の整数である。
下記式(3)のように、前記厚さTnと前記厚さT1との差をk分割した場合の1分割の深さをfとし、
(Tn−TX)/fの値を小数点以下切り捨てた整数値をgとし、前記(Tn−TX)/fの値を小数点以下切り上げた整数値をhとし、
前記第3工程で前記絶縁膜をエッチング加工する際の加工深さをjとした場合に下記式(4)を満たすことを特徴とする半導体装置の製造方法。
T1×C1+T2×C2+・・・+Tn×Cm=TX ・・・(2)
(Tn−T1)/k=f ・・・(3)
Y−Tn+g×f<j<Y−Tn+h×f ・・・(4)
ただし、mは2以上の整数であり、kは2以上の整数である。
前記第3工程の後に、前記マスク膜をストッパーとして前記絶縁膜をCMPで研磨することにより、前記マスク膜上に位置する前記絶縁膜を除去する工程をさらに具備するとよい。
図1(A)に示すように、シリコン基板11上に熱酸化により熱酸化膜(図示せず)を形成し、この熱酸化膜上に窒化シリコン膜12を堆積させる。次いで、窒化シリコン膜12上に図示せぬフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、窒化シリコン膜12上にレジストパターン(図示せず)を形成する。
X>T2 ・・・(1)
X<T1 ・・・(2)
T2>X>T1 ・・・(3)
図1(C)に示す酸化シリコン膜13の膜厚Xが上記式(1)の関係を満たすように、酸化シリコン膜13をエッチング加工した後に、図2(A)に示すように、マスク膜12aを研磨ストッパーとして酸化シリコン膜13をCMPで研磨することで、トレンチ内に酸化シリコン膜13a,13bが埋め込まれる。このとき、マスク膜12a上の酸化シリコン膜13を完全に除去してマスク膜12aを露出させるまでCMPで研磨すると、膜厚Xが厚さT2より厚いため、広い幅のトレンチ14aに埋め込まれた酸化シリコン膜13aにディッシング13cが生じてしまい、素子分離が耐圧低下したり、アクティブ領域の端部に結晶欠陥が発生することによるリーク不良などが生じ、トランジスター特性に影響を及ぼす可能性がある。
図1(C)に示す酸化シリコン膜13の膜厚Xが上記式(2)の関係を満たすように、酸化シリコン膜13をエッチング加工した後に、図3(A)に示すように、マスク膜12aを研磨ストッパーとして酸化シリコン膜13をCMPで研磨することで、トレンチ内に酸化シリコン膜13a,13bが埋め込まれる。このとき、マスク膜12a上の酸化シリコン膜13をCMPで膜厚Xがちょうどゼロになるように研磨すると、膜厚Xが厚さT1,T2より薄いため、トレンチで囲まれたアクティブ領域のマスク膜12a上の酸化シリコン膜13eが残ってしまうことがあり、不良が発生することがある。
図1(C)に示す酸化シリコン膜13の膜厚Xが上記式(3)の関係を満たすように、酸化シリコン膜13をエッチング加工した後に、図4に示すように、マスク膜12aを研磨ストッパーとして酸化シリコン膜13をCMPで研磨することで、トレンチ内に酸化シリコン膜13a,13bが埋め込まれる。このとき、上記式(3)の関係を満たすため、CMPで研磨される酸化シリコン膜の面内ばらつきが小さくなり、トレンチ内の酸化シリコン膜13a,13bのディッシングや、マスク膜12a上に酸化シリコン膜が残ることが抑制される。その結果、複数の幅を有するトレンチ内に均一に酸化シリコン膜を埋め込むことが可能となる。
Tn>X>T1 ・・・(4)
図1(C)に示す酸化シリコン膜13の膜厚Xが上記式(3)または(4)の関係を満たすように、酸化シリコン膜13をエッチング加工する際に、具体的なエッチング加工深さを以下のようにして決定し、膜厚Xを求めるとよい。ここでは、一例として図1(C)のように2種類の幅を有するトレンチ14a,14bの場合について説明する。
具体的には、幅の広いトレンチ14aと幅の狭いトレンチ14bに分類し、幅の広いトレンチ14aの総開口面積をPとし、幅の狭いトレンチ14bの総開口面積をQとし、複数のトレンチの総開口面積を(P+Q)とする。なお、トレンチの開口面積とは、マスク膜12aの開口面積を意味する。
具体的には、下記式(5),(6)に示すとおりである。
C1=P/(P+Q) ・・・(5)
C2=Q/(P+Q) ・・・(6)
T1×C1+T2×C2+・・・+Tn×Cm=TX ・・・(7)
具体的には、下記式(7')に示すとおりである。
T1×P/(P+Q)+T2×Q/(P+Q)=TX ・・・(7')
X=Y−a×e ・・・(8)
a=13nm
Y=800nm
T1=300nm
T2=400nm
P=8000μm2
Q=2000μm2
TX=T1×P/(P+Q)+T2×Q/(P+Q)
=300×8000/10000+400×2000/10000=320nm
(Y−TX)/a=(800−320)/13=36.9
e=36
X=Y−a×e=332nm
図1(C)に示す酸化シリコン膜13の膜厚Xが上記式(3)または(4)の関係を満たすように、酸化シリコン膜13をエッチング加工する際に、具体的なエッチング加工深さを以下のようにして決定するとよい。ここでは、一例として図1(C)のように2種類の幅を有するトレンチ14a,14bの場合について説明する。
具体的には、幅の広いトレンチ14aと幅の狭いトレンチ14bに分類し、幅の広いトレンチ14aの総開口面積をPとし、幅の狭いトレンチ14bの総開口面積をQとし、複数のトレンチの総開口面積を(P+Q)とする。
具体的には、下記式(5)及び(6)に示すとおりである。
C1=P/(P+Q) ・・・(5)
C2=Q/(P+Q) ・・・(6)
T1×C1+T2×C2+・・・+Tn×Cm=TX ・・・(7)
具体的には、下記式(7')に示すとおりである。
T1×P/(P+Q)+T2×Q/(P+Q)=TX ・・・(7')
(Tn−T1)/k=f ・・・(9)
具体的には、下記式(9')のように厚さTnと厚さT1との差を2分割した場合の1分割の深さをfとする。
(T2−T1)/2=f ・・・(9')
具体的には、(T2−TX)/fの値を小数点以下切り捨てた整数値をgとし、(T2−TX)/fの値を小数点以下切り上げた整数値をhとする。なお、gとhが同一の整数値となる場合は、gをその整数値とし、hをg+1の整数値としてもよいし、hをその整数値とし、gをh−1の整数値としてもよい。
Y=800nm
T1=300nm
T2=400nm
P=8000μm2
Q=2000μm2
TX=T1×P/(P+Q)+T2×Q/(P+Q)
=300×8000/10000+400×2000/10000=320nm
f=(T2−T1)/2=50nm
(T2−TX)/f=1.6
g=1
h=2
Y−Tn+g×f<j<Y−Tn+h×f ・・・(10)
具体的には、酸化シリコン膜13をエッチング加工する際の加工深さをjとした場合に下記式(10')を満たす。従って、下記式(10')により加工深さjの範囲を求める。
Y−T2+g×f<j<Y−T2+h×f ・・・(10')
450nm<j<500nm
Claims (3)
- 半導体基板上にマスク膜を形成し、前記マスク膜をマスクとして前記半導体基板をエッ
チング加工することにより、前記半導体基板に複数のトレンチを形成する第1工程と、
前記複数のトレンチ内及び前記マスク膜上に絶縁膜を堆積する第2工程と、
前記複数のトレンチ上を覆い且つマスク膜上を開口したパターンを有するレジストパターンを形成する第3工程と、
前記レジストパターンをマスクとして前記マスク膜上に位置する前記絶縁膜をエッチング加工することにより、前記マスク膜上に位置する絶縁膜の膜厚をXとする第4工程と、
前記第4工程の後に、前記マスク膜をストッパーとして前記絶縁膜をCMPで研磨する
ことにより、前記マスク膜上に位置する前記絶縁膜を除去する第5工程を具備し、
前記複数のトレンチは、該複数のトレンチの各々がもつ幅のうち最大の幅を有する第1
のトレンチと、最小の幅を有する第2のトレンチとを含み、
前記第1のトレンチ上に位置する前記絶縁膜の前記マスク膜より上に位置する厚さT1
と、前記第2のトレンチ上に位置する前記絶縁膜の前記マスク膜より上に位置する厚さT
nと、前記Xの関係は、下記式(1)を満たすことを特徴とする半導体装置の製造方法。
Tn>X>T1 ・・・(1)
ただし、nは2以上の整数である。 - 請求項1において、
前記複数のトレンチをその幅毎に分類し、前記複数のトレンチの総開口面積に対する前
記幅毎のトレンチの総開口面積の比率を、前記最大幅から前記最小幅まで順にC1、C2
、・・・Cmとし、
前記第4工程によるエッチング加工後の前記マスク膜上に位置する前記絶縁膜の狙い厚
さTXを下記式(2)により求め、
前記第4工程で前記絶縁膜をエッチング加工する際の最小加工深さをaとし、前記第2
工程で前記マスク膜上に堆積した前記絶縁膜の厚さをYとし、(Y−TX)/aの値の小
数点以下を切り捨てまたは切り上げることで得られる整数値をeとし、
前記第4工程で前記絶縁膜をエッチング加工する際の加工深さをa×eとし、前記Xが
(Y−a×e)であることを特徴とする半導体装置の製造方法。
T1×C1+T2×C2+・・・+Tn×Cm=TX ・・・(2)
ただし、mは2以上の整数である。 - 請求項1において、
前記複数のトレンチをその幅毎に分類し、前記複数のトレンチの総開口面積に対する前
記幅毎のトレンチの総開口面積の比率を、前記最大幅から前記最小幅まで順にC1、C2
、・・・Cmとし、
前記第4工程によるエッチング加工後の前記マスク膜上に位置する前記絶縁膜の狙い厚
さTXを下記式(2)により求め、
下記式(3)のように、前記厚さTnと前記厚さT1との差をk分割した場合の1分割
の深さをfとし、
(Tn−TX)/fの値を小数点以下切り捨てた整数値をgとし、前記(Tn−TX)
/fの値を小数点以下切り上げた整数値をhとし、
前記第4工程で前記絶縁膜をエッチング加工する際の加工深さをjとした場合に下記式
(4)を満たすことを特徴とする半導体装置の製造方法。
T1×C1+T2×C2+・・・+Tn×Cm=TX ・・・(2)
(Tn−T1)/k=f ・・・(3)
Y−Tn+g×f<j<Y−Tn+h×f ・・・(4)
ただし、mは2以上の整数であり、kは2以上の整数である。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012063248A JP6010951B2 (ja) | 2012-03-21 | 2012-03-21 | 半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012063248A JP6010951B2 (ja) | 2012-03-21 | 2012-03-21 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2013197330A JP2013197330A (ja) | 2013-09-30 |
JP6010951B2 true JP6010951B2 (ja) | 2016-10-19 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2012063248A Active JP6010951B2 (ja) | 2012-03-21 | 2012-03-21 | 半導体装置の製造方法 |
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Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3171166B2 (ja) * | 1998-05-27 | 2001-05-28 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2002026119A (ja) * | 2000-07-10 | 2002-01-25 | Sharp Corp | 半導体装置の製造方法 |
JP2003152073A (ja) * | 2001-11-15 | 2003-05-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2009117681A (ja) * | 2007-11-08 | 2009-05-28 | Panasonic Corp | 半導体装置の製造方法および固体撮像装置の製造方法 |
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2012
- 2012-03-21 JP JP2012063248A patent/JP6010951B2/ja active Active
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