JP6171205B2 - 電源装置、検査装置、及び電源装置の最適化方法 - Google Patents

Description

本発明は、電源装置、検査装置、及び電源装置の最適化方法に関する。

一次側回路と二次側回路との間を絶縁するトランスと、このトランスの一次巻線に流れる電流の方向を切り換えて駆動するスイッチング回路と、二次側巻線に誘起される電圧を整流する整流回路と、を備えるスイッチング方式の電源装置がある。
上記スイッチング回路は、例えば、２個のスイッチング素子（例えば、ＭＯＳＦＥＴ）を直列に接続したハーフブリッジ回路を２個並列にしたフルブリッジ回路で構成される。このフルブリッジ回路において、電流を供給する側のスイッチング素子と電流が供給される側のスイッチング素子とが同時にオン状態になると、貫通電流が流れてスイッチング素子が破壊される可能性がある。電源装置では、２つのスイッチング素子が同時にオン状態になることを防止するために、同時に２つのスイッチング素子をオフ状態にする期間がデッドタイム（非重畳時間）として設けられている。

このデッドタイムにおいて、スイッチング素子がスイッチング動作を行う際に、パワーロス（スイッチングロスとも呼ばれる。）が発生する。このデッドタイムに発生するパワーロスを低減するために、特許文献１では、スイッチを駆動するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）信号における負荷時間率に比例する値を用いて、パワーロスの変化を推定してデッドタイムを調整することが提案されている。また、特許文献２には、デッドタイムに付随する電力損失を最小にする際のノイズとなる計測誤差などの影響を低減することが提案されている。特許文献１及び２に記載の技術では、電源装置が、デッドタイムを調整するためのパラメータを測定する測定回路を有し、測定した結果に応じてデッドタイムを調整している。

特表２００７−５３５２８６号公報 特表２００９−５１５４９８号公報

しかしながら、上記デッドタイムに起因して発生するパワーロスは、デッドタイムに応じて変化する。そのため、このデッドタイムは、パワーロスが最も小さくなる最適なデッドタイムに調整されることが望まれる。しかしながら、最適なデッドタイムは、ドライブ回路の遅延時間のバラツキや、スイッチング素子ごとのオンオフ特性のバラツキに影響される。このため、電源装置では、実際に組み立てられた製品ごとにデッドタイムを補正することが必要になる。

特許文献１及び２に記載の技術において、製品毎のデッドタイムを補正しようとすると、電源装置に、負荷時間率に比例する値や電力損失の測定回路と、デッドタイムを決定する回路とを、製品毎に備える必要がある。このため、回路構成が複雑となり、その分、コストの上昇を招くという問題があった。

本発明は、上記の問題点に鑑みてなされたものであって、新たな回路を製品の内部に追加することなく、電力変換効率が最大になる最適デッドタイムを製品毎に設定できる、電源装置、検査装置、及び電源装置の最適化方法を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る電源装置は、スイッチング回路を構成するスイッチング素子の第１デッドタイムを記憶する記憶部と、入力電流の測定結果に基づいて設定された第２デッドタイムの情報を外部入力する取得部と、前記記憶部に記憶された前記第１デッドタイムを前記取得部が取得した前記第２デッドタイムに書き換える書換部と、前記記憶部に記憶された前記第２デッドタイムに応じて前記スイッチング素子を制御する制御部と、を備え、前記第２デッドタイムは、電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記記憶部に記憶された前記第１デッドタイムが変化させられたときに、前記電源装置の入力電流が最も少なくなる値であって、前記第１デッドタイムを、正方向と負方向とに所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２デッドタイムの値とし、前記一定に保たれた前記電源装置からの出力電流である第１出力電流を、電流値の値が異なる第２出力電流に変えて、第２出力電流に対応する第２デッドタイムを決定する際、前記第１出力電流に対応する第２デッドタイムを求めたときに、第１デッドタイムを正方向と負方向のいずれの方向に所定時間を単位時間として変化させたときに第２デッドタイムを求めることができたかを示す情報に基づいて、
前記第１デッドタイムを、前記情報の示す方向に所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２出力電流に対応する第２デッドタイムの値とすることを特徴とする。

本発明の一態様に係る検査装置は、スイッチング回路のスイッチング素子の第１デッドタイムが、外部入力されるデッドタイムの情報により変更可能な電源装置に対して、前記第１デッドタイムを変更するように指示して前記電源装置の入力電流を計測する測定部と、前記測定部により計測された入力電流の測定値に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムと判定する判定部と、前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において前記第１デッドタイムを前記第２デッドタイムに設定させる書込部と、を備え、前記測定部は、前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記電源装置に対して、前記第１デッドタイムを変更するように指示して電力変換効率を計測し、最も電力変換効率が高くなるデッドタイムを第２デッドタイムと判定し、前記判定部は、前記測定部により計測された入力電流の測定値に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムとして判定し、前記第１デッドタイムを、正方向と負方向とに所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２デッドタイムの値とし、前記一定に保たれた前記電源装置からの出力電流である第１出力電流を、電流値の値が異なる第２出力電流に変えて、第２出力電流に対応する第２デッドタイムを決定する際、前記第１出力電流に対応する第２デッドタイムを求めたときに、第１デッドタイムを正方向と負方向のいずれの方向に所定時間を単位時間として変化させたときに第２デッドタイムを求めることができたかを示す情報に基づいて、前記第１デッドタイムを、前記情報の示す方向に所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２出力電流に対応する第２デッドタイムの値とすることを特徴とする。

本発明の一態様に係る電源装置の最適化方法は、電源装置のスイッチング回路を構成するスイッチング素子のデッドタイムを検査装置により最適化する電源装置の最適化方法であって、前記電源装置が、第１デッドタイムを前記検査装置からの指示により変更する手順を含み、前記検査装置が、前記電源装置に対して、前記第１デッドタイムを変更させるように指示するとともに、前記電源装置の入力電流を測定する手順と、前記検査装置が、前記入力電流の測定結果に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムと判定する手順と、前記検査装置が、前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において、前記第１デッドタイムを前記第２デッドタイムに設定させる手順と、を含み、前記第２デッドタイムは、前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記第１デッドタイムが変化させられたとき、前記電源装置の電力変換効率が最も高くなる値であって、前記第１デッドタイムを、正方向と負方向とに所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２デッドタイムの値とし、前記一定に保たれた前記電源装置からの出力電流である第１出力電流を、電流値の値が異なる第２出力電流に変えて、第２出力電流に対応する第２デッドタイムを決定する際、前記第１出力電流に対応する第２デッドタイムを求めたときに、第１デッドタイムを正方向と負方向のいずれの方向に所定時間を単位時間として変化させたときに第２デッドタイムを求めることができたかを示す情報に基づいて、前記第１デッドタイムを、前記情報の示す方向に所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２出力電流に対応する第２デッドタイムの値とすることを特徴とする。

本発明によれば、新たな回路を製品の内部に追加することなく、電力変換効率が最大になる最適デッドタイムを製品毎に設定できる。

本発明の第１実施形態に係る電源装置及び検査装置の概略構成を示す機能ブロック図である。 最適デッドタイムの設定動作の概要を示す説明図である。 電源装置の構成例を示す構成図である。 第３電流検出回路の構成例を示す構成図である。 第３電流検出回路の動作を説明するための波形図である。 スイッチング素子Ｑ１からＱ４のゲート信号の波形を示すタイムチャートである。 記憶部に記憶されるデッドタイムテーブルの例を示す説明図である。 デットタイムがＤＴ１である場合のスイッチング素子のドレイン・ソース間電圧Ｖｄｓの例を示す波形図である。 デッドタイムがＤＴ２である場合のスイッチング素子のドレイン・ソース間電圧Ｖｄｓの例を示す波形図である。 デッドタイムがＤＴ３である場合のスイッチング素子のドレイン・ソース間電圧Ｖｄｓの例を示す波形図である。 デッドタイムを変化させた場合の電力変換効率の測定例を示す説明図である。 デッドタイムを変化させた場合の電力変換効率の変化を示すグラフである。 スイッチング素子の特性のバラツキによる電力変換効率の変化の例を示すグラフである。 最適デッドタイムの設定処理の流れを示すフローチャートである。 本発明の第２実施形態に係る電源装置の構成例を示す構成図である。 本発明の第３実施形態に係る電源装置の構成例を示す構成図である。

以下、本発明の実施の形態を、添付図面を参照して説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る電源装置１及び検査装置２の概略構成を示す機能ブロック図である。この図において、電源装置１は、入力される直流電圧を、所定の直流電圧に変換して出力するＤＣ／ＤＣコンバータであり、本発明に直接に関係する部分のみを示している。
この図１に示す電源装置１及び検査装置２は、電源装置１のフルブリッジ回路２０内のスイッチ素子がスイッチング動作を行う場合に、スイッチング素子のデッドタイムを変化させると電力変換効率が変化することを利用する。検査装置２は、電源装置１にスイッチング素子のデッドタイムを変化させるように指示し、このデッドタイムの変化に応じた電力変換効率の変化を測定する。検査装置２は、測定結果に基づいて、電力変換効率が最大になるときのデッドタイムを最適デッドタイム（第２デッドタイム）と判定し、この最適デッドタイムの情報を電源装置１に通知する。電源装置１は、検査装置２から通知された最適デッドタイムを記憶部３０に記憶する。
なお、電力変換効率は、入力電力と出力電力との電力比で表され、例えば、
電力変換効率＝出力電圧×出力電流／（入力電圧×入力電流）、の式で示される。

この図１に示すように、電源装置１は、処理ユニット１０、ドライブ回路１１、フルブリッジ回路２０、及び記憶部３０を備えている。また、電源装置１には、この電源装置１における入出力電流と入出力電圧を計測する検査装置２が接続されている。

処理ユニット１０は、電源装置１の全体の動作を制御する制御装置である。この処理ユニット１０は、制御部１０１、取得部１０２、及び書換部１０３を備える（詳細は後述する）。この処理ユニット１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央演算処理装置）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ａ／Ｄ変換器（ＡＤＣ；アナログ−デジタル変換器）、カウンタ等を有するマイクロコントローラや、マイクロコンピュータ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等で構成されている。処理ユニット１０は、専用のハードウェアにより実現されるものであってもよい。

ドライブ回路１１は、制御部１０１が出力するオンオフ制御信号ＣＮＴから、フルブリッジ回路２０が備えるスイッチング素子Ｑ１からＱ４を駆動するためのゲート信号Ｇ１からＧ４を生成する。
フルブリッジ回路２０は、例えば、後述する図３に示すように、４つのスイッチング素子Ｑ１からＱ４で構成されるブリッジ回路である（詳細は後述する）。
記憶部３０は、フルブリッジ回路２０のスイッチング素子Ｑ１からＱ４のデッドタイム（第１デッドタイム）のデータを、出力電流値に関連づけて記憶する。例えば、後述する図６に示すように、記憶部３０には、電源装置１の出力電流Ｉｏの値に関連づけられたデッドタイムのデータが、デッドタイムテーブル３１の形式で記憶されている。

次に、処理ユニット１０が備える各機能部について説明する。
制御部１０１は、電源装置１の出力電圧が一定の電圧になるように、フルブリッジ回路２０のスイッチング素子Ｑ１からＱ４のスイッチング動作を制御するオンオフ制御信号ＣＮＴを生成する。このオンオフ制御信号ＣＮＴは、例えばＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）信号である。
また、制御部１０１は、上記オンオフ制御信号ＣＮＴを生成する際に、記憶部３０に記憶されたデッドタイムテーブル３１を参照し、このデッドタイムテーブル３１に記憶されたデッドタイムに基づいてオンオフ制御信号ＣＮＴを生成する。

取得部１０２は、検査装置２からデッドタイムの変更指示の情報を受信する。この変更指示には、変更後の新たなデッドタイムを表す情報が含まれている。取得部１０２は、検査装置２から受信したデッドタイムの変更指示の情報を書換部１０３に通知する。
書換部１０３は、取得部１０２から得られたデッドタイムの変更指示に基づいて、記憶部３０のデッドタイムテーブル３１に記憶されたデッドタイム（第１デッドタイム）のデータを、取得部１０２が取得した最適デッドタイム（第２デッドタイム）に書き換える。例えば、書換部１０３は、デッドタイムの変更指示に基づいて、すでに記録されたデッドタイムを増減するようにデータを書き換える。また、書換部１０３は、検査装置２において最適デッドタイムが判定された場合に、この最適デッドタイムの情報を、取得部１０２を介して取得し、デッドタイムテーブル３１を最適デッドタイムのデータに書き換える。

また、検査装置２は、測定部２０１、判定部２０２、書込部２０３、及び記憶部２０４を備えている。この検査装置２は、例えばテスタである。
この検査装置２において、測定部２０１は、電源装置１の入出力電流と入出力電圧とを計測し、電源装置１における電力変換効率を測定する。この電源装置１における電力変換効率を測定する場合に、測定部２０１は、電源装置１の処理ユニット１０に対して、フルブリッジ回路２０におけるデッドタイムを変化させるように指示し、このデッドタイムの変化に応じて変わる電源装置１の電力変換効率を測定する。
判定部２０２は、測定部２０１が測定した電力変換効率の値に基づいて、電力変換効率が最大になるときのデッドタイムを最適デッドタイムと判定する。

書込部２０３は、判定部２０２により判定された最適デッドタイムの情報を取得部１０２に通知する。

記憶部２０４は、測定部２０１により測定された電力変換効率の測定値を記憶する。記憶部２０４は、電源装置１の記憶部３０に記憶されたデッドタイムテーブル３１が予め記憶されていてもよい。また、検査装置２は、記憶部３０に記憶されたデッドタイムテーブル３１のデータを読み取り、読み取ったデッドタイムテーブル３１のデータを記憶してよい。

次に、図２は、最適デッドタイムの設定動作の概要を示す説明図である。以下、図２を参照して、上記構成の電源装置１における最適デッドタイムの設定動作について説明する。
図２に示すように、電源装置１の入力側に、入力電圧Ｖｉｎを測定する電圧計５と、入力電流Ｉｉｎを測定する電流計６とが接続される。また、電源装置１の出力側に、出力電圧Ｖｏｕｔを測定する電圧計７と、出力電流Ｉｏを測定する電流計８とが接続される。

そして、第１の手順として、検査装置２は、入力電圧Ｖｉｎ、出力電流Ｉｏ、出力電圧Ｖｏｕｔが一定になるように設定する。ここで、検査装置２は、出力電圧Ｖｏｕｔ、出力電流Ｉｏ、入力電圧Ｖｉｎが一定であれば、測定した入力電流Ｉｉｎと、上式とに基づいて算出した電力変換効率の変化を測定できる。

第２の手順として、検査装置２は、電源装置１に指示して、記憶部３０内のデッドタイムテーブル３１に記憶されたデッドタイムを、基準デッドタイムから増加方向及び減少方向に変化させるように書き換えるとともに、入力電流Ｉｉｎを計測して、このデッドタイムの変化に応じた電力変換効率の変化を測定する。
例えば、後述する図９Ａに示すように、デッドタイムを基準デッドタイムから±３ΔＴに変化させて、電力変換効率を測定する。なお、ΔＴは、クロック信号に基づく時間である。

ここで、基準デッドタイムは、デッドタイムの調整開始前に、予めデッドタイムテーブル３１に記憶されているデッドタイムである。なお、基準デッドタイムは、複数の電源装置１のそれぞれのドライブ回路１１の遅延時間のバラツキと、スイッチング素子Ｑ１からＱ４の特性のバラツキを考慮して設定される。この基準デッドタイムは、平均的なデッドタイムに基づいて、最適なデッドタイムであると推定されるデッドタイムである。

第３の手順として、検査装置２では、電力変換効率が最も高くなるデッドタイム、すなわち、検査装置２は、入力電流Ｉｉｎが一番低くなるデッドタイムを最適デッドタイムと判定する。この手順において、検査装置２は、最適デッドタイムの情報を電源装置１に通知し、電源装置１は、現在の出力電流Ｉｏに対応する最適デッドタイムをデッドタイムテーブル３１に上書きする。
そして、検査装置２は、出力電流Ｉｏを異なる幾つかの電流値に変化させて、上記第２の手順と第３の手順とを繰り返し実行し、それぞれの電流値に応じて、デッドタイムテーブル３１に記憶されたデッドタイムのデータを最適デッドタイムに補正する。

なお、基準デッドタイムが最適デッドタイムにより補正される量は、異なる出力電流Ｉｏの値に対して同じ傾向になることが多い。なお、同じ傾向とは、第１の出力電流Ｉｏのとき、最適なデッドタイムが基準デッドタイムに対して正方向に変化させた値である場合、他の出力電流Ｉｏにおいても最適なデッドタイムは基準デッドタイムに対して正方向に変化させた値になる傾向である。この場合は、１つの出力電流Ｉｏから得られた補正量により、デッドタイムテーブル３１に記憶されたデッドタイムの全体のデータを補正してもよい。

このように、検査装置２は、電力変換効率が最も大きくなる最適デッドタイムを決定し、この決定した最適デッドタイムを電源装置１の記憶部３０に上書きする。これにより、本実施形態の電源装置１は、デッドタイムを測定するための測定回路や最適デッドタイムを判定する回路を製品の内部に追加することなく、製品毎に最適なデッドタイムを個別に設定することができる。

図３は、電源装置１の構成例を示す構成図である。この図３に示す電源装置１は、直流電源２１から入力される直流電圧Ｖｉｎを、所定の定電圧の直流電圧Ｖｏｕｔに変換するＤＣ／ＤＣコンバータである。図３に示すように、電源装置１は、一次側回路４０、同期整流回路６０、電流検出回路７０、処理ユニット１０、ドライブ回路１１を備える。この電源装置１は、トランス５０により一次側回路と二次側回路との間を絶縁するように構成されており、一次巻線５１は、この一次巻線５１を駆動するフルブリッジ回路２０に接続されている。また、電源装置１には、負荷装置８０が接続される。

一次側回路４０は、一次巻線５１、電流検出用トランス５４の一次巻線５５、フルブリッジ回路２０、コンデンサＣ１、直流電源２１、及び第１電流検出回路を備える。
フルブリッジ回路２０は、一次巻線５１を駆動するブリッジ回路であり、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いた４つのスイッチング素子、すなわち、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、及びスイッチング素子Ｑ４で構成されている。このスイッチング素子Ｑ１からＱ４のそれぞれには、ボディーダイオードＤ１からＤ４（以下、「ボディーダイオード」を、単に「ダイオード」とも呼ぶ。）が並列に接続されている。つまり、スイッチング素子Ｑ１からＱ４のそれぞれは、ドレイン側に、対応するダイオードＤ１からＤ４のカソード端子が接続され、ソース側にアノード端子が接続されるボディーダイオードＤ１からＤ４を備えている。

このフルブリッジ回路２０において、電流を供給する側のスイッチング素子Ｑ１及びＱ３のドレインは、直流電源２１の正電圧側の電源線Ｖｉｎ＋に接続され、電流が供給される側のスイッチング素子Ｑ２及びＱ４のソースは、直流電源２１の負電圧側の電源線Ｖｉｎ−に接続されている。なお、直流電源２１には、ノイズ吸収用のコンデンサＣ１が並列に接続されている。

そして、スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点には、一次巻線５１の一方の端子ａが接続されている。
また、スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの接続点には、一次巻線５５の一方の端子ｋに接続される。一次巻線５５の他方の端子ｇは、一次巻線５１の他方の端子ｂに接続されている。スイッチング素子Ｑ１からＱ４それぞれのゲートに信号Ｇ１からＧ４が、処理ユニット１０からドライブ回路１１を介して供給される。
これにより、電源装置１は、一次巻線５１をフルブリッジ回路２０により駆動するとともに、一次巻線５１に流れる電流を電流検出用トランス５４により計測することができる。

なお、このフルブリッジ回路２０は、一次巻線５１のリーケージインダクタンス（漏れインダクタンス）と、スイッチング素子Ｑ１からＱ４のキャパシタンス成分（寄生容量）とにより、スイッチング素子Ｑ１からＱ４のオン状態とオフ状態との過渡状態にだけ共振作用を利用する部分共振型のフルブリッジ回路として構成されている。つまり、制御部１０１は、スイッチング素子Ｑ１からＱ４の寄生容量に蓄積される電荷ができるだけ小さくなるタイミングで、スイッチング素子Ｑ１及びＱ４、あるいはスイッチング素子Ｑ２及びＱ３をオンにすることにより、スイッチング素子Ｑ１からＱ４におけるスイッチング損失を低減するようにしている。なお、スイッチング素子Ｑ１からＱ４におけるキャパシタンス成分は、ドレイン・ソース間の容量とゲート・ドレイン間の容量との和である。

そして、フルブリッジ回路２０内のスイッチング素子Ｑ１からＱ４のそれぞれのゲートには、ドライブ回路１１から出力されるゲート信号Ｇ１からＧ４が供給される。これによりスイッチング素子Ｑ１からＱ４がオン状態とオフ状態と制御される。このゲート信号Ｇ１からＧ４は、処理ユニット１０内の制御部１０１から出力されるオンオフ制御信号ＣＮＴ（ＰＷＭ信号）に基づいて生成される信号である。
このドライブ回路１１は、後述する同期整流スイッチ回路６１内のスイッチング素子Ｑ５及びＱ６をオン状態とオフ状態とに制御するゲート信号Ｇ５及びＧ６も生成する。このゲート信号Ｇ５及びＧ６は、処理ユニット１０内の制御部１０１から出力されるオンオフ制御信号ＣＮＴに基づいて生成される信号である。

ドライブ回路１１は、スイッチング素子Ｑ１からＱ４をオン状態とオフ状態とに制御する場合に、スイッチング素子Ｑ１及びＱ４がオン状態でかつスイッチング素子Ｑ２及びＱ３がオフ状態である期間と、スイッチング素子Ｑ１及びＱ４がオフ状態でかつスイッチング素子Ｑ２及びＱ３がオン状態である期間とが交互に到来するゲート信号を生成する。これにより、一次巻線５１の一端から他端に向けて電流が流れ、また、一次巻線５１の他端から一端に向けて電流が流れる。一次巻線５１に方向の異なる電流が交互に流れると、二次巻線５２、５３には、誘起電圧Ｖ１、及びＶ２が発生する。

一次側回路４０には、電源線Ｖｉｎ＋を介してフルブリッジ回路２０に流れる電流を計測するための第１電流検出回路２２が設けられている。この第１電流検出回路２２は、スイッチング素子Ｑ１からＱ４の過電流を防ぐための電流検出回路である。この第１電流検出回路２２の検出結果に基づいて、処理ユニット１０は、電源線Ｖｉｎ＋を介してフルブリッジ回路２０に所定値以上の過電流が流れたことが検出された場合に、スイッチング素子Ｑ１からＱ４を瞬時にオフ状態にするようにドライブ回路１１に指示し、スイッチング素子Ｑ１からＱ４が過電流により破壊されることを防いでいる。

一次巻線５１と一次巻線５５とには一次側回路４０のフルブリッジ回路２０が接続される。二次巻線５２及び５３には、この二次巻線５２及び５３に誘起される電圧を全波整流する同期整流回路６０が接続される。電流検出用トランス５４の二次巻線５６には、電流検出回路７０が接続される。

次に、二次巻線側の同期整流回路６０の構成について説明する。
同期整流回路６０は、二次巻線５２及び５３、同期整流スイッチ回路６１、整流平滑回路（チョークコイルＬ１１とコンデンサＣ１１）、第２電流検出回路６２を備える。同期整流回路６０は、二次巻線５２及び５３に誘起される電圧Ｖ１、Ｖ２（誘導起電力）を全波整流して直流電圧に変換する。
この同期整流回路６０において、同期整流スイッチ回路６１を構成するスイッチング素子Ｑ５及びＱ６は、制御部１０１によりオン状態とオフ状態とのタイミングが制御され、二次巻線５２及び５３に誘起される電圧Ｖ１、Ｖ２を同期整流する。同期整流回路６０は、同期整流した直流電圧をチョークコイルＬ１１とコンデンサＣ１１で平滑化し、出力端子Ｏｕｔ１とＯｕｔ２を介して、負荷装置８０に電力を供給する。
負荷装置８０は、例えば、ランプや、モータや、或いは、バッテリ等である。

同期整流スイッチ回路６１のスイッチング素子Ｑ５及びＱ６は、例えばＭＯＳＦＥＴで構成されている。そして、スイッチング素子Ｑ５及びＱ６のそれぞれには、ボディーダイオードＤ５及びＤ６が並列に接続されている。つまり、スイッチング素子Ｑ５及びＱ６のそれぞれは、ドレイン側に対応するダイオードＤ５及びＤ６のカソード端子が接続され、ソース側にアノード端子が接続される。

上記同期整流回路６０において、トランス５０の二次巻線のセンタータップ、つまり、二次巻線５２及び５３の接続点の端子ｄは、チョークコイルＬ１１の一端に接続され、チョークコイルＬ１１の他端は、コンデンサＣ１１の正電圧側の電極に接続されるとともに、正電圧側の出力端子Ｏｕｔ１に接続されている。
また、二次巻線５２の端子ｃには、同期整流スイッチ回路６１内のスイッチング素子Ｑ６のドレインが接続され、スイッチング素子Ｑ６のソースは、基準電位線ＧＮＤを介して、基準電位側の出力端子Ｏｕｔ２に接続されている。
また、二次巻線５３の端子ｅには、同期整流スイッチ回路６１内のスイッチング素子Ｑ５のドレインが接続され、スイッチング素子Ｑ５のソースは、基準電位線ＧＮＤを介して出力端子Ｏｕｔ２に接続されている。

上記構成において、処理ユニット１０は、二次巻線５２、５３に電圧Ｖ２、Ｖ３が誘起されるタイミングに同期して、スイッチング素子Ｑ５及びＱ６のオン状態とオフ状態とのタイミングを制御する。このように、スイッチング素子Ｑ５及びＱ６をオン状態とオフ状態と制御することにより、ダイオードＤ５及びＤ６の順方向電圧Ｖｆにより発生する電力損失を低減することができる。

また、同期整流回路６０には、スイッチング素子Ｑ５（或は、スイッチング素子Ｑ５及びＱ６の両方）に流れる電流を計測する第２電流検出回路６２が設けられている。第２電流検出回路６２は、計測したスイッチング素子Ｑ５（或は、スイッチング素子Ｑ５及びＱ６の両方）に流れる電流を示す信号を処理ユニット１０に出力する。

次に、電流検出回路７０について説明する。
電流検出回路７０は、電流検出用トランス５４の二次巻線５６、整流回路７１、ダイオード７２、分圧回路７３、及び第３電流検出回路７４を備える。
ここで、一次巻線５１、二次巻線５２、５３は、トランス５０を構成し、一次巻線５５、二次巻線５６は、電流検出用トランス５４を構成する。

本実施形態の電源装置１では、電流検出用トランス５４と電流検出回路７０とを用いて、一次巻線５１に流れる電流を検出することにより、出力電流Ｉｏを間接的に検出するように構成されている。これは、同期整流回路６０のチョークコイルＬ１１に直列に電流検出用トランスを挿入して出力電流Ｉｏを検出する場合、例えば、１００Ａを超えるような出力電流Ｉｏを検出する場合には、電流検出用トランスの検出値にノイズが重畳することがあり、また、発熱の問題が発生する可能性がある。そこで、一次巻線５１に流れる一次側電流を電流検出用トランス５４で検出することにより、出力電流Ｉｏを検出している。なお、同期整流回路６０内で出力電流Ｉｏを検出してもよい。

電流検出回路７０は、電流検出用トランス５４の二次巻線５６の端子ｍ，ｎに接続される整流回路７１と、ダイオード７２と分圧回路７３と、第３電流検出回路７４と、を有している。ダイオード７２のアノードは、整流回路７１の一方の端子に接続され、カソードは分圧回路７３に接続される。分圧回路７３は、分圧した結果を表す信号Ｓ１を処理ユニット１０に出力する。第３電流検出回路７４の一端は、整流回路７１の一方の端子に接続され、検出した結果を表す信号Ｓ２を処理ユニット１０に出力する。

整流回路７１は、ダイオードブリッジ回路で構成される全波整流回路である。分圧回路７３は、抵抗分圧回路で構成されている。ダイオード７２と分圧回路７３とで構成される回路は、整流回路７１から出力される電流Ｉｃｔの還流ループを形成する。この分圧回路７３から処理ユニット１０に出力される信号Ｓ１は、例えば、スイッチング素子Ｑ１からＱ４の過電流保護用の信号として用いることができる。
ダイオード７２は、後述する第３電流検出回路７４のダイオード７４１において生じるＶｆ（順方向の電圧降下分）を補償するための電圧補償用のダイオードである。

第３電流検出回路７４は、電流検出用トランス５４の二次巻線５６から整流回路７１を介して出力される電流Ｉｃｔにより、出力電流Ｉｏを間接的に検出する。
図４Ａは、第３電流検出回路７４の構成例を示す構成図である。この図４Ａに示すように、第３電流検出回路７４は、ダイオード７４１を介して電流Ｉｃｔにより充電されるコンデンサ７４２と、コンデンサ７４２の両端の電圧を検出するための分圧用の抵抗器７４３、７４４と、ノイズ吸収用のコンデンサ７４５と、抵抗器７４６と、で構成されている。

ダイオード７４１のアノードは、第３電流検出回路７４の入力端子である。ダイオード７４１のカソードは、抵抗器７４３の一端とコンデンサ７４２の一端とに接続される。ダイオード７４１は、電流のピークを検出する働きをする。

抵抗器７４３の他端は、抵抗器７４４の一端とコンデンサ７４５の一端と抵抗器７４６の一端とに接続される。
コンデンサ７４２の他端、抵抗器７４４の他端、及びコンデンサ７４５の他端は、接地される。
コンデンサ７４２、コンデンサ７４５、抵抗器７４３、抵抗器７４４、及び抵抗器７４６によって、所望の応答速度で電流を検出する回路が構成される。
抵抗器７４６の他端は、処理ユニット１０のＡＤＣ１１０に接続される。

また、図４Ｂは、第３電流検出回路７４の動作を説明するための波形図である。図４Ｂにおいて、横軸は時刻、縦軸は電圧と電流である。
第３電流検出回路７４において、図４Ｂに示す全波整流波形の電流Ｉｃｔが、整流回路７１から第３電流検出回路７４に向けて流れると、電流Ｉｃｔにより第３電流検出回路７４のコンデンサ７４２が充電される。そして、この電流Ｉｃｔにより充電されるコンデンサ７４２の両端の電圧Ｖｃｔは、図４Ｂに示すように、平滑された電圧波形となる。この電圧Ｖｃｔは、抵抗器７４３、７４４により分圧され、抵抗器７４４と抵抗器７４３の接続点Ｎ１には、処理ユニット１０内のＡ／Ｄ変換器（ＡＤＣ）１１０の入力電圧範囲に適合する電圧信号Ｖｓｃが生成される。なお、抵抗器７４４には、並列にノイズ吸収用のコンデンサ７４５が接続されている。

そして、この電圧信号Ｖｓｃは、抵抗器７４６を介して、信号Ｓ２として、処理ユニット１０内のＡ／Ｄ変換器１１０に入力される。Ａ／Ｄ変換器１１０は、信号Ｓ２をＡ／Ｄ変換し、このＡ／Ｄ変換したデジタル値の信号を、制御部１０１に入力する。
このように、電流検出回路７０では、一次巻線５１に流れる電流を検出することにより、出力電流Ｉｏを間接的に検出することができる

上記構成の電源装置１において、処理ユニット１０内の制御部１０１は、ドライブ回路１１を介して、フルブリッジ回路２０内のスイッチング素子Ｑ１からＱ４のそれぞれにゲート信号Ｇ１からＧ４を供給する。つまり、制御部１０１は、不図示の出力電圧検出回路により、出力電圧Ｖｏｕｔを検出し、この出力電圧Ｖｏｕｔが一定になるように、スイッチング素子Ｑ１からＱ４のオン状態とオフ状態とのタイミング（デューティ比）を制御する。
また、制御部１０１は、ドライブ回路１１を介して、同期整流スイッチ回路６１内のスイッチング素子Ｑ５及びＱ６のそれぞれにゲート信号Ｇ５及びＧ６を供給する。つまり、制御部１０１は、スイッチング素子Ｑ５及びＱ６のオン状態とオフ状態とのタイミングを制御することにより、スイッチング素子Ｑ５及びＱ６に同期整流を行わせる。

そして、制御部１０１は、スイッチング素子Ｑ１からＱ４のオン状態とオフ状態とのタイミングを制御する場合に、上アーム側のスイッチング素子と、下アーム側のスイッチング素子とが同時にオン状態にすると貫通電流が流れてスイッチング素子が破壊される恐れがあるため、これを回避するために、同時に２つのスイッチング素子がオフ状態にする期間をデッドタイムとして設けている。

図５は、スイッチング素子Ｑ１からＱ４のゲート信号の波形を示すタイムチャートである。この図５では、横軸に時間ｔを示し、縦軸に、スイッチング素子Ｑ１のゲート信号Ｇ１の波形と、スイッチング素子Ｑ２のゲート信号Ｇ２の波形と、スイッチング素子Ｑ３のゲート信号Ｇ３の波形と、スイッチング素子Ｑ４のゲート信号Ｇ４の波形と、一次巻線５１に印加される電圧波形と、を並べて示している。なお、各ゲート信号が、ハイ信号（Ｈ）の場合に、当該ゲート信号に対応するスイッチング素子がオン状態になり、ロー信号（Ｌ）の場合に、当該ゲート信号に対応するスイッチング素子がオフ状態になる。

この図５において、時刻ｔ０では、スイッチング素子Ｑ１及びＱ３がオフ状態にあり、スイッチング素子Ｑ２及びＱ４がオン状態にある。つまり、時刻ｔ０において、スイッチング素子Ｑ２及びＱ４により、一次巻線５１に流れる電流を還流させている状態にある。
そして、時刻ｔ０の後の時刻ｔ１において、制御部１０１は、ゲート信号Ｇ４をＬにしてスイッチング素子Ｑ４をオフ状態にし、この時刻ｔ１から所定のデッドタイムＤＴ３４を経過した時刻ｔ２において、ゲート信号Ｇ３をＨにしてスイッチング素子Ｑ３をオン状態にする。これは、スイッチング素子Ｑ４をオフ状態にした後に、スイッチング素子Ｑ３を直ちにオン状態にすると、スイッチング素子Ｑ４のターンオフタイムによる動作遅れにより、スイッチング素子Ｑ３とスイッチング素子Ｑ４により貫通電流が流れるためである。これを回避するために、デッドタイムＤＴ３４を設ける。

そして、時刻ｔ２の後の時刻ｔ３において、制御部１０１は、ゲート信号Ｇ２をＬにしてスイッチング素子Ｑ２をオフ状態にする。つまり、時刻ｔ２から時刻ｔ３までの期間において、一次巻線５１に負極性の電圧が印加される。なお、ここで、負極性の電圧とは、一次巻線５１の端子ｂの電位が、端子ａの電位よりも高い状態を表す。

続いて、時刻ｔ３においてスイッチング素子Ｑ２がオフ状態になった後、所定のデッドタイムＤＴ１２が経過した時刻ｔ４において、制御部１０１は、ゲート信号Ｇ１をＨにしてスイッチング素子Ｑ１をオン状態にする。つまり、スイッチング素子Ｑ２をオフ状態にした後に、スイッチング素子Ｑ１を直ちにオン状態にすると、スイッチング素子Ｑ２のターンオフタイムによる動作遅れにより、スイッチング素子Ｑ１とスイッチング素子Ｑ２に貫通電流が流れる恐れがある。これを回避するために、デッドタイムＤＴ１２を設ける。

そして、時刻ｔ４の後の時刻ｔ５において、制御部１０１は、ゲート信号Ｇ３をＬにしてスイッチング素子Ｑ３をオフ状態にする。従って、時刻ｔ４から時刻ｔ５の間は、スイッチング素子Ｑ１及びＱ３がオン状態になり、スイッチング素子Ｑ１及びＱ３により、一次巻線５１に流れる電流を還流させている状態になる。

続いて、時刻ｔ５においてスイッチング素子Ｑ３がオフ状態になった後、所定のデッドタイムＤＴ３４が経過した時刻ｔ６において、制御部１０１は、ゲート信号Ｇ４をＨにしてスイッチング素子Ｑ４をオン状態にする。つまり、スイッチング素子Ｑ３をオフ状態にした後に、スイッチング素子Ｑ４を直ちにオン状態にすると、スイッチング素子Ｑ３のターンオフタイムによる動作遅れにより、スイッチング素子Ｑ３及びＱ４に貫通電流が流れる恐れがある。これを回避するために、デッドタイムＤＴ３４を設ける。

そして、時刻ｔ６の後の時刻ｔ７において、制御部１０１は、ゲート信号Ｇ１をＬにしてスイッチング素子Ｑ１をオフ状態にする。つまり、時刻ｔ６から時刻ｔ７までの期間において、一次巻線５１に正極性の電圧が印加される。なお、ここで、正極性の電圧とは、一次巻線５１の端子ａの電位が、端子ｂの電位よりも高い状態を意味している。

続いて、時刻ｔ７においてスイッチング素子Ｑ１がオフ状態になった後、所定のデッドタイムＤＴ１２が経過した時刻ｔ８において、制御部１０１は、ゲート信号Ｇ２をＨにしてスイッチング素子Ｑ２をオン状態にする。つまり、スイッチング素子Ｑ１をオフ状態にした後に、スイッチング素子Ｑ２を直ちにオン状態にすると、スイッチング素子Ｑ１のターンオフタイムによる動作遅れにより、スイッチング素子Ｑ１及びＱ２に貫通電流が流れる恐れがある。これを回避するために、デッドタイムＤＴ１２を設ける。

そして、時刻ｔ８の後の時刻ｔ９において、制御部１０１は、ゲート信号Ｇ４をＬにしてスイッチング素子Ｑ４をオフ状態にする。つまり、時刻ｔ８から時刻ｔ９までの期間は、スイッチング素子Ｑ２及びＱ４がオン状態になり、スイッチング素子Ｑ２及びＱ４により、一次巻線５１に流れる電流を還流させている状態になる。
その後の時刻ｔ９以降の動作は、上述した時刻ｔ１以降の動作が繰り返される。
なお、図５に示す位相シフト量Δは、上アーム側のスイッチング素子Ｑ１のゲート信号Ｇ１と、上アーム側のスイッチング素子Ｑ３のゲート信号Ｇ３との、位相差を示している。

また、図６は、記憶部３０に記憶されるデッドタイムテーブル３１の例を示す説明図である。この図６に示すように、記憶部３０には、デッドタイムのデータがテーブルの形式で記憶されている。つまり、フルブリッジ回路２０を構成するスイッチング素子のデッドタイムＤＴ１２とデッドタイムＤＴ３４とが、電源装置１の出力電流Ｉｏに関連づけられてテーブルの形式で記憶されている。制御部１０１は、電源装置１の出力電流Ｉｏの大きさに応じて、図６に示すデッドタイムテーブル３１を参照する。
なお、このデッドタイムテーブル３１は、記憶部３０内において、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）に記憶されている。

また、デッドタイムテーブル３１に記憶されるデッドタイムの初期値のデータは、例えば、ドライブ回路１１の遅延時間のバラツキの平均値と、スイッチング素子Ｑ１からＱ４の特性のバラツキの平均値とに対応して、最適デッドタイムとして推定される値を用いることができる。この初期値のデータは、出力電流値ゼロ（０）、Ｉｏ１、Ｉｏ２、Ｉｏ３、Ｉｏ４、Ｉｏ５，Ｉｏ６ごとに設定される値である。つまり、デッドタイムテーブル３１に記憶される初期値のデータは、ドライブ回路１１の遅延時間と、スイッチング素子Ｑ１からＱ４の特性とが上記平均値に一致する場合に、最適なデッドタイムとなる。

そして、制御部１０１は、例えば、出力電流Ｉｏの値がＩｏ３の場合に、デッドタイムＤＴ１２として、デッドタイムｄｔ４を選択し、また、デッドタイムＤＴ３４として、デッドタイムｄｔ４’を選択する。そして、制御部１０１は、図３に示したゲート信号Ｇ１からＧ４を生成する場合に、デッドタイムｄｔ４及びデッドタイムｄｔ４’を用いて、ゲート信号Ｇ１からＧ４を生成する。

また、図７Ａ〜図７Ｃは、デッドタイムがＤＴ１、ＤＴ２、ＤＴ３の場合におけるスイッチング素子のドレイン・ソース間電圧Ｖｄｓの例を示す波形図である。ただし、ＤＴ１＜ＤＴ２＜ＤＴ３である。この波形図は、例えば、スイッチング素子Ｑ２のドレイン・ソース間電圧Ｖｄｓの波形の例である。図７ＡはデットタイムがＤＴ１である場合の波形であり、図７ＢはデッドタイムがＤＴ２である場合の波形であり、図７ＣはデッドタイムがＤＴ３である場合の波形である。図７Ａ〜図７Ｃにおいて、横軸は時刻、縦軸は電圧である。
この波形図に示すように、スイッチング素子Ｑ２のドレイン・ソース間電圧は、オン状態にあるゼロ電圧に近い値から、オフ状態の電圧Ｖｏｆｆに上昇する際に、部分共振波形となる。このため、スイッチング素子Ｑ２をどの時点でスイッチングを行うかにより、スイッチング素子Ｑ２のターンオフ時のスイッチングロス（スイッチング損失）が変化する。つまり、デッドタイムＤＴを変化させることにより波形が変化し、この波形の変化に伴い、スイッチングロスが変化する。他のスイッチング素子についても同様である。

例えば、図８は、デッドタイムを変化させた場合の電力変換効率の測定例を示す説明図である。
この図８は、前述の図２に示すように、電源装置１の入力側に電圧計５と電流計６とを配置し、電源装置１の出力側に電圧計７と電流計８とを配置する。そして、基準となるデッドタイム（基準デッドタイム）を、＋方向（時間を延ばす方向）と、−方向（時間を短くする方向）とに、所定の時間ΔＴを単位時間として変化させる。

この図８に示す例では、出力電流Ｉｏが一定の条件の基で、基準となるデッドタイムを０とし、デッドタイムを、基準デッドタイムから＋方向に、＋３（基準デッドタイム＋３×ΔＴ）まで変化させ、−方向に、−３（基準デッドタイム−３×ΔＴ）まで変化させている。そして、検査装置２は、デッドタイムの時間幅に応じて変化する電力変換効率ｅを計測する。この図８に示す例では、デッドタイムが「０（基準デッドタイム）」の場合に、最も高い電力変換効率ｅ１１．４となり、デッドタイムが「＋３（基準デッドタイム＋３×ΔＴ）」の場合に、電力変換効率が最も低くなる。

図９Ａは、デッドタイムを変化させた場合の電力変換効率の変化を示すグラフであり、図８に示した電力変換効率ｅの測定結果をグラフで示した図ある。
この図９Ａでは、横軸に、デッドタイムの変化を示し、縦軸に電力変換効率のレベルを示している。この図９では、基準となるデッドタイムを０とし、この基準となるデッドタイムを、＋方向と、−方向とに、所定の時間ΔＴを単位時間として変化させた場合の電力変換効率の変化特性を示している。また、縦軸において、符号ｅ１からｅ１２は、電力変換効率のレベルを示している。
この図９Ａの特性曲線Ａ１に示すように、デッドタイムを変化させることにより、電力変換効率が変化し、この例では、デッドタイムがゼロ（０）、つまり、デッドタイムが基準デッドタイムである場合に、電力変換効率が最高になる。

一方、ドライブ回路１１の遅延時間のバラツキや、スイッチング素子Ｑ１からＱ４の特性のバラツキにより、デッドタイムに対する電力変換効率の特性が変化する。図９Ｂは、スイッチング素子の特性のバラツキによる電力変換効率の変化の例を示すグラフである。
この図９Ｂの特性曲線Ｂ１に示すように、デッドタイムが＋１（基準デッドタイム＋ΔＴ）の時に、電力変換効率が最高の効率になることがある。

このような場合、検査装置２は、「基準デッドタイム＋ΔＴ」のデッドタイムを、電力変換効率ｅが最大となる最適デッドタイムと判定し、この最適デッドタイムと、この最適デッドタイムが適用される出力電流値の情報とを、電源装置１に送信する。電源装置１は、検査装置２から受信した最適デッドタイムと出力電流値の情報に基づいて、記憶部３０内のデッドタイムテーブル３１を最適デッドタイムのデータに書き換える。
なお、デッドタイムには、図５に示すように、デッドタイムＤＴ１２とデッドタイムＤＴ３４の２種類があり、上記最適デッドタイムの設定は、各出力電流Ｉｏの値に応じて、デッドタイムＤＴ１２とデッドタイムＤＴ３４のそれぞれについて設定される。

また、図１０は、最適デッドタイムの設定処理の流れを示すフローチャートである。この図１０は、上述した電源装置１と検査装置２とにおける最適デッドタイムの設定処理の流れを、フローチャートで示したものである。
なお、デッドタイムには、図５に示したように、デッドタイムＤＴ１２と、デッドタイムＤＴ３４の２種類があるが、デッドタイムＤＴ１２とデッドタイムＤＴ３４のそれぞれについて、最適デッドタイムの設定処理が行われる。ここで、デッドタイムＤＴ１２とデッドタイムＤＴ３４についての最適デッドタイムの設定の順番は、何れが先であってもよく、例えば、デッドタイムＤＴ１２を設定した後に、デッドタイムＤＴ３４の設定を行う。

また、図２で説明したように、検査装置２により最適デッドタイムを判定する場合、電源装置１の入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏとが一定になるように設定して、入電流が最小になる場合のデッドタイムを、最適デッドタイムとして判定する簡易な方法がある。
この図１０で示す例は、図２で説明した簡易な方法とは異なり、検査装置２が、電源装置１の入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏと、入力電流Ｉｉｎを取得して電力変換効率を測定し、この測定結果に基づいて最適デッドタイムを判定する例を示している。

以下、図１０を参照して、最適デッドタイムの設定処理の手順について説明する。
なお、図２に示すように、電源装置１の入力側に、入力電圧Ｖｉｎを測定する電圧計５と、入力電流Ｉｉｎを測定する電流計６とが予め配置され、また、電源装置１の出力側に、出力電圧Ｖｏｕｔを測定する電圧計７と、出力電流Ｉｏを測定する電流計８とが予め配置されているものとする。

まず、最初に、電源装置１及び検査装置２は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏとが一定になるように設定する（ステップＳ１１０）。例えば、負荷装置８０として、電子負荷装置を用いて、出力電流Ｉｏが一定になるようにする。
電源装置１の制御部１０１は、出力電流Ｉｏに応じたデッドタイムを、デッドタイムテーブル３１から読み出し、ドライブ回路１１を介して、ゲート信号Ｇ１からＧ４を生成する。なお、この最適デッドタイムの設定処理の開始の時点において、デッドタイムは、基準デッドタイムとなる。

続いて、検査装置２は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏと、入力電流Ｉｉｎと、を取得し、基準デッドタイムにおける電力変換効率を算出し、この電力変換効率のデータを記憶部２０４に記憶する（ステップＳ１２０）。
続いて、検査装置２は、デッドタイムを現在のデッドタイムを増加方向に＋１（ΔＴ増加）するように電源装置１に指示する（ステップＳ１３０）。このステップＳ１３０の処理が最初に行われる場合、デッドタイムは、「基準デッドタイム＋１×ΔＴ」となる。
続いて、電源装置１は、検査装置２からの指示に基づいて、現在のデッドタイムを＋１（ΔＴ増加）した新たなデッドタイムをデッドタイムテーブル３１に記憶して、デッドタイムを変更する。電源装置１の制御部１０１は、この変更されたデッドタイムに基づいて、ゲート信号Ｇ１からＧ４を生成し、スイッチング素子Ｑ１からＱ４を駆動する（ステップＳ１４０）。

続いて、検査装置２は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏと、入力電流Ｉｉｎと、を取得し、電力変換効率を算出し、この電力変換効率のデータを記憶部２０４に記憶する（ステップＳ１５０）。
続いて、検査装置２は、デッドタイムを＋３（基準デッドタイム＋３×ΔＴ）まで変更したか否かを判定する（ステップＳ１６０）。そして、ステップＳ１６０の判定処理において、デッドタイムを＋３まで変更していないと判定された場合（ステップＳ１６０：ＮＯ）、検査装置２は、ステップＳ１３０の処理に戻り、デッドタイムの変更と、電力変換効率の計測処理とを継続する。

一方、ステップＳ１６０の判定処理において、デッドタイムを＋３まで変更したと判定された場合（ステップＳ１６０：ＹＥＳ）、検査装置２は、ステップＳ１７０の処理に移行する。
そして、検査装置２は、デッドタイムを−１にする（ステップＳ１７０）。また、検査装置２は、ステップＳ２００において−３ではないと判定された場合、デッドタイムを−１だけ減算する。例えば、デッドタイムが−１の場合、この処理によってデッドタイムは、−２になる。
続いて、電源装置１は、−１にしたデッドタイムまたは１減算したデッドタイムをデッドタイムテーブル３１に記憶して、デッドタイムを変更する。電源装置１は、この変更されたデッドタイムに基づいて、ゲート信号Ｇ１からＧ４を生成し、スイッチング素子Ｑ１からＱ４を駆動する（ステップＳ１８０）。

続いて、検査装置２は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏと、入力電流Ｉｉｎと、を取得し、電力変換効率を算出し、この電力変換効率のデータを記憶部２０４に記憶する（ステップＳ１９０）。
続いて、検査装置２は、デッドタイムを−３（基準デッドタイム−３×ΔＴ）まで変更したか否かを判定する（ステップＳ２００）。そして、ステップＳ２００の判定処理において、デッドタイムを−３まで変更していないと判定された場合（ステップＳ２００：ＮＯ）、検査装置２は、ステップＳ１７０の処理に戻り、デッドタイムの変更と、電力変換効率の計測処理とを継続する。

一方、ステップＳ２００の判定処理において、デッドタイムを−３まで変更したと判定された場合（ステップＳ２００：ＹＥＳ）、検査装置２は、ステップＳ２１０の処理に移行する。
そして、検査装置２は、デッドタイムを基準デッドタイムから±３方向に変化させて計測した電力変換効率のデータに基づいて、電力変換効率が最も高くなるデッドタイムを判定する。つまり、検査装置２は、入力電流Ｉｉｎが一番低くなるデッドタイムを最適デッドタイムと判定する（ステップＳ２１０）。
続いて、検査装置２は、最適デッドタイムの情報を電源装置１に通知する（ステップＳ２２０）。
続いて、電源装置１は、検査装置２から通知された最適デッドタイムを、記憶部３０内のデッドタイムテーブル３１に書き込む（ステップＳ２３０）。
そして、このステップＳ２３０の処理を実行した後に、電源装置１と検査装置２とは、このＰＣＳ４０の最適デッドタイムの設定処理を終える。

そして、検査装置２は、上記ステップＳ１１０からＳ２３０までの処理を、異なる幾つかの出力電流Ｉｏに対して繰り返し実行し、それぞれの電流値に応じた最適デッドタイムを判定して電源装置１に通知する。
電源装置１は、検査装置２から取得した最適デッドタイムをデッドタイムテーブル３１に書き込むことにより、デッドタイムテーブル３１に最適デッドタイムを設定する。

なお、検査装置２は、異なる幾つかの出力電流Ｉｏに対してデッドタイムの補正を行う場合に、測定対象となる１つ目の出力電流Ｉｏに対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときに電力変換効率が最も大きくなったかを記憶してもよい。例えば、デッドタイムを正方向に変化させたときに電力変換効率が最も大きくなると判定された場合、検査装置２は、２つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、電力変換効率が下がり始め、ピークを迎えたことが検出された時点でデッドタイムの調整を終了してもよい。

［第２実施形態］
図３に示した電源装置１では、一次巻線５１に流れる電流を、電流検出用トランス５４と電流検出回路７０とを用いて検出することにより、出力電流Ｉｏを間接的に測定している。勿論、出力電流Ｉｏは、同期整流回路６０内に電流検出回路を設けて検出してもよい。

図１１は、本発明の第２実施形態に係る電源装置１Ａの構成例を示す構成図である。
この図１１に示す電源装置１Ａは、図３に示す電源装置１と比較すると、図３に示す一次巻線５１側の電流検出用トランス５４と、電流検出回路７０とを除外し、代わりに、同期整流回路６０内に、電流検出用トランス６３と、出力電流検出回路６４とを新たに追加した点が構成上で異なる。また、図３に示す第１電流検出回路２２と、第２電流検出回路６２とを省略した点が構成上で異なる。
他の構成は、図３に示す電源装置１と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

この図１１に示す電源装置１Ａでは、チョークコイルＬ１１と出力端子Ｏｕｔ１との間に電流検出用トランス６３を挿入し、この電流検出用トランス６３により、電源装置１Ａから負荷装置８０に流れる出力電流Ｉｏを検出する。
電流検出用トランス６３の二次側には、二次巻線側に流れる電流の還流ループを形成するとともに、出力電流Ｉｏの電流値を検出するための出力電流検出回路６４が接続されている。この出力電流検出回路６４には、例えば、図４に示した第３電流検出回路７４と同様な回路が内蔵されており、出力電流検出回路６４により検出された電流信号Ｉｓが、処理ユニット１０に入力される。
そして、上記電源装置１Ａにおける最適デッドタイムの設定動作は、出力電流Ｉｏを同期整流回路６０内の電流検出用トランス６３で検出する点を除いて、第１実施形態の電源装置１と同様にして行われる。このため、重複する説明は、省略する。
このように、第２実施形態の電源装置１Ａでは、出力端子Ｏｕｔ１から負荷装置８０に流れる出力電流Ｉｏを直接検出することにより、出力電流Ｉｏの値に応じた最適デッドタイムを設定することができる。

［第３実施形態］
上述した第１実施形態及び第２実施形態では、一次巻線５１をフルブリッジ回路２０で駆動する例について説明したが、本発明は、一次巻線５１を、ハーフブリッジ回路で駆動する場合においても、効果的に適用できるものである。

図１２は、本発明の第３実施形態に係る電源装置１Ｂの構成例を示す構成図である。
この図１２に示すハーフブリッジ回路２０Ａを備える電源装置１Ｂの回路構成は、一般的によく知られたものである。このハーフブリッジ回路２０Ａは、スイッチング素子Ｑ１及びＱ２を交互にオン状態、オフ状態し、コンデンサＣ２、Ｃ３に蓄積された電荷により、一次巻線５１を駆動する。そして、二次巻線５２、５３に誘起される電圧を、同期整流回路６０（或いは、ダイオード整流回路）により全波整流し、チョークコイルＬ１１を介して負荷装置８０に給電する。
そして、このハーフブリッジ回路２０Ａでは、スイッチング素子Ｑ１及びＱ２の出力容量と、トランス５０のリーケージインダクタンス（漏れインダクタンス）とを共振させることにより、スイッチング素子Ｑ１及びＱ２を零電圧近くでスイッチングし、スイッチング素子Ｑ１及びＱ２のスイッチングロスを低減している。

上記構成において、スイッチング素子Ｑ１及びＱ２のオン状態とオフ状態との遷移期間に、スイッチング素子Ｑ１及びＱ２が同時にオフ状態になるデッドタイムを設けている。このデッドタイムにおいては、上述した第１実施形態のフルブリッジ回路２０の場合と同様に、スイッチングロスが発生する。
このスイッチングロスを低減するために、検査装置２は、第１実施形態の電源装置１と同様な方法により最適デッドタイムを判定して、電源装置１Ｂ内の記憶部３０に最適デッドタイムを設定する。
これにより、トランス５０に一次側にハーフブリッジ回路２０Ａを用いた電源装置１Ｂにおいても、最適なデッドタイムを設定することができる。

また、本発明の電源装置は、フォワ−ド型のＤＣ−ＤＣコンバ−タ装置に於いて、主スイッチング素子のスイッチング時に部分共振作用を利用して、スイッチング時の損失の発生を低減する場合にも効果的に適用できるものである。
さらに、本発明の電源装置は、プッシュプル型のＤＣ／ＤＣコンバータ装置にも効果的に適用できるものである。

なお、ここで、本発明と上記実施形態との対応関係について補足して説明する。上記実施形態において、本発明における電源装置は、電源装置１、電源装置１Ａ、又は、電源装置１Ｂが対応する。また、本発明における第１デッドタイムは、記憶部３０のデッドタイムテーブル３１に記憶されるデータであって、最適デッドタイムに書き換えられる前のデッドタイムのデータが対応する。また、第２デッドタイムは、検査装置２により判定された最適デッドタイムが対応し、記憶部３０のデッドタイムテーブル３１は、最終的に、この最適デッドタイムに書き換えられる。
また、本発明におけるスイッチング回路は、フルブリッジ回路２０又はハーフブリッジ回路２０Ａが対応し、本発明におけるスイッチング素子は、例えば、フルブリッジ回路２０内のスイッチング素子Ｑ１からＱ４が対応する。

（１）そして、上記実施形態において、電源装置１は、スイッチング回路（フルブリッジ回路２０）を構成するスイッチング素子（Ｑ１からＱ４）の第１デッドタイムを記憶する記憶部３０と、入力電流の測定結果に基づいて設定された第２デッドタイムの情報を外部入力する取得部１０２と、記憶部３０に記憶された第１デッドタイムを取得部１０２が取得した第２デッドタイムに書き換える書換部１０３と、記憶部３０に記憶された第２デッドタイムに応じてスイッチング素子（Ｑ１からＱ４）を制御する制御部１０１と、を備える。
このような構成の電源装置１では、入力電流の測定結果に基づいて設定された第２デッドタイム（最適デッドタイム）を外部から取得し、記憶部３０に記憶された第１デッドタイムのデータを第２デッドタイムに書き換える。制御部１０１は、第２デッドタイムに応じてスイッチング素子を制御する。
これにより、電源装置１は、入力電流を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、入力電流が最も少なくなる第２デッドタイム（最適デッドタイム）を製品毎に設定できる。

（２）上記実施形態において、取得部１０２は、電力変換効率の測定結果に基づいて設定された第２デッドタイムの情報を外部入力する。
このような構成の電源装置１では、電力変換効率の測定結果に基づいて設定された第２デッドタイム（最適デッドタイム）を外部から取得し、記憶部３０に記憶された第１デッドタイムのデータを第２デッドタイムに書き換える。制御部１０１は、第２デッドタイムに応じてスイッチング素子を制御する。
これにより、電源装置１は、電力変換効率を測定するための回路やデッドタイムを決定する回路を製品の内部に追加することなく、電力変換効率が最大になる第２デッドタイム（最適デッドタイム）を製品毎に設定できる。

（３）上記実施形態において、取得部１０２は、第２デッドタイムを取得する際に、入出力電流と入出力電圧に基づいて第２デッドタイムを判定するデッドタイム設定部（検査装置２）から、第２デッドタイムを入力する。
このような構成の電源装置１であれば、デッドタイム設定部（検査装置２）が、電源装置１の入出力電流と入出力電圧に基づいて第２デッドタイムを判定し、電源装置１の取得部１０２は、デッドタイム設定部（検査装置２）から第２デッドタイムの情報を取得して、この第２デッドタイムを記憶部３０に記憶する。
これにより、デッドタイム設定部（検査装置２）は、電力変換効率が最大になる第２デッドタイム（最適デッドタイム）を、電源装置１の入出力電流と入出力電圧に基づいて決定し、電源装置１は、この第２デッドタイムの情報をデッドタイム設定部（検査装置２）から取得して記憶部３０に記憶することができる。

（４）また、上記実施形態の電源装置１において、第２デッドタイム（最適デッドタイム）は、電源装置１への入力電圧Ｖｉｎ、電源装置１からの出力電圧Ｖｏｕｔ、及び電源装置１からの出力電流Ｉｏを一定に保った状態で、記憶部３０に記憶された第１デッドタイムが変化させられたときに、電源装置１の入力電流Ｉｉｎが最も少なくなる値である。
このような構成の電源装置１あれば、電源装置１の入力電圧Ｖｉｎ、電源装置１からの出力電圧Ｖｏｕｔ、及び電源装置１からの出力電流Ｉｏを一定に保った状態で、デッドタイムを変化させて、入力電流Ｉｉｎを測定する。そして、電源装置１は、入力電流が最も少なくなるときのデッドタイムである第２デッドタイム（最適デッドタイム）の情報を、取得部１０２により取得し、この第２デッドタイムを記憶部３０に記憶する。
これにより、電源装置１は、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、及び出力電流Ｉｏを一定に保った状態で、入力電流Ｉｉｎが最も少なくなるときのデッドタイムを、第２デッドタイム（最適デッドタイム）を取得部１０２により取得し、記憶部３０に記憶することができる。

（５）また、本発明の電源装置において、記憶部３０には、出力電流と第１デッドタイムとの関係が、出力電流毎に記憶され、書換部１０３は、記憶部３０に記憶された出力電流毎の第１デッドタイムを、取得部１０２が取得した出力電流毎の第２デッドタイムにそれぞれ書き換える。
このような構成の電源装置であれば、記憶部３０には、出力電流と第１デッドタイムとの関係が、出力電流毎に記憶される。そして、電源装置１は、取得部１０２により、出力電流毎の第２デッドタイムの情報を取得し、記憶部３０に記憶された出力電流毎の第１デッドタイムを、取得部１０２が取得した出力電流毎の第２デッドタイムにそれぞれ書き換える。
これにより、電源装置１は、出力電流毎に、第２デッドタイム（最適デッドタイム）を設定することができる。

（６）また、本発明の電源装置において、前記スイッチング素子は、ハーフブリッジ回路又はフルブリッジ回路を構成する素子である。
このような構成の電源装置であれば、ハーフブリッジ回路又はフルブリッジ回路を構成するスイッチング素子に対して、電力変換効率を最大にする第２デッドタイム（最適デッドタイム）を設定することができる。

（７）また、本発明の電源装置１において、ハーフブリッジ回路又はフルブリッジ回路（フルブリッジ回路２０）において、スイッチング素子（Ｑ１からＱ４）は、部分共振作用を利用してスイッチングされる。
このような構成の電源装置１であれば、部分共振型のフルブリッジ回路又はハーフブリッジ回路を構成するスイッチング素子（Ｑ１からＱ４）に対して、電力変換効率を最大にする第２デッドタイム（最適デッドタイム）を設定することができる。

（８）また、本発明の検査装置２は、スイッチング回路（フルブリッジ回路２０）のスイッチング素子（Ｑ１からＱ４）の第１デッドタイムが、外部入力されるデッドタイムの情報により変更可能な電源装置１に対して、第１デッドタイムを変更するように指示して電源装置の入力電流を計測する測定部２０１と、測定部２０１により計測された入力電流の測定値に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムと判定する判定部２０２と、第２デッドタイムの情報を電源装置１に通知して、電源装置１において第１デッドタイムを第２デッドタイムに設定させる書込部２０３と、を備える。
このような構成の検査装置２では、電源装置１に対して、第１デッドタイムを変更するように指示して、スイッチング素子（Ｑ１からＱ４）のデッドタイムを変更させながら、電源装置１の入力電流を計測する。そして、検査装置２は、入力電流の測定結果に基づいて、入力電流が最も少なくなるデッドタイムを、第２デッドタイム（最適デッドタイム）と判定する。そして、検査装置２は、このデッドタイムの情報を電源装置１に通知して、電源装置１において第１デッドタイムを第２デッドタイムに設定させる。
これにより、検査装置２は、電源装置１のスイッチング回路（フルブリッジ回路２０）のスイッチング素子（Ｑ１からＱ４）のデッドタイムを変更させながら、入力電流を測定して、第２デッドタイム（最適デッドタイム）を判定することができる。そして、検査装置２は、この第２デッドタイムを電源装置１に通知して、記憶部３０に記憶させることができる。
このため、電源装置１は、入力電流を測定するための新たな回路やデッドタイムを決定する回路を製品の内部に追加することなく、入力電流が最も少なくなる第２デッドタイム（最適デッドタイム）を製品毎に設定することができる。

（９）また、本発明の検査装置２において、測定部２０１は、電源装置１への入力電圧、電源装置１からの出力電圧、及び電源装置１からの出力電流を一定に保った状態で、電源装置１に対して、第１デッドタイムを変更するように指示して電力変換効率を計測し、判定部２０２は、測定部２０１により計測された入力電流の測定値に基づいて、電力変換効率が最も高くなるときのデッドタイムを第２デッドタイムとして判定する。
このような構成の検査装置であれば、検査装置は、電源装置への入力電圧、電源装置からの出力電圧、及び電源装置からの出力電流を一定に保った状態で、電源装置に対して第１デッドタイムを変更するように指示して電力変換効率を計測し、電源装置の電力変換効率が最も高くなるときのデッドタイムを第２デッドタイムとして判定する。
これにより、検査装置は、電力変換効率を測定することにより、第２デッドタイム（最適デッドタイム）を、容易に判定することができる。

（１０）また、本発明の電源装置１の最適化方法は、電源装置１のスイッチング回路（フルブリッジ回路２０）を構成するスイッチング素子（Ｑ１からＱ４）のデッドタイムを検査装置２により最適化する電源装置１の最適化方法であって、電源装置１が、第１デッドタイムを検査装置２からの指示により変更する手順を含み、検査装置２が、電源装置１に対して、第１デッドタイムを変更させるように指示するとともに、電源装置１の入力電流を測定する手順と、検査装置２が、入力電流の測定結果に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムと判定する手順と、検査装置２が、第２デッドタイムの情報を電源装置１に通知して、電源装置１において、第１デッドタイムを第２デッドタイムに設定させる手順と、を含むことを特徴とする。
このような電源装置１の最適化方法であれば、検査装置２は、スイッチング素子（Ｑ１からＱ４）の第１デッドタイムが変更可能な電源装置１に対して、第１デッドタイムを変更するように指示して電源装置１の入力電流を測定する。そして、検査装置２は、この入力電流の測定結果に基づいて、入力電流が最も少なくなる第２デッドタイム（最適デッドタイム）を判定する。そして、検査装置２は、第２デッドタイムの情報を電源装置１に送信して、電源装置１において第１デッドタイムを第２デッドタイムに設定させる。
これにより、電源装置１は、入力電流を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、力電流が最も少なくなる最適デッドタイムを製品毎に設定できる。

（１１）また、本発明の電源装置１の最適化方法は、第２デッドタイムは、電源装置１への入力電圧、電源装置１からの出力電圧、及び電源装置１からの出力電流を一定に保った状態で、第１デッドタイムが変化させられたとき、電源装置１の入力電流が最も少なくなる値である。
このような電源装置１の最適化方法であれば、検査装置２は、電源装置１への入力電圧、電源装置１からの出力電圧、及び電源装置１からの出力電流を一定に保った状態で、デッドタイムを変化させる。そして、検査装置２は、入力電流が最も少なくなるときのデッドタイムを第２デッドタイム（最適デッドタイム）と判定する。
これにより、検査装置２は、入力電流を測定することにより、電源装置１の最適デッドタイム（第２デッドタイム）を容易に判定することができる。

（１２）また、電源装置１の最適化方法において、検査装置２が、第１の出力電流に対する第２デッドタイムを決定したとき、第１デッドタイムを変化させた正負方向を示す情報に基づいて第２の出力電流に対する第２デッドタイムを決定する手順を含む。
このような電源装置１の最適化方法であれば、検査装置２は、異なる幾つかの出力電流に対してデッドタイムの補正を行う場合に、測定対象となる１つ目の出力電流に対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときに、入力電流が最も少なくなった、または電力変換効率が最も大きくなったかを記憶する。例えば、デッドタイムを正方向に変化させたときに電力変換効率が最も大きくなると判定された場合、検査装置２は、２つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、電力変換効率が下がり始め、ピークを迎えたことが検出された時点でデッドタイムの調整を終了する。
これにより、検査装置２は、幾つかの出力電流に対してデッドタイムの補正を行う場合に、迅速に第２デッドタイム（最適デッドタイム）を判定することができる。

以上、本発明の実施の形態について説明したが、本発明の電源装置１は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

なお、上述した電源装置１，１Ａ，１Ｂにおける処理ユニット１０、制御部１０１、及び検査装置２は専用のハードウェアにより実現されるものであってもよく、また、各機能部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりその機能を実現させるものであってもよい。
すなわち、上述の処理ユニット１０、及び検査装置２に、ＣＰＵ、ＲＯＭ、及びＲＡＭ等を有するマイクロコントローラやマイクロコンピュータ等のコンピュータシステムを搭載し、ＣＰＵが、ソフトウェアプログラムを読み込み実行することにより、処理ユニット１０の一部又は全部の処理機能を実現してもよい。

１，１Ａ，１Ｂ・・・電源装置、２・・・検査装置、
１０・・・処理ユニット、１１・・・ドライブ回路、
２０・・・フルブリッジ回路、
２０Ａ・・・ハーフブリッジ回路、２１・・・直流電源、
３０・・・記憶部、３１・・・デッドタイムテーブル
４０・・・一次側回路、５０・・・トランス、５１・・・一次巻線、
５２，５３・・・二次巻線、５４・・・電流検出用トランス、
６０・・・同期整流回路、６１・・・同期整流スイッチ回路、
７０・・・電流検出回路、７４・・・第３電流検出回路、８０・・・負荷装置、
１０１・・・制御部、１０２・・・取得部、１０３・・・書換部、
２０１・・・測定部、２０２・・・判定部、
２０３・・・書込部、２０４・・・記憶部、
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６・・・スイッチング素子

Claims (7)

1. スイッチング回路を構成するスイッチング素子の第１デッドタイムを記憶する記憶部と、
   入力電流の測定結果に基づいて設定された第２デッドタイムの情報を外部入力する取得部と、
   前記記憶部に記憶された前記第１デッドタイムを前記取得部が取得した前記第２デッドタイムに書き換える書換部と、
   前記記憶部に記憶された前記第２デッドタイムに応じて前記スイッチング素子を制御する制御部と、
   を備え、
   前記第２デッドタイムは、電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記記憶部に記憶された前記第１デッドタイムが変化させられたときに、前記電源装置の入力電流が最も少なくなる値であって、
   前記第１デッドタイムを、正方向と負方向とに所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２デッドタイムの値とし、
   前記一定に保たれた前記電源装置からの出力電流である第１出力電流を、電流値の値が異なる第２出力電流に変えて、第２出力電流に対応する第２デッドタイムを決定する際、
   前記第１出力電流に対応する第２デッドタイムを求めたときに、第１デッドタイムを正方向と負方向のいずれの方向に所定時間を単位時間として変化させたときに第２デッドタイムを求めることができたかを示す情報に基づいて、
   前記第１デッドタイムを、前記情報の示す方向に所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２出力電流に対応する第２デッドタイムの値とする
   ことを特徴とする電源装置。
2. 前記取得部は、前記第２デッドタイムを取得する際に、
   入出力電流と入出力電圧に基づいて前記第２デッドタイムを判定するデッドタイム設定部から、前記第２デッドタイムを入力する
   ことを特徴とする請求項１に記載の電源装置。
3. 前記記憶部には、前記出力電流と前記第１デッドタイムとの関係が、出力電流毎に記憶され、
   前記書換部は、前記記憶部に記憶された出力電流毎の前記第１デッドタイムを、前記取得部が取得した出力電流毎の前記第２デッドタイムにそれぞれ書き換える
   ことを特徴とする請求項１に記載の電源装置。
4. 前記スイッチング素子は、
   フルブリッジ回路またはハーフブリッジ回路を構成する素子である
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の電源装置。
5. 前記ハーフブリッジ回路又はフルブリッジ回路において、
   前記スイッチング素子は、部分共振作用を利用してスイッチングされる
   ことを特徴とする請求項４に記載の電源装置。
6. スイッチング回路のスイッチング素子の第１デッドタイムが、外部入力されるデッドタイムの情報により変更可能な電源装置に対して、前記第１デッドタイムを変更するように指示して前記電源装置の入力電流を計測する測定部と、
   前記測定部により計測された入力電流の測定値に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムと判定する判定部と、
   前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において前記第１デッドタイムを前記第２デッドタイムに設定させる書込部と、
   を備え、
   前記測定部は、前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記電源装置に対して、前記第１デッドタイムを変更するように指示して電力変換効率を計測し、最も電力変換効率が高くなるデッドタイムを第２デッドタイムと判定し、
   前記判定部は、前記測定部により計測された入力電流の測定値に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムとして判定し、
   前記第１デッドタイムを、正方向と負方向とに所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２デッドタイムの値とし、
   前記一定に保たれた前記電源装置からの出力電流である第１出力電流を、電流値の値が異なる第２出力電流に変えて、第２出力電流に対応する第２デッドタイムを決定する際、
   前記第１出力電流に対応する第２デッドタイムを求めたときに、第１デッドタイムを正方向と負方向のいずれの方向に所定時間を単位時間として変化させたときに第２デッドタイムを求めることができたかを示す情報に基づいて、
   前記第１デッドタイムを、前記情報の示す方向に所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２出力電流に対応する第２デッドタイムの値とする
   ことを特徴とする検査装置。
7. 電源装置のスイッチング回路を構成するスイッチング素子のデッドタイムを検査装置により最適化する電源装置の最適化方法であって、
   前記電源装置が、第１デッドタイムを前記検査装置からの指示により変更する手順を含み、
   前記検査装置が、前記電源装置に対して、前記第１デッドタイムを変更させるように指示するとともに、前記電源装置の入力電流を測定する手順と、
   前記検査装置が、前記入力電流の測定結果に基づいて、最も入力電流が少なくなるときのデッドタイムを第２デッドタイムと判定する手順と、
   前記検査装置が、前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において、前記第１デッドタイムを前記第２デッドタイムに設定させる手順と、
   を含み、
   前記第２デッドタイムは、
   前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記第１デッドタイムが変化させられたとき、前記電源装置の電力変換効率が最も高くなる値であって、
   前記第１デッドタイムを、正方向と負方向とに所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２デッドタイムの値とし、
   前記一定に保たれた前記電源装置からの出力電流である第１出力電流を、電流値の値が異なる第２出力電流に変えて、第２出力電流に対応する第２デッドタイムを決定する際、
   前記第１出力電流に対応する第２デッドタイムを求めたときに、第１デッドタイムを正方向と負方向のいずれの方向に所定時間を単位時間として変化させたときに第２デッドタイムを求めることができたかを示す情報に基づいて、
   前記第１デッドタイムを、前記情報の示す方向に所定時間を単位時間として変化させたとき、前記電源装置の入力電流が最も少なくなるときの第１デッドタイムを第２出力電流に対応する第２デッドタイムの値とする
   ことを特徴とする電源装置の最適化方法。

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