JP6080326B2 - 電源装置、検査装置、及び電源装置の最適化方法 - Google Patents
電源装置、検査装置、及び電源装置の最適化方法 Download PDFInfo
- Publication number
- JP6080326B2 JP6080326B2 JP2015550522A JP2015550522A JP6080326B2 JP 6080326 B2 JP6080326 B2 JP 6080326B2 JP 2015550522 A JP2015550522 A JP 2015550522A JP 2015550522 A JP2015550522 A JP 2015550522A JP 6080326 B2 JP6080326 B2 JP 6080326B2
- Authority
- JP
- Japan
- Prior art keywords
- dead time
- power supply
- supply device
- surge voltage
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
- H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
本発明は、電源装置、検査装置、及び電源装置の最適化方法に関する。
一次側回路と二次側回路との間を絶縁するトランスと、このトランスの一次巻線に流れる電流の方向を切り換えて駆動するスイッチング回路と、二次巻線に誘起される電圧を2つのスイッチング素子を用いて同期整流する同期整流回路と、を備える同期整流型の電源装置がある。
上記同期整流回路においては、二次巻線に誘導起電力が誘起されている状態において、2つのスイッチング素子の間に貫通電流が流れることを回避するために、一方のスイッチがオン状態になっている期間と、他方のスイッチがオン状態になっている期間とが重ならないように、デッドタイム(非重畳時間)が設けられている。
上記同期整流回路においては、二次巻線に誘導起電力が誘起されている状態において、2つのスイッチング素子の間に貫通電流が流れることを回避するために、一方のスイッチがオン状態になっている期間と、他方のスイッチがオン状態になっている期間とが重ならないように、デッドタイム(非重畳時間)が設けられている。
このデッドタイムにおいては、スイッチング素子のスイッチング動作により電流の流れ方が変化し、スイッチング素子にサージ電圧が発生することがある。このサージ電圧が高い場合、電源装置は、スイッチング素子に高耐圧の素子を使用することが要求され、その分、コストの上昇を招くことになる。このため、同期整流回路では、スイッチング素子のスイッチング動作に起因して発生するサージ電圧を、できるだけ低減することが求められている。
特許文献1では、スイッチを駆動するPWM(Pulse Width Modulation;パルス幅変調)信号における負荷時間率に比例する値を用いて、パワーロスの変化を推定してデッドタイムを調整することが提案されている。また、特許文献2では、デッドタイムに付随する電力損失を最小にする際のノイズとなる測定誤差などの影響を低減することが提案されている。特許文献1及び2に記載の技術では、電力コンバータが、デッドタイムを調整するためのパラメータを測定する測定回路を有し、測定した結果に応じてデッドタイムを調整している。
上記同期整流回路において、スイッチング素子のスイッチング時に発生するサージ電圧は、デッドタイムに応じて変化する。そのため、デッドタイムは、サージ電圧が最も小さくなる最適なデッドタイムに調整されることが望まれる。
上記最適なデッドタイムは、スイッチング素子を駆動するドライブ回路の遅延時間のバラツキや、スイッチング素子の特性のバラツキに左右される。このため、電源装置では、実際に組み立てられた製品毎にデッドタイムを補正することが必要になる。
上記最適なデッドタイムは、スイッチング素子を駆動するドライブ回路の遅延時間のバラツキや、スイッチング素子の特性のバラツキに左右される。このため、電源装置では、実際に組み立てられた製品毎にデッドタイムを補正することが必要になる。
しかしながら、上記特許文献1及び2に記載に開示された技術において、デッドタイムを補正するために、最適なデッドタイムを決定する回路を、製品毎に備える必要がある。このため、回路構成が複雑となり、その分、コストの上昇を招くという問題があった。
本発明は、斯かる実情に鑑みなされたものであり、新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる、電源装置、検査装置、及び電源装置の最適化方法を提供することを目的とする。
上記目的を達成するため、本発明の一態様に係る電源装置は、同期整流を行うスイッチング素子の第1デッドタイムを記憶する記憶部と、前記スイッチング素子に発生するサージ電圧値を検出する検出部と、前記検出部が検出した前記サージ電圧値を示す情報を出力する送信部と、前記サージ電圧値を示す情報に基づいて設定された第2デッドタイムの情報を取得する取得部と、前記記憶部に記憶された前記第1デッドタイムを前記取得部が取得した前記第2デッドタイムに書き換える書換部と、前記記憶部に記憶された前記第2デッドタイムに応じて前記スイッチング素子を制御する制御部と、を備えることを特徴とする。
本発明の一態様に係る検査装置は、同期整流を行うスイッチング素子の第1デッドタイムが外部入力されるデッドタイムの情報により変更可能な電源装置に対して、前記第1デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧の検出値の情報を前記電源装置から入力して前記サージ電圧を測定する測定部と、前記測定部により測定された前記サージ電圧の測定結果に基づいて、前記サージ電圧が最も小さくなる第2デッドタイムを判定する判定部と、前記第2デッドタイムの情報を前記電源装置に通知して、前記電源装置において前記第1デッドタイムを前記第2デッドタイムに設定させる書込部と、を備えることを特徴とする。
本発明の一態様に係る電源装置の最適化方法は、電源装置内の同期整流を行うスイッチング素子のデッドタイムをデッドタイム設定部により最適化する電源装置の最適化方法であって、前記電源装置が、第1デッドタイムを前記デッドタイム設定部からの指示により変更する手順と、前記電源装置が、前記スイッチング素子に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、前記デッドタイム設定部に出力する手順と、を含み、前記デッドタイム設定部が、前記電源装置に対して、前記第1デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧値を示す情報を、前記電源装置から取得する手順と、前記デッドタイム設定部が、前記サージ電圧値の情報に基づいて、前記スイッチング素子において発生するサージ電圧の大きさを測定する手順と、前記デッドタイム設定部が、前記サージ電圧の測定値に基づいて、前記サージ電圧が最も小さくなる第2デッドタイム判定する手順と、前記デッドタイム設定部が、前記第2デッドタイムの情報を前記電源装置に通知して、前記電源装置において、前記第1デッドタイムを前記第2デッドタイムに設定させる手順と、を含むことを特徴とする。
本発明によれば、新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。
以下、本発明の実施の形態を添付図面を参照して説明する。
[第1実施形態]
図1は、本発明の第1実施形態に係る電源装置1及び検査装置2(デッドタイム設定部)の概略構成を示す機能ブロック図である。この図において、電源装置1は、入力される直流電圧を、所定の直流電圧に変換して出力するDC/DCコンバータであり、本発明に直接に関係する部分のみを示している。
この図1に示す電源装置1及び検査装置2は、電源装置1の同期整流回路60内のスイッチング素子のデッドタイムを変化させると、スイッチング素子に発生するサージ電圧が変化することを利用する。検査装置2は、電源装置1にスイッチング素子のデッドタイムを変化させるように指示し、このデッドタイムの変化に応じたサージ電圧の変化を測定する。検査装置2は、測定結果に基づいて、サージ電圧が最小になるときのデッドタイムを最適デッドタイムと判定し、この最適デッドタイムの情報を電源装置1に通知する。電源装置1は、検査装置2から通知された最適デッドタイムを記憶部30に設定する。
ここで、本実施形態でいう「デッドタイム」とは、後述する電源装置1の一次側回路40のスイッチング素子(Q1〜Q4)と同期整流回路60を構成する1つのスイッチング素子Q5又はQ6がともにオフ状態となる期間を指す(後述する図5の時刻t1〜t2の期間DT35、時刻t3〜t4の期間DT25、時刻t5〜t6の期間DT46、及び、時刻t7〜t8の期間DT16に相当)。
図1は、本発明の第1実施形態に係る電源装置1及び検査装置2(デッドタイム設定部)の概略構成を示す機能ブロック図である。この図において、電源装置1は、入力される直流電圧を、所定の直流電圧に変換して出力するDC/DCコンバータであり、本発明に直接に関係する部分のみを示している。
この図1に示す電源装置1及び検査装置2は、電源装置1の同期整流回路60内のスイッチング素子のデッドタイムを変化させると、スイッチング素子に発生するサージ電圧が変化することを利用する。検査装置2は、電源装置1にスイッチング素子のデッドタイムを変化させるように指示し、このデッドタイムの変化に応じたサージ電圧の変化を測定する。検査装置2は、測定結果に基づいて、サージ電圧が最小になるときのデッドタイムを最適デッドタイムと判定し、この最適デッドタイムの情報を電源装置1に通知する。電源装置1は、検査装置2から通知された最適デッドタイムを記憶部30に設定する。
ここで、本実施形態でいう「デッドタイム」とは、後述する電源装置1の一次側回路40のスイッチング素子(Q1〜Q4)と同期整流回路60を構成する1つのスイッチング素子Q5又はQ6がともにオフ状態となる期間を指す(後述する図5の時刻t1〜t2の期間DT35、時刻t3〜t4の期間DT25、時刻t5〜t6の期間DT46、及び、時刻t7〜t8の期間DT16に相当)。
この図1に示すように、電源装置1は、処理ユニット10、ドライブ回路11、記憶部30、同期整流回路60、及びサージ電圧検出回路63を備えている。また、電源装置1には、この電源装置1における入出力電流と入出力電圧を設定する検査装置2が接続されている。
処理ユニット10は、電源装置1の全体の動作を統括して制御する制御装置である。この処理ユニット10は、CPU(Central Processing Unit;中央演算処理装置)、ROM(Read Only Memory)、RAM(Random Access Memory)、A/D変換器(ADC;アナログ−デジタル変換器)、カウンタ等を含むマイクロコンピュータや、マイクロコントローラや、DSP(Digital Signal Processor)等で構成されている。処理ユニット10は、専用のハードウェアにより実現されるものであってもよい。この処理ユニット10は、制御部101、取得部102、書換部103、送信部104を備える(詳細は後述する)。
ドライブ回路11は、制御部101が出力するオンオフ制御信号CNTから、同期整流回路60が備えるスイッチング素子Q5及びQ6を駆動するためのゲート信号G5及びG6を生成する。
同期整流回路60は、後述する図3に示すように、トランス50の二次巻線に誘起される電圧を2つのスイッチング素子Q5及びQ6を用いて全波整流する同期整流回路である(詳細は後述する)。
サージ電圧検出回路63は、同期整流回路60のスイッチング素子Q5及びQ6のオン動作とオフ動作に伴い発生するサージ電圧を検出する。このサージ電圧の検出値は、処理ユニット10の送信部104を介して、検査装置2に送信される。
同期整流回路60は、後述する図3に示すように、トランス50の二次巻線に誘起される電圧を2つのスイッチング素子Q5及びQ6を用いて全波整流する同期整流回路である(詳細は後述する)。
サージ電圧検出回路63は、同期整流回路60のスイッチング素子Q5及びQ6のオン動作とオフ動作に伴い発生するサージ電圧を検出する。このサージ電圧の検出値は、処理ユニット10の送信部104を介して、検査装置2に送信される。
記憶部30には、同期整流を行うスイッチング素子Q5及びQ6のデッドタイム(第1デッドタイム)を、出力電流値に関連づけて記憶する。例えば、後述する図7に示すように、記憶部30には、電源装置1の出力電流Ioの値に関連づけられたデッドタイムのデータが、デッドタイムテーブル31の形式で記憶されている。
次に、処理ユニット10が備える各機能部について説明する。
制御部101は、同期整流回路60内のスイッチング素子Q5及びQ6のスイッチング動作を制御するためのオンオフ制御信号CNTを生成する。このオンオフ制御信号CNTは、ドライブ回路11により、スイッチング素子Q5及びQ6を駆動するためのゲート信号G5及びG6に変換される。制御部101は、このオンオフ制御信号CNTを生成する際に、記憶部30に記憶されたデッドタイムテーブル31を参照し、このデッドタイムがゲート信号G5及びG6に含まれるようにしてオンオフ制御信号CNTを生成する。
制御部101は、同期整流回路60内のスイッチング素子Q5及びQ6のスイッチング動作を制御するためのオンオフ制御信号CNTを生成する。このオンオフ制御信号CNTは、ドライブ回路11により、スイッチング素子Q5及びQ6を駆動するためのゲート信号G5及びG6に変換される。制御部101は、このオンオフ制御信号CNTを生成する際に、記憶部30に記憶されたデッドタイムテーブル31を参照し、このデッドタイムがゲート信号G5及びG6に含まれるようにしてオンオフ制御信号CNTを生成する。
取得部102は、検査装置2からデッドタイムの変更指示の情報を受信する。この変更指示には、変更後の新たなデッドタイムを表す情報が含まれている。取得部102は、検査装置2から受信したデッドタイムの変更指示の情報を書換部103に通知する。
書換部103は、取得部102から得られたデッドタイムの変更指示に基づいて、記憶部30に記憶されたデッドタイム(第1デッドタイム)を、取得部102が取得した最適デッドタイム(第2デッドタイム)に書き換える。例えば、書換部103は、デッドタイムの変更指示に基づいて、すでに記録されたデッドタイムを増減するようにデータを書き換える。また、書換部103は、検査装置2において最適デッドタイムが判定された場合に、この最適デッドタイムを、取得部102を介して取得し、デッドタイムテーブル31を最適デッドタイムのデータに書き換える。
送信部104は、サージ電圧検出回路63により検出されたスイッチング素子Q5及びQ6のサージ電圧値を示す情報を、検査装置2に送信する。
送信部104は、サージ電圧検出回路63により検出されたスイッチング素子Q5及びQ6のサージ電圧値を示す情報を、検査装置2に送信する。
また、検査装置2は、取得部201、測定部202、判定部203、書込部204、及び記憶部205を備えている。この検査装置2は、例えばテスタである。
取得部201は、処理ユニット10が送信したサージ電圧検出回路63が検出したサージ電圧値を示す情報を取得する。
測定部202は、取得部102が取得したサージ電圧の検出値の情報に基づいて、同期整流回路60のスイッチング素子Q5及びQ6において発生するサージ電圧の大きさを測定する。測定部202は、同期整流回路60において発生するサージ電圧を測定する場合に、電源装置1の処理ユニット10に対して、同期整流回路60のスイッチング素子Q5及びQ6におけるデッドタイムを変化させるように指示し、このデッドタイムの変化に応じて変わる同期整流回路60に発生するサージ電圧を測定する。
判定部203は、同期整流回路60におけるデッドタイムの変化に応じて変化するサージ電圧値に基づいて、サージ電圧が最小になるときのデッドタイムを最適デッドタイムと判定する。
取得部201は、処理ユニット10が送信したサージ電圧検出回路63が検出したサージ電圧値を示す情報を取得する。
測定部202は、取得部102が取得したサージ電圧の検出値の情報に基づいて、同期整流回路60のスイッチング素子Q5及びQ6において発生するサージ電圧の大きさを測定する。測定部202は、同期整流回路60において発生するサージ電圧を測定する場合に、電源装置1の処理ユニット10に対して、同期整流回路60のスイッチング素子Q5及びQ6におけるデッドタイムを変化させるように指示し、このデッドタイムの変化に応じて変わる同期整流回路60に発生するサージ電圧を測定する。
判定部203は、同期整流回路60におけるデッドタイムの変化に応じて変化するサージ電圧値に基づいて、サージ電圧が最小になるときのデッドタイムを最適デッドタイムと判定する。
書込部204は、判定部203により判定された最適デッドタイムの情報を、電源装置1の取得部102に送信する。記憶部205は、電源装置1の記憶部30に記憶されたデッドタイムテーブル31が予め記憶されていてもよい。また、検査装置2は、記憶部30に記憶されたデッドタイムテーブル31のデータを読み取り、読み取ったデッドタイムテーブル31のデータを記憶してよい。
上述のように検査装置2は、同期整流回路60のスイッチング素子のデッドタイムが電源装置1によって変化されたときのサージ電圧を測定する。これにより、電源装置1は、サージ電圧が最小になるときのデッドタイムを最適なデッドタイムとして記憶部30に設定することができる。
次に、図2は、最適デッドタイムの設定動作の概要を示す説明図である。以下、図2を参照して、上記構成の電源装置1における最適デッドタイムの設定動作について説明する。
図2に示すように、電源装置1の入力側に、入力電圧Vinを測定する電圧計5と、入力電流Iinを測定する電流計6とを配置する。また、電源装置1の出力側に、出力電圧Voutを測定する電圧計7と、出力電流Ioを測定する電流計8とが接続される。
そして、第1の手順として、検査装置2は、入力電圧Vin、出力電流Io、出力電圧Voutが一定になるように設定する。すなわち、検査装置2は、電源装置1を入出力電圧の変動や負荷変動の影響がない状態にする。
図2に示すように、電源装置1の入力側に、入力電圧Vinを測定する電圧計5と、入力電流Iinを測定する電流計6とを配置する。また、電源装置1の出力側に、出力電圧Voutを測定する電圧計7と、出力電流Ioを測定する電流計8とが接続される。
そして、第1の手順として、検査装置2は、入力電圧Vin、出力電流Io、出力電圧Voutが一定になるように設定する。すなわち、検査装置2は、電源装置1を入出力電圧の変動や負荷変動の影響がない状態にする。
第2の手順として、検査装置2は、電源装置1に指示して、記憶部30内のデッドタイムテーブル31に記憶されたデッドタイムを、基準デッドタイムから増加方向及び減少方向に変化させるように書き換えるとともに、このデッドタイムの変化に応じたサージ電圧の変化を測定する。
例えば、後述する図10に示すように、デッドタイムを基準デッドタイムから±3ΔTに変化させて、サージ電圧の変化を測定する。なお、ΔTは、クロック信号に基づく時間である。
例えば、後述する図10に示すように、デッドタイムを基準デッドタイムから±3ΔTに変化させて、サージ電圧の変化を測定する。なお、ΔTは、クロック信号に基づく時間である。
ここで、基準デッドタイムは、デッドタイムの調整開始前に、予めデッドタイムテーブル31に記憶されているデッドタイムである。なお、基準デッドタイムは、複数の電源装置1のそれぞれのドライブ回路11の遅延時間のバラツキと、スイッチング素子Q5及びQ6の特性のバラツキを考慮して設定される。この基準デッドタイムは、平均的なデッドタイムに基づいて、最適なデッドタイムであると推定されるデッドタイムである。
第3の手順として、検査装置2では、サージ電圧が最も小さくなるデッドタイムを判定する。すなわち、検査装置2は、サージ電圧が最も小さくなるデッドタイムを最適デッドタイムと判定する。この手順において、検査装置2は、最適デッドタイムの情報を電源装置1に通知し、電源装置1は、現在の出力電流Ioに対応する最適デッドタイムをデッドタイムテーブル31に上書きする。
そして、検査装置2は、出力電流Ioを異なる幾つかの電流値に変化させて、上記第2の手順と第3の手順とを繰り返し実行し、それぞれの電流値Ioに応じて、デッドタイムテーブル31に記憶されたデッドタイムのデータを最適デッドタイムに補正する。
そして、検査装置2は、出力電流Ioを異なる幾つかの電流値に変化させて、上記第2の手順と第3の手順とを繰り返し実行し、それぞれの電流値Ioに応じて、デッドタイムテーブル31に記憶されたデッドタイムのデータを最適デッドタイムに補正する。
なお、基準デッドタイムが最適デッドタイムにより補正される量は、異なる出力電流Ioの値に対して同じ傾向になることが多い。なお、同じ傾向とは、第1の出力電流Ioのとき、最適なデッドタイムが基準デッドタイムに対して正方向に変化させた値である場合、他の出力電流Ioにおいても最適なデッドタイムは基準デッドタイムに対して正方向に変化させた値になる傾向である。この場合は、1つの出力電流Ioから得られた補正量により、デッドタイムテーブル31に記憶されたデッドタイムの全体のデータを補正してもよい。
このように、検査装置2は、サージ電圧が最も小さくなる最適デッドタイムを決定し、この決定した最適デッドタイムを電源装置1の記憶部30に上書きすることで、デッドタイムを最適化することができる。
これにより、本実施形態の電源装置1は、デッドタイムを測定するための測定回路や、デッドタイムを判定する回路を製品の内部に追加することなく、製品毎に最適なデッドタイムを個別に設定することができる。
これにより、本実施形態の電源装置1は、デッドタイムを測定するための測定回路や、デッドタイムを判定する回路を製品の内部に追加することなく、製品毎に最適なデッドタイムを個別に設定することができる。
図3は、電源装置1の構成例を示す構成図である。この図3に示す電源装置1は、直流電源21から入力される直流電圧Vinを、所定の定電圧の直流電圧Voutに変換するDC/DCコンバータである。図3に示すように、電源装置1は、一次側回路40、同期整流回路60、電流検出回路70、処理ユニット10、ドライブ回路11を備える。この電源装置1は、トランス50により一次側回路と二次側回路との間を絶縁するように構成されており、トランス50の一次巻線51は、この一次巻線51を駆動するフルブリッジ回路20に接続されている。また、電源装置1には、負荷装置80が接続される。
一次側回路40は、トランス50の一次巻線51、電流検出用トランス54の一次巻線55、フルブリッジ回路20、コンデンサC1、及び直流電源21を備える。
フルブリッジ回路20は、一次巻線51を駆動するブリッジ回路であり、例えばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いた4つのスイッチング素子、すなわち、スイッチング素子Q1、スイッチング素子Q2、スイッチング素子Q3、及びスイッチング素子Q4で構成されている。このスイッチング素子Q1からQ4のそれぞれには、ボディーダイオードD1からD4が並列に接続されている。つまり、スイッチング素子Q1からQ4のそれぞれは、ドレイン側にカソード端子が接続され、ソース側にアノード端子が接続されるボディーダイオードD1からD4(以下、「ボディーダイオード」を、単に「ダイオード」とも呼ぶ。)を備えている。つまり、スイッチング素子Q1からQ4のそれぞれは、ドレイン側に、対応するダイオードD1からD4のカソード端子が接続され、ソース側にアノード端子が接続されるボディーダイオードD1からD4を備えている。
このフルブリッジ回路20において、電流を供給する側のスイッチング素子Q1及びQ3のドレインは、直流電源21の正電圧側の電源線Vin+に接続され、電流が供給される側のスイッチング素子Q2及びQ4のソースは、直流電源21の負電圧側の電源線Vin−に接続されている。なお、直流電源21には、ノイズ吸収用のコンデンサC1が並列に接続されている。
そして、スイッチング素子Q1のソースとスイッチング素子Q2のドレインとの接続点には、トランス50の一次巻線51の一方の端子aが接続されている。
また、スイッチング素子Q3のソースとスイッチング素子Q4のドレインとの接続点には、電流検出用トランス54の一次巻線55の一方の端子kに接続され、電流検出用トランス54の一次巻線55の他方の端子gは、トランス50の一次巻線51の他方の端子bに接続されている。スイッチング素子Q1からQ4それぞれのゲートに信号G1からG4が、処理ユニット10からドライブ回路11を介して供給される。
これにより、電源装置1は、トランス50の一次巻線51をフルブリッジ回路20により駆動するとともに、一次巻線51に流れる電流を電流検出用トランス54により計測することができる。
また、スイッチング素子Q3のソースとスイッチング素子Q4のドレインとの接続点には、電流検出用トランス54の一次巻線55の一方の端子kに接続され、電流検出用トランス54の一次巻線55の他方の端子gは、トランス50の一次巻線51の他方の端子bに接続されている。スイッチング素子Q1からQ4それぞれのゲートに信号G1からG4が、処理ユニット10からドライブ回路11を介して供給される。
これにより、電源装置1は、トランス50の一次巻線51をフルブリッジ回路20により駆動するとともに、一次巻線51に流れる電流を電流検出用トランス54により計測することができる。
なお、このフルブリッジ回路20は、トランス50の一次巻線51のリーケージインダクタンス(漏れインダクタンス)と、スイッチング素子Q1からQ4のキャパシタンズ成分(寄生容量)とにより、スイッチング素子Q1からQ4のオン/オフ時の過渡状態にだけ共振作用を利用する部分共振型のフルブリッジ回路として構成されている。つまり、制御部101は、スイッチング素子Q1からQ4の寄生容量に蓄積される電荷ができるだけ小さくなるタイミングで、スイッチング素子Q1及びQ4、あるいはスイッチング素子Q2及びQ3をオンにすることにより、スイッチング素子Q1からQ4におけるスイッチング損失を低減している。なお、スイッチング素子Q1からQ4におけるキャパシタンズ成分は、ドレイン・ソース間の容量とゲート・ドレイン間の容量との和である。
そして、フルブリッジ回路20内のスイッチング素子Q1からQ4のそれぞれのゲートには、ドライブ回路11から出力されるゲート信号G1からG4が供給される。これによりスイッチング素子Q1からQ4がオン状態とオフ状態と制御される。このゲート信号G1からG4は、処理ユニット10内の制御部101から出力されるオンオフ制御信号CNT(PWM信号)に基づいて生成される信号である。
このドライブ回路11は、後述する同期整流スイッチ回路61内のスイッチング素子Q5及びQ6をオン状態とオフ状態とに制御するゲート信号G5及びG6も生成する。このゲート信号G5及びG6は、処理ユニット10内の制御部101から出力されるオンオフ制御信号CNTに基づいて生成される信号である。
このドライブ回路11は、後述する同期整流スイッチ回路61内のスイッチング素子Q5及びQ6をオン状態とオフ状態とに制御するゲート信号G5及びG6も生成する。このゲート信号G5及びG6は、処理ユニット10内の制御部101から出力されるオンオフ制御信号CNTに基づいて生成される信号である。
ドライブ回路11は、スイッチング素子Q1からQ4をオン状態とオフ状態とに制御する場合に、スイッチング素子Q1及びQ4がオン状態でかつスイッチング素子Q2及びQ3がオフ状態である期間と、スイッチング素子Q1及びQ4がオフ状態でかつスイッチング素子Q2及びQ3がオン状態である期間とが交互に到来するゲート信号を生成する。これにより、トランス50の一次巻線51の一端から他端に向けて電流が流れ、また、一次巻線51の他端から一端に向けて電流が流れる。トランス50の一次巻線51に方向の異なる電流が交互に流れると、トランス50の二次巻線52、53には、誘起電圧V1、及びV2が発生する。
一次側回路40には、電源線Vin+を介してフルブリッジ回路20に流れる電流を計測するための第1電流検出回路22が設けられている。この第1電流検出回路22は、スイッチング素子Q1からQ4の過電流保護を防ぐための電流検出回路である。この第1電流検出回路22の検出結果に基づいて、処理ユニット10は、電源線Vin+を介してフルブリッジ回路20に所定値以上の過電流が流れたことが検出された場合に、スイッチング素子Q1からQ4を瞬時にオフ状態にするようにドライブ回路11に指示し、スイッチング素子Q1からQ4が過電流により破壊されること防いでいる。
トランス50の一次巻線51と、電流検出用トランス54の一次巻線55とには一次側回路40のフルブリッジ回路20が接続される。トランス50の二次巻線52、53側には、この二次巻線52、53に誘起される電圧を全波整流する同期整流回路60が接続される。電流検出用トランス54の二次巻線56には、電流検出回路70が接続される。
次に、トランス50の二次巻線側の同期整流回路60の構成について説明する。
同期整流回路60は、トランス50の二次巻線52、53、同期整流スイッチ回路61、整流平滑回路(チョークコイルL11とコンデンサC11)、第2電流検出回路62、サージ電圧検出回路63を備える。同期整流回路60は、トランス50の二次巻線52、53に誘起される電圧V1、V2(誘導起電力)を全波整流して直流電圧に変換する。
この同期整流回路60において、同期整流スイッチ回路61を構成するスイッチング素子Q5及びQ6は、制御部101によりオン状態とオフ状態とのタイミングが制御され、トランス50の二次巻線52、53に誘起される電圧V1、V2を同期整流する。同期整流回路60は、同期整流した直流電圧をチョークコイルL11とコンデンサC11で平滑化し、出力端子Out1とOut2を介して、負荷装置80に電力を供給する。
負荷装置80は、例えば、ランプや、モータや、或いは、バッテリ等である。
同期整流回路60は、トランス50の二次巻線52、53、同期整流スイッチ回路61、整流平滑回路(チョークコイルL11とコンデンサC11)、第2電流検出回路62、サージ電圧検出回路63を備える。同期整流回路60は、トランス50の二次巻線52、53に誘起される電圧V1、V2(誘導起電力)を全波整流して直流電圧に変換する。
この同期整流回路60において、同期整流スイッチ回路61を構成するスイッチング素子Q5及びQ6は、制御部101によりオン状態とオフ状態とのタイミングが制御され、トランス50の二次巻線52、53に誘起される電圧V1、V2を同期整流する。同期整流回路60は、同期整流した直流電圧をチョークコイルL11とコンデンサC11で平滑化し、出力端子Out1とOut2を介して、負荷装置80に電力を供給する。
負荷装置80は、例えば、ランプや、モータや、或いは、バッテリ等である。
同期整流スイッチ回路61のスイッチング素子Q5及びQ6は、例えばMOSFETで構成されている。そして、スイッチング素子Q5及びQ6のそれぞれには、ボディーダイオードD5及びD6が並列に接続されている。つまり、スイッチング素子Q5及びQ6のそれぞれは、ドレイン側に対応するダイオードD5及びD6のカソード端子が接続され、ソース側にアノード端子が接続される。
上記同期整流回路60において、トランス50の二次巻線のセンタータップ、つまり、二次巻線52及び二次巻線53の接続点の端子dは、チョークコイルL11の一端に接続され、チョークコイルL11の他端は、コンデンサC11の正電圧側の電極に接続されるとともに、正電圧側の出力端子Out1に接続されている。
また、トランス50の二次巻線52の端子cには、同期整流スイッチ回路61内のスイッチング素子Q6のドレインが接続され、スイッチング素子Q6のソースは、基準電位線GNDを介して、基準電位側の出力端子Out2に接続されている。
また、トランス50の二次巻線53の端子eには、同期整流スイッチ回路61内のスイッチング素子Q5のドレインが接続され、スイッチング素子Q5のソースは、基準電位線GNDを介して出力端子Out2に接続されている。
また、トランス50の二次巻線52の端子cには、同期整流スイッチ回路61内のスイッチング素子Q6のドレインが接続され、スイッチング素子Q6のソースは、基準電位線GNDを介して、基準電位側の出力端子Out2に接続されている。
また、トランス50の二次巻線53の端子eには、同期整流スイッチ回路61内のスイッチング素子Q5のドレインが接続され、スイッチング素子Q5のソースは、基準電位線GNDを介して出力端子Out2に接続されている。
上記構成において、処理ユニット10は、トランス50の二次巻線52、53に電圧V2、V3が誘起されるタイミングに同期して、スイッチング素子Q5及びQ6のオン状態とオフ状態とのタイミングを制御する。このように、スイッチング素子Q5及びQ6をオン状態とオフ状態と制御することにより、ダイオードD5及びD6の順方向電圧Vfにより発生する電力損失を低減することができる。
同期整流回路60には、スイッチング素子Q5(或は、スイッチング素子Q5及びQ6の両方)に流れる電流を計測するための第2電流検出回路62が設けられている。第2電流検出回路62は、計測したスイッチング素子Q5(或は、スイッチング素子Q5及びQ6の両方)に流れる電流を示す信号を処理ユニット10に出力する。
また、同期整流回路60には、スイッチング素子Q5及びQ6のドレイン端子に発生するサージ電圧を検出するサージ電圧検出回路63が設けられている。このサージ電圧検出回路63は、例えば、ピーク値ホールド回路等で構成され、検出したサージ電圧の検出信号を、処理ユニット10に出力する。
次に、電流検出回路70について説明する。
電流検出回路70は、電流検出用トランス54の二次巻線56、整流回路71、ダイオード72、分圧回路73、及び第3電流検出回路74を備える。
ここで、一次巻線51、二次巻線52、53は、トランス50を構成し、一次巻線55、二次巻線56は、電流検出用トランス54を構成する。
電流検出回路70は、電流検出用トランス54の二次巻線56、整流回路71、ダイオード72、分圧回路73、及び第3電流検出回路74を備える。
ここで、一次巻線51、二次巻線52、53は、トランス50を構成し、一次巻線55、二次巻線56は、電流検出用トランス54を構成する。
本実施形態の電源装置1では、電流検出用トランス54と電流検出回路70とを用いて、トランス50の一次巻線51に流れる電流を検出することにより、出力電流Ioを間接的に検出するように構成されている。これは、同期整流回路60のチョークコイルL11に直列に電流検出用トランスを挿入して出力電流Ioを検出する場合、例えば、100Aを超えるような出力電流Ioを検出する場合には、電流検出用トランスの検出値にノイズが重畳することがあり、また、発熱の問題が発生する可能性がある。そこで、トランス50の一次巻線51に流れる一次側電流を電流検出用トランス54で検出することにより、出力電流Ioを検出している。なお、勿論、後述するように、同期整流回路60内で出力電流Ioを検出してもよい。
電流検出回路70は、電流検出用トランス54の二次巻線56の端子m,nに接続される整流回路71と、ダイオード72と分圧回路73と、第3電流検出回路74と、を有している。ダイオード72のアノードは、整流回路71の一方の端子に接続され、カソードは分圧回路73に接続される。分圧回路73は、分圧した結果を表す信号S1を処理ユニット10に出力する。第3電流検出回路74の一端は、整流回路71の一方の端子に接続され、検出した結果を表す信号S2を処理ユニット10に出力する。
整流回路71は、ダイオードブリッジ回路で構成される全波整流回路である。
分圧回路73は、抵抗分圧回路で構成されている。ダイオード72と分圧回路73とで構成される回路は、整流回路71から出力される電流Ictの還流ループを形成する。この分圧回路73から処理ユニット10に出力される信号S1は、例えば、スイッチング素子Q1からQ4の過電流保護用の信号として用いることができる。なお、ダイオード72は、後述する第3電流検出回路74のダイオード741において生じるVf(順方向の電圧降下分)を補償するための電圧補償用のダイオードである。
分圧回路73は、抵抗分圧回路で構成されている。ダイオード72と分圧回路73とで構成される回路は、整流回路71から出力される電流Ictの還流ループを形成する。この分圧回路73から処理ユニット10に出力される信号S1は、例えば、スイッチング素子Q1からQ4の過電流保護用の信号として用いることができる。なお、ダイオード72は、後述する第3電流検出回路74のダイオード741において生じるVf(順方向の電圧降下分)を補償するための電圧補償用のダイオードである。
一方、第3電流検出回路74は、電流検出用トランス54の二次巻線56から整流回路71を介して出力される電流Ictにより、出力電流Ioを間接的に検出するための回路である。
図4Aは、第3電流検出回路74の構成例を示す構成図である。この図4Aに示すように、第3電流検出回路74は、ダイオード741を介して電流Ictにより充電されるコンデンサ742と、コンデンサ742の両端の電圧を検出するための分圧用の抵抗器743、744と、ノイズ吸収用のコンデンサ745と、抵抗器746と、で構成されている。
図4Aは、第3電流検出回路74の構成例を示す構成図である。この図4Aに示すように、第3電流検出回路74は、ダイオード741を介して電流Ictにより充電されるコンデンサ742と、コンデンサ742の両端の電圧を検出するための分圧用の抵抗器743、744と、ノイズ吸収用のコンデンサ745と、抵抗器746と、で構成されている。
ダイオード741のアノードは、第3電流検出回路74の入力端子である。ダイオード741のカソードは、抵抗器743の一端とコンデンサ742の一端とに接続される。ダイオード741は、電流のピークを検出する働きをする。
抵抗器743の他端は、抵抗器744の一端とコンデンサ745の一端と抵抗器746の一端とに接続される。
コンデンサ742の他端、抵抗器744の他端、及びコンデンサ745の他端は、接地される。
コンデンサ742、コンデンサ745、抵抗器743、抵抗器744、及び抵抗器746によって、所望の応答速度で電流を検出する回路が構成される。
抵抗器746の他端は、処理ユニット10のADC110に接続される。
コンデンサ742の他端、抵抗器744の他端、及びコンデンサ745の他端は、接地される。
コンデンサ742、コンデンサ745、抵抗器743、抵抗器744、及び抵抗器746によって、所望の応答速度で電流を検出する回路が構成される。
抵抗器746の他端は、処理ユニット10のADC110に接続される。
また、図4Bは、第3電流検出回路74の動作を説明するための波形図である。図4Bにおいて、横軸は時刻、縦軸は電圧と電流である。
第3電流検出回路74において、図4Bに示す全波整流波形の電流Ictが、整流回路71から第3電流検出回路74に向けて流れると、電流Ictにより第3電流検出回路74のコンデンサ742が充電される。そして、この電流Ictにより充電されるコンデンサ742の両端の電圧Vctは、図4Bに示すように、平滑された電圧波形となる。この電圧Vctは、抵抗器743、744により分圧され、抵抗器744と抵抗器743の接続点N1には、処理ユニット10内のA/D変換器(ADC)110の入力電圧範囲に適合する電圧信号Vscが生成される。なお、抵抗器744には、並列にノイズ吸収用のコンデンサ745が接続されている。
第3電流検出回路74において、図4Bに示す全波整流波形の電流Ictが、整流回路71から第3電流検出回路74に向けて流れると、電流Ictにより第3電流検出回路74のコンデンサ742が充電される。そして、この電流Ictにより充電されるコンデンサ742の両端の電圧Vctは、図4Bに示すように、平滑された電圧波形となる。この電圧Vctは、抵抗器743、744により分圧され、抵抗器744と抵抗器743の接続点N1には、処理ユニット10内のA/D変換器(ADC)110の入力電圧範囲に適合する電圧信号Vscが生成される。なお、抵抗器744には、並列にノイズ吸収用のコンデンサ745が接続されている。
そして、この電圧信号Vscは、抵抗器746を介して、信号S2として、処理ユニット10内のA/D変換器110に入力される。A/D変換器110は、信号S2をA/D変換し、このA/D変換したデジタル値の信号を、制御部101に入力する。
このように、電流検出回路70では、トランス50の一次巻線51に流れる電流を検出することにより、出力電流Ioを間接的に検出することができる。
このように、電流検出回路70では、トランス50の一次巻線51に流れる電流を検出することにより、出力電流Ioを間接的に検出することができる。
上記構成の電源装置1において、処理ユニット10内の制御部101は、ドライブ回路11を介して、フルブリッジ回路20内のスイッチング素子Q1からQ4のそれぞれにゲート信号G1からG4を供給する。つまり、制御部101は、不図示の出力電圧検出回路により、出力電圧Voutを検出し、この出力電圧Voutが一定になるように、スイッチング素子Q1からQ4のオン/オフのタイミング(デューティ比)を制御する。
また、制御部101は、ドライブ回路11を介して、同期整流スイッチ回路61内のスイッチング素子Q5及びQ6のそれぞれにゲート信号G5及びG6を供給する。つまり、制御部101は、スイッチング素子Q5及びQ6のオン/オフのタイミングを制御することにより、スイッチング素子Q5及びQ6に同期整流を行わせる。
また、制御部101は、ドライブ回路11を介して、同期整流スイッチ回路61内のスイッチング素子Q5及びQ6のそれぞれにゲート信号G5及びG6を供給する。つまり、制御部101は、スイッチング素子Q5及びQ6のオン/オフのタイミングを制御することにより、スイッチング素子Q5及びQ6に同期整流を行わせる。
図5は、スイッチング素子Q5及びQ6のゲート信号の波形を示すタイムチャートである。この図5では、横軸に時間tを示し、縦軸に、トランス50の一次巻線51に流れる電流により二次巻線52、53に誘起される電圧波形と、スイッチング素子Q5のゲート信号G5の波形と、スイッチング素子Q6のゲート信号G6の波形と、を並べて示している。なお、各ゲート信号が、ハイ信号(H)の場合に、当該ゲート信号に対応するスイッチング素子がオン状態になり、ロー信号(L)の場合に、当該ゲート信号に対応するスイッチング素子がオフ状態になる。
この図5において、時刻t0では、スイッチング素子Q5及びQ6の両方がオン状態にある。つまり、時刻t0において、スイッチング素子Q5及びQ6とにより、チョークコイルL11に流れる電流の還流ループが形成されている。
図6は、同期整流回路に流れる電流の態様とデッドタイムにおける電流の態様を示す説明図である。例えば、図6の上段に示すように、時刻t0の時点において、電流I1が、スイッチング素子Q5を介して、トランス50の二次巻線53に還流している状態にあるとする。
図6は、同期整流回路に流れる電流の態様とデッドタイムにおける電流の態様を示す説明図である。例えば、図6の上段に示すように、時刻t0の時点において、電流I1が、スイッチング素子Q5を介して、トランス50の二次巻線53に還流している状態にあるとする。
続いて、時刻t0の後の時刻t1において、制御部101は、ゲート信号G5をLにしてスイッチング素子Q5をオフ状態にする。なお、ゲート信号G6はHであり、スイッチング素子Q6はオン状態のままである。この時刻t1において、スイッチング素子Q5がオフ状態になると、図6の下段に示すように、今までスイッチング素子Q5に流れていた電流I1は、ボディーダイオードD5に転流する。
続いて、時刻t1から所定のデッドタイムDT35を経過した時刻t2において、フルブリッジ回路20のスイッチング素子Q2及びQ3がオン状態になる。そして、時刻t2において、フルブリッジ回路20のスイッチング素子Q2及びQ3がオン状態になると、トランス50の二次巻線52、53に、負極性の電圧が誘起される。なお、ここで、負極性の電圧とは、二次巻線52、53の端子eの電位が、端子cの電位よりも高い状態を意味している。このフルブリッジ回路20のスイッチング素子Q2及びQ3のオン状態は、時刻t3まで継続される。
この時刻t2において、二次巻線52、53に、負極性の電圧V2、V3が誘起されると、図6の下段に示すように、スイッチング素子Q5に流れていた電流I1は、二次巻線53に誘起される電圧によりダイオードD5が逆バイアスされて次第に消失する。その一方で、二次巻線52から電流I2が流れ始める。
このように、時刻t1から時刻t2までのデッドタイムDT35において、スイッチング素子Q5がオフ状態に遷移する際に、スイッチング素子Q5に流れる電流I1の態様が変化するとともに、二次巻線52から電流I2が流れ始める。このため、スイッチング素子Q5のドレイン端子に、大きなサージ電圧が発生する。例えば、図8に示すように、スイッチング素子Q5がオフして、ドレイン・ソース間電圧Vdsが、ゼロ電圧に近い値から電圧Voに立ち上がる際に、大きなサージ電圧Vnが発生する。
このように、時刻t1から時刻t2までのデッドタイムDT35において、スイッチング素子Q5がオフ状態に遷移する際に、スイッチング素子Q5に流れる電流I1の態様が変化するとともに、二次巻線52から電流I2が流れ始める。このため、スイッチング素子Q5のドレイン端子に、大きなサージ電圧が発生する。例えば、図8に示すように、スイッチング素子Q5がオフして、ドレイン・ソース間電圧Vdsが、ゼロ電圧に近い値から電圧Voに立ち上がる際に、大きなサージ電圧Vnが発生する。
続いて、時刻t3において、フルブリッジ回路20のスイッチング素子Q2及びQ3がオフ状態になった後、所定のデッドタイムDT25を経過した時刻t4において、スイッチング素子Q5がオン状態になる。なお、スイッチング素子Q6はオン状態のままである。このデッドタイムDT25においては、スイッチング素子Q5及びQ6に流れる電流の態様は変化しないため、デッドタイムDT25にサージ電圧が発生することはない。
そして、時刻t4の後の時刻t5において、制御部101は、ゲート信号G6をLにしてスイッチング素子Q6をオフ状態にする。なお、ゲート信号G5はHであり、スイッチング素子Q5はオン状態のままである。この時刻t5において、スイッチング素子Q6がオフ状態になると、今までスイッチング素子Q6に流れていた電流は、ボディーダイオードD6に転流する。
続いて、時刻t5から所定のデッドタイムDT46を経過した時刻t6において、フルブリッジ回路20のスイッチング素子Q1及びQ4がオン状態になる。そして、時刻t6において、スイッチング素子Q1及びQ4がオン状態になると、トランス50の二次巻線52、53に、正極性の電圧が印加される。なお、ここで、正極性の電圧とは、二次巻線52、53の端子cの電位が、端子eの電位よりも高い状態を意味している。
そして、時刻t5から時刻t6までのデッドタイムDT46において、スイッチング素子Q6がオフ状態になる際に、上述したスイッチング素子Q5がオフする場合と同様にして、スイッチング素子Q6に流れる電流の態様が変化するため、スイッチング素子Q6のドレイン端子に、大きなサージ電圧が発生する。
続いて、時刻t5から所定のデッドタイムDT46を経過した時刻t6において、フルブリッジ回路20のスイッチング素子Q1及びQ4がオン状態になる。そして、時刻t6において、スイッチング素子Q1及びQ4がオン状態になると、トランス50の二次巻線52、53に、正極性の電圧が印加される。なお、ここで、正極性の電圧とは、二次巻線52、53の端子cの電位が、端子eの電位よりも高い状態を意味している。
そして、時刻t5から時刻t6までのデッドタイムDT46において、スイッチング素子Q6がオフ状態になる際に、上述したスイッチング素子Q5がオフする場合と同様にして、スイッチング素子Q6に流れる電流の態様が変化するため、スイッチング素子Q6のドレイン端子に、大きなサージ電圧が発生する。
続いて、時刻t7において、フルブリッジ回路20のスイッチング素子Q1及びQ4がオフ状態になった後、所定のデッドタイムDT16を経過した時刻t8において、スイッチング素子Q6がオン状態になる。なお、スイッチング素子Q5はオン状態のままである。このデッドタイムDT16においては、スイッチング素子Q5及びQ6に流れる電流の態様は変化しないため、デッドタイムDT16にサージ電圧が発生することはない。
その後の時刻t8以降の動作は、上述した時刻t1以降の動作と同じ動作が繰り返される。
その後の時刻t8以降の動作は、上述した時刻t1以降の動作と同じ動作が繰り返される。
また、図7は、記憶部30に記憶されるデッドタイムテーブル31の例を示す説明図である。この図7に示すように、記憶部30には、デッドタイムのデータがテーブルの形式で記憶されている。つまり、同期整流回路60を構成するスイッチング素子Q5及びQ6をオン状態とオフ状態に制御する際に用いられる、デッドタイムDT16と、デッドタイムDT25と、デッドタイムDT46と、デッドタイムDT35とが、電源装置1の出力電流Ioに関連づけられてテーブルの形式で記憶されている。制御部101は、電源装置1の出力電流Ioの大きさに応じて、図7に示すデッドタイムテーブル31を参照して、デッドタイムを設定する。
制御部101は、例えば、出力電流Ioの値がIo3の場合に、デッドタイムDT16及びデッドタイムDT25として、デッドタイムdt3を選択し、デッドタイムDT46及びデッドタイムDT35として、デッドタイムdt13を選択する。そして、制御部101は、図5に示したゲート信号G5及びG6を生成する場合に、デッドタイムdt3及びデッドタイムdt13を用いて、ゲート信号G5及びG6を生成する。
なお、このデッドタイムテーブル31は、記憶部30内において、EEPROM(Electrically Erasable Programmable Read−Only Memory)に記憶されている。
なお、このデッドタイムテーブル31は、記憶部30内において、EEPROM(Electrically Erasable Programmable Read−Only Memory)に記憶されている。
また、デッドタイムテーブル31に記憶されるデッドタイムの初期値のデータは、例えばドライブ回路11の遅延時間のバラツキの平均値と、スイッチング素子Q4及びQ5の特性のバラツキの平均値とに対応して、最適デッドタイムとして推定される値を用いることができる。この初期値のデータは、出力電流値ゼロ(0)、Io1、Io2、Io3、Io4、Io5,Io6毎に設定される値である。つまり、デッドタイムテーブル31に記憶される初期値のデータは、ドライブ回路11の遅延時間と、スイッチング素子Q4及びQ5の特性とが上記平均値に一致する場合に、最適なデッドタイムとなる。
図8は、デッドタイムの変更時のスイッチング素子のドレイン・ソース間電圧Vdsの例を示す波形図である。この波形図は、例えば、スイッチング素子Q5のドレイン・ソース間電圧Vdsの波形の例である。図8において、横軸は時刻、縦軸は電圧である。
この波形図に示すように、スイッチング素子Q1のドレイン・ソース間電圧は、オン状態にあるゼロ電圧に近い値から、オフ状態の電圧Voに上昇する際に、サージ電圧V1〜V4を発生する。この図8に示すように、デッドタイムDTを変化させた場合に、サージ電圧V1〜V4のピーク値が変化する。
この波形図に示すように、スイッチング素子Q1のドレイン・ソース間電圧は、オン状態にあるゼロ電圧に近い値から、オフ状態の電圧Voに上昇する際に、サージ電圧V1〜V4を発生する。この図8に示すように、デッドタイムDTを変化させた場合に、サージ電圧V1〜V4のピーク値が変化する。
時刻t11〜t12の波形は、デッドタイムがDT−3、すなわち、「基準デッドタイム−3×ΔT」に設定されたときの波形である。デッドタイムがDT−3のとき、サージ電圧のピーク値はV1である。ここで、ΔTは、所定の単位時間ΔTである。時刻t13〜t14の波形は、デッドタイムがDT−2、すなわち、「基準デッドタイム−2×ΔT」に設定されたときの波形である。デッドタイムがDT−2のとき、サージ電圧のピーク値はV2である。時刻t15〜t16の波形は、デッドタイムがDT−1、すなわち、「基準デッドタイム−1×ΔT」に設定されたときの波形である。デッドタイムがDT−1のとき、サージ電圧のピーク値はV3である。時刻t17〜t18の波形は、デッドタイムがDT、すなわち、「基準デッドタイム」に設定されたときの波形である。デッドタイムがDTのとき、サージ電圧のピーク値はV4である。また、電圧値V1は電圧値V2より高く、電圧値V2は電圧値V3より高く、電圧値V3は電圧値V4より高い。すなわち、図8に示した例では、デッドタイムがDT−3のときがサージ電圧のピーク値が最も高く、デッドタイムがDTのときがサージ電圧のピーク値が最も低い。
また、図9は、デッドタイムを変化させた場合のサージ電圧の測定例を示す説明図である。この図9に示す例では、出力電流Ioが一定の条件の基で、基準となるデッドタイム(基準デッドタイム)を、+方向(時間を延ばす方向)と、−方向(時間を短くする方向)とに、所定の時間ΔTを単位時間として変化させている。
この図9に示す例では、デッドタイムを、基準デッドタイムから+方向に、+3(基準デッドタイム+3×ΔT)まで変化させ、−方向に、−3(基準デッドタイム−3×ΔT)まで変化させている。
そして、検査装置2は、デッドタイムの時間幅に応じて変化するサージ電圧eを測定する。この図9に示す例では、デッドタイムが「0(基準デッドタイム)」の場合に、サージ電圧が最も小さくなり、デッドタイムが「−3(基準デッドタイム−3×ΔT)」の場合に、サージ電圧が最も大きくなる。
この図9に示す例では、デッドタイムを、基準デッドタイムから+方向に、+3(基準デッドタイム+3×ΔT)まで変化させ、−方向に、−3(基準デッドタイム−3×ΔT)まで変化させている。
そして、検査装置2は、デッドタイムの時間幅に応じて変化するサージ電圧eを測定する。この図9に示す例では、デッドタイムが「0(基準デッドタイム)」の場合に、サージ電圧が最も小さくなり、デッドタイムが「−3(基準デッドタイム−3×ΔT)」の場合に、サージ電圧が最も大きくなる。
図10は、デッドタイムを変化させた場合のサージ電圧の変化と、スイッチング素子の特性のバラツキによるサージ電圧の変化の例を示すグラフである。図10の上段は、デッドタイムを変化させた場合のサージ電圧の変化を示すグラフであり、図9に示したサージ電圧eの測定結果をグラフで示した図ある。
この図10の上段では、横軸に、デッドタイムの変化を示し、縦軸にサージ電圧のレベルを示している。この図10の上段では、基準となるデッドタイムを0とし、この基準となるデッドタイムを、+方向と、−方向とに、所定の時間ΔTを単位時間として変化させた場合のサージ電圧の変化特性を示している。また、縦軸において、符号e1からe9は、サージ電圧のレベルを示している。
この図10の上段の特性曲線A1に示すように、デッドタイムを変化させることにより、サージ電圧eが変化し、この例では、デッドタイムがゼロ(0)、つまり、デッドタイムが基準デッドタイムに一致する場合に、サージ電圧が最も小さくなる。
この図10の上段では、横軸に、デッドタイムの変化を示し、縦軸にサージ電圧のレベルを示している。この図10の上段では、基準となるデッドタイムを0とし、この基準となるデッドタイムを、+方向と、−方向とに、所定の時間ΔTを単位時間として変化させた場合のサージ電圧の変化特性を示している。また、縦軸において、符号e1からe9は、サージ電圧のレベルを示している。
この図10の上段の特性曲線A1に示すように、デッドタイムを変化させることにより、サージ電圧eが変化し、この例では、デッドタイムがゼロ(0)、つまり、デッドタイムが基準デッドタイムに一致する場合に、サージ電圧が最も小さくなる。
一方、ドライブ回路11の遅延時間や、スイッチング素子Q5及びQ6の特性のバラツキにより、デッドタイムに対応するサージ電圧の特性が変化する。
例えば、図10の下段の特性曲線B1に示すように、スイッチング素子の特性のバラツキにより、デッドタイムが+1(基準デッドタイム+ΔT)の時に、サージ電圧が最小になることがある。
このような場合、検査装置2は、「基準デッドタイム+ΔT」のデッドタイムを、サージ電圧eが最小となる最適デッドタイムと判定し、この最適デッドタイムと、この最適デッドタイムが適用される出力電流値の情報とを、電源装置1に通知する。電源装置1は、検査装置2から受信した最適デッドタイムと出力電流値の情報に基づいて、記憶部30内のデッドタイムテーブル31を最適デッドタイムのデータに書き換える。
例えば、図10の下段の特性曲線B1に示すように、スイッチング素子の特性のバラツキにより、デッドタイムが+1(基準デッドタイム+ΔT)の時に、サージ電圧が最小になることがある。
このような場合、検査装置2は、「基準デッドタイム+ΔT」のデッドタイムを、サージ電圧eが最小となる最適デッドタイムと判定し、この最適デッドタイムと、この最適デッドタイムが適用される出力電流値の情報とを、電源装置1に通知する。電源装置1は、検査装置2から受信した最適デッドタイムと出力電流値の情報に基づいて、記憶部30内のデッドタイムテーブル31を最適デッドタイムのデータに書き換える。
なお、デッドタイムには、図5に示したように、デッドタイムDT35と、デッドタイムDT25、デッドタイムDT46と、デッドタイムDT16との4種類のデッドタイムがある。このうち、デッドタイムDT25とデッドタイムDT16は、サージ電圧の発生とは無関係である。このため、検査装置2は、デッドタイムDT35とデッドタイムDT46のそれぞれについて、最適デッドタイムの判定を行う。
また、図11は、最適デッドタイムの設定処理の流れを示すフローチャートであり、上述した電源装置1と検査装置2とにおける最適デッドタイムの設定処理の流れを、フローチャートで示したものである。
なお、最適デッドタイムの設定処理は、デッドタイムDT35とデッドタイムDT46とについて行われるが、最適デッドタイムの設定の順番は、何れが先であってもよく、例えば、デッドタイムDT35を設定した後に、デッドタイムDT46の設定を行うことができる。
なお、最適デッドタイムの設定処理は、デッドタイムDT35とデッドタイムDT46とについて行われるが、最適デッドタイムの設定の順番は、何れが先であってもよく、例えば、デッドタイムDT35を設定した後に、デッドタイムDT46の設定を行うことができる。
以下、図11を参照して、最適デッドタイムの設定処理の手順について説明する。
なお、図2に示すように、電源装置1の入力側に、入力電圧Vinを測定する電圧計5と、入力電流Iinを測定する電流計6とが予め配置され、また、電源装置1の出力側に、出力電圧Voutを測定する電圧計7と、出力電流Ioを測定する電流計8とが予め配置されているものとする。
なお、図2に示すように、電源装置1の入力側に、入力電圧Vinを測定する電圧計5と、入力電流Iinを測定する電流計6とが予め配置され、また、電源装置1の出力側に、出力電圧Voutを測定する電圧計7と、出力電流Ioを測定する電流計8とが予め配置されているものとする。
まず、最初に、電源装置1及び検査装置2は、入力電圧Vinと、出力電圧Voutと、出力電流Ioとが一定になるように設定する(ステップS110)。例えば、負荷装置80として、電子負荷装置を用いて、出力電流Ioが一定になるようにする。
電源装置1の制御部101は、出力電流Ioに応じたデッドタイムを、デッドタイムテーブル31から読み出し、ドライブ回路11を介して、ゲート信号G5及びG6を生成する。なお、この最適デッドタイムの設定処理の開始の時点において、デッドタイムは、基準デッドタイムとなる。
電源装置1の制御部101は、出力電流Ioに応じたデッドタイムを、デッドタイムテーブル31から読み出し、ドライブ回路11を介して、ゲート信号G5及びG6を生成する。なお、この最適デッドタイムの設定処理の開始の時点において、デッドタイムは、基準デッドタイムとなる。
続いて、検査装置2は、基準デッドタイムにおいて、電源装置1内のサージ電圧検出回路63により検出されたサージ電圧の検出値のデータを、処理ユニット10の送信部104から取得する。検査装置2は、この処理ユニット10から取得したサージ電圧の検出値のデータに基づいて、同期整流回路60のスイッチング素子において発生するサージ電圧の大きさを測定する(ステップS120)。検査装置2は、このサージ電圧の測定データを記憶部205に記憶する。
続いて、検査装置2は、デッドタイムを現在のデッドタイムを増加方向に+1(ΔT増加)するように電源装置1に指示する(ステップS130)。このステップS130の処理が最初に行われる場合、デッドタイムは、「基準デッドタイム+1×ΔT」となる。
続いて、電源装置1は、検査装置2からの指示に基づいて、現在のデッドタイムを+1(ΔT増加)した新たなデッドタイムをデッドタイムテーブル31に記憶して、デッドタイムを変更する。電源装置1は、この変更されたデッドタイムに基づいて、ゲート信号G5及びG6を生成し、スイッチング素子Q5及びQ6を駆動する(ステップS140)。
続いて、電源装置1は、検査装置2からの指示に基づいて、現在のデッドタイムを+1(ΔT増加)した新たなデッドタイムをデッドタイムテーブル31に記憶して、デッドタイムを変更する。電源装置1は、この変更されたデッドタイムに基づいて、ゲート信号G5及びG6を生成し、スイッチング素子Q5及びQ6を駆動する(ステップS140)。
続いて、検査装置2は、サージ電圧検出回路63により検出されたサージ電圧の検出値のデータを処理ユニット10から取得し、この検出値のデータに基づいて、同期整流回路60のスイッチング素子において発生するサージ電圧の大きさを測定する(ステップS150)。検査装置2は、このサージ電圧の測定データを記憶部205に記憶する。
続いて、検査装置2は、デッドタイムを+3(基準デッドタイム+3×ΔT)まで変更したか否かを判定する(ステップS160)。そして、ステップS160の判定処理において、デッドタイムを+3まで変更していないと判定された場合(ステップS160:NO)、検査装置2は、ステップS130の処理に戻り、デッドタイムの変更と、サージ電圧の測定処理とを継続する。
続いて、検査装置2は、デッドタイムを+3(基準デッドタイム+3×ΔT)まで変更したか否かを判定する(ステップS160)。そして、ステップS160の判定処理において、デッドタイムを+3まで変更していないと判定された場合(ステップS160:NO)、検査装置2は、ステップS130の処理に戻り、デッドタイムの変更と、サージ電圧の測定処理とを継続する。
一方、ステップS160の判定処理において、デッドタイムを+3まで変更したと判定された場合(ステップS160:YES)、検査装置2は、ステップS170の処理に移行する。
そして、検査装置2は、デッドタイムを1にする(ステップS170)。また、検査装置2は、ステップS200において−3ではないと判定された場合、デッドタイムを−1だけ減算する。例えば、デッドタイムが−1の場合、この処理によってデッドタイムは、−2になる。
続いて、電源装置1は、−1にしたデッドタイムまたは1減算したデッドタイムをデッドタイムテーブル31に記憶し、デッドタイムを変更する。電源装置1は、この変更したデッドタイムに基づいて、ゲート信号G5及びG6を生成し、スイッチング素子Q5及びQ6を駆動する(ステップS180)。
そして、検査装置2は、デッドタイムを1にする(ステップS170)。また、検査装置2は、ステップS200において−3ではないと判定された場合、デッドタイムを−1だけ減算する。例えば、デッドタイムが−1の場合、この処理によってデッドタイムは、−2になる。
続いて、電源装置1は、−1にしたデッドタイムまたは1減算したデッドタイムをデッドタイムテーブル31に記憶し、デッドタイムを変更する。電源装置1は、この変更したデッドタイムに基づいて、ゲート信号G5及びG6を生成し、スイッチング素子Q5及びQ6を駆動する(ステップS180)。
続いて、検査装置2は、サージ電圧検出回路63により検出されたサージ電圧の検出値のデータを処理ユニット10から取得し、この検出値のデータに基づいて、同期整流回路60のスイッチング素子において発生するサージ電圧の大きさを測定する。検査装置2は、このサージ電圧の測定データを記憶部205に記憶する(ステップS190)。
続いて、検査装置2は、デッドタイムを−3(基準デッドタイム−3×ΔT)まで変更したか否かを判定する(ステップS200)。そして、ステップS200の判定処理において、デッドタイムを−3まで変更していないと判定された場合(ステップS200:NO)、検査装置2は、ステップS170の処理に戻り、デッドタイムの変更と、サージ電圧の測定処理とを継続する。
続いて、検査装置2は、デッドタイムを−3(基準デッドタイム−3×ΔT)まで変更したか否かを判定する(ステップS200)。そして、ステップS200の判定処理において、デッドタイムを−3まで変更していないと判定された場合(ステップS200:NO)、検査装置2は、ステップS170の処理に戻り、デッドタイムの変更と、サージ電圧の測定処理とを継続する。
一方、ステップS200の判定処理において、デッドタイムを−3まで変更したと判定された場合(ステップS200:YES)、検査装置2は、ステップS210の処理に移行する。
そして、検査装置2は、デッドタイムを基準デッドタイムから±3方向に変化させて測定したサージ電圧の測定データに基づいて、サージ電圧が最も小さくなるデッドタイムを判定する。つまり、検査装置2は、サージ電圧が最も小さくなるデッドタイムを最適デッドタイムと判定する(ステップS210)。
続いて、検査装置2は、最適デッドタイムの情報を電源装置1に通知する(ステップS220)。
続いて、電源装置1は、検査装置2から通知された最適デッドタイムを、記憶部30内のデッドタイムテーブル31に書き込む(ステップS230)。
そして、このステップS230の処理を実行した後に、電源装置1と検査装置2とは、このPCS40の最適デッドタイムの設定処理を終える。
そして、検査装置2は、デッドタイムを基準デッドタイムから±3方向に変化させて測定したサージ電圧の測定データに基づいて、サージ電圧が最も小さくなるデッドタイムを判定する。つまり、検査装置2は、サージ電圧が最も小さくなるデッドタイムを最適デッドタイムと判定する(ステップS210)。
続いて、検査装置2は、最適デッドタイムの情報を電源装置1に通知する(ステップS220)。
続いて、電源装置1は、検査装置2から通知された最適デッドタイムを、記憶部30内のデッドタイムテーブル31に書き込む(ステップS230)。
そして、このステップS230の処理を実行した後に、電源装置1と検査装置2とは、このPCS40の最適デッドタイムの設定処理を終える。
そして、検査装置2は、上記ステップS110からS230までの処理を、異なる幾つかの出力電流Ioに対して繰り返し実行し、それぞれの電流値に応じた最適デッドタイムを判定して電源装置1に通知する。
電源装置1は、検査装置2から取得した最適デッドタイムをデッドタイムテーブル31に書き込むことにより、デッドタイムテーブル31に最適デッドタイムを設定する。
電源装置1は、検査装置2から取得した最適デッドタイムをデッドタイムテーブル31に書き込むことにより、デッドタイムテーブル31に最適デッドタイムを設定する。
なお、検査装置2は、異なる幾つかの出力電流Ioに対してデッドタイムの補正を行う場合に、測定対象となる1つ目の出力電流Ioに対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときにサージ電圧が最も小さくなったかを記憶してもよい。例えば、デッドタイムを正方向に変化させたときにサージ電圧が最も小さくなると判定された場合、検査装置2は、2つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、サージ電圧が下がり始め、ボトム点を迎えたことが検出された時点でデッドタイムの調整を終了してもよい。
[第2実施形態]
図3に示した電源装置1では、トランス50の一次巻線51に流れる電流を、電流検出用トランス54と電流検出回路70とを用いて検出することにより、出力電流Ioを間接的に測定している。勿論、出力電流Ioは、同期整流回路60内に電流検出回路を設けて検出してもよい。
図3に示した電源装置1では、トランス50の一次巻線51に流れる電流を、電流検出用トランス54と電流検出回路70とを用いて検出することにより、出力電流Ioを間接的に測定している。勿論、出力電流Ioは、同期整流回路60内に電流検出回路を設けて検出してもよい。
図12は、本発明の第2実施形態に係る電源装置1Aの構成例を示す構成図である。
この図12に示す電源装置1Aは、図3に示す電源装置1と比較すると、図3に示す一次巻線51側の電流検出用トランス54と、電流検出回路70とを除外し、代わりに、同期整流回路60内に、電流検出用トランス64と、出力電流検出回路65とを新たに追加した点が構成上で異なる。また、図3に示す第1電流検出回路22と、第2電流検出回路62とを省略した点が構成上で異なる。
他の構成は、図3に示す電源装置1と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
この図12に示す電源装置1Aは、図3に示す電源装置1と比較すると、図3に示す一次巻線51側の電流検出用トランス54と、電流検出回路70とを除外し、代わりに、同期整流回路60内に、電流検出用トランス64と、出力電流検出回路65とを新たに追加した点が構成上で異なる。また、図3に示す第1電流検出回路22と、第2電流検出回路62とを省略した点が構成上で異なる。
他の構成は、図3に示す電源装置1と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
この図12に示す電源装置1Aでは、チョークコイルL11と出力端子Out1との間に電流検出用トランス64を挿入し、この電流検出用トランス64により、電源装置1Aから負荷装置80に流れる出力電流Ioを検出する。
電流検出用トランス64の二次巻線側には、二次巻側に流れる電流の還流ループを形成するとともに、出力電流Ioの電流値を検出するための出力電流検出回路65が接続されている。この出力電流検出回路65には、例えば、図4に示した第3電流検出回路74と同様な回路が内蔵されており、出力電流検出回路65により検出された電流信号Isが、処理ユニット10に入力される。
そして、上記電源装置1Aにおけるサージ電圧を最小にするための最適デッドタイムの設定動作は、出力電流Ioを同期整流回路60内の電流検出用トランス64で検出する点を除いて、第1実施形態の電源装置1と同様にして行われる。このため、重複する説明は、省略する。
このように、第2実施形態の電源装置1Aでは、出力端子Out1から負荷装置80に流れる出力電流Ioを直接検出することにより、出力電流Ioの値に応じた最適デッドタイムを設定することができる。
電流検出用トランス64の二次巻線側には、二次巻側に流れる電流の還流ループを形成するとともに、出力電流Ioの電流値を検出するための出力電流検出回路65が接続されている。この出力電流検出回路65には、例えば、図4に示した第3電流検出回路74と同様な回路が内蔵されており、出力電流検出回路65により検出された電流信号Isが、処理ユニット10に入力される。
そして、上記電源装置1Aにおけるサージ電圧を最小にするための最適デッドタイムの設定動作は、出力電流Ioを同期整流回路60内の電流検出用トランス64で検出する点を除いて、第1実施形態の電源装置1と同様にして行われる。このため、重複する説明は、省略する。
このように、第2実施形態の電源装置1Aでは、出力端子Out1から負荷装置80に流れる出力電流Ioを直接検出することにより、出力電流Ioの値に応じた最適デッドタイムを設定することができる。
[第3実施形態]
上述した第1実施形態及び第2実施形態では、トランス50の一次巻線51をフルブリッジ回路20で駆動する例について説明したが、本発明は、トランス50の一次巻線51を、ハーフブリッジ回路で駆動する場合においても、適用できるものである。
上述した第1実施形態及び第2実施形態では、トランス50の一次巻線51をフルブリッジ回路20で駆動する例について説明したが、本発明は、トランス50の一次巻線51を、ハーフブリッジ回路で駆動する場合においても、適用できるものである。
図13は、本発明の第3実施形態に係る電源装置1Bの構成例を示す構成図である。
この図13に示すハーフブリッジ回路20Aを備える電源装置1Bの回路構成は、一般的によく知られたものである。このハーフブリッジ回路20Aは、スイッチング素子Q1及びQ2を交互にオン、オフし、コンデンサC2及びC3に蓄積された電荷により、トランス50の一次巻線51を駆動する。そして、二次巻線52及び53に誘起される電圧を、同期整流回路60により全波整流し、チョークコイルL11を介して負荷装置80に給電する。
また、同期整流回路60と電流検出回路70の構成は、図3に示す電源装置1と同様であり、その動作についても同様である。このため、重複する説明は、省略する。
このように、トランス50に一次側にハーフブリッジ回路20Aを用いた電源装置1Bにおいても、同期整流回路60において、サージ電圧を最小にする最適デッドタイムを設定することができる。
この図13に示すハーフブリッジ回路20Aを備える電源装置1Bの回路構成は、一般的によく知られたものである。このハーフブリッジ回路20Aは、スイッチング素子Q1及びQ2を交互にオン、オフし、コンデンサC2及びC3に蓄積された電荷により、トランス50の一次巻線51を駆動する。そして、二次巻線52及び53に誘起される電圧を、同期整流回路60により全波整流し、チョークコイルL11を介して負荷装置80に給電する。
また、同期整流回路60と電流検出回路70の構成は、図3に示す電源装置1と同様であり、その動作についても同様である。このため、重複する説明は、省略する。
このように、トランス50に一次側にハーフブリッジ回路20Aを用いた電源装置1Bにおいても、同期整流回路60において、サージ電圧を最小にする最適デッドタイムを設定することができる。
つまり、本発明の電源装置は、二次巻線52、53側に同期整流回路60を備える電源装置であればよく、トランス50の一次巻線51を駆動する回路は、どのような構成の回路であってもよい。例えば、電源装置は、一次巻線51をフィードフォワード方式や、プッシュプル方式で駆動する電源装置であってもよい。
以上、説明したように、本実施形態の電源装置1、1A、1Bでは、スイッチング素子Q5及びQ6の最適なデッドタイムを決定するための回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。つまり、電源装置は、ドライブ回路の遅延時間やスイッチング素子の特性に応じて、製品毎にデッドタイムを最適値に補正することが可能になる。このため、電源装置は、低耐圧のスイッチング素子の使用が可能になり、高効率化にも寄与する。
なお、ここで、本発明と上記実施形態との対応関係について補足して説明する。上記実施形態において、本発明における電源装置は、電源装置1、電源装置1A、又は、電源装置1Bが対応する。また、本発明における第1デッドタイムは、記憶部30のデッドタイムテーブル31に記憶されるデータであって、最適デッドタイムに書き換えられる前のデッドタイムのデータが対応する。また、第2デッドタイムは、検査装置2により判定された最適デッドタイムが対応し、記憶部30のデッドタイムテーブル31は、最終的に、この最適デッドタイムに書き換えられる。
また、本発明におけるスイッチング素子は、同期整流スイッチ回路61内のスイッチング素子Q5及びQ6が対応する。また、本発明における検出部は、サージ電圧検出回路63が対応する。
また、本発明におけるスイッチング素子は、同期整流スイッチ回路61内のスイッチング素子Q5及びQ6が対応する。また、本発明における検出部は、サージ電圧検出回路63が対応する。
(1)そして、上記実施形態において、電源装置1は、同期整流を行うスイッチング素子Q5及びQ6の第1デッドタイムを記憶する記憶部30と、スイッチング素子Q5及びQ6に発生するサージ電圧値を検出する検出部(サージ電圧検出回路63)と、検出部(サージ電圧検出回路63)が検出したサージ電圧値を示す情報を出力する送信部104と、上記サージ電圧値を示す情報に基づいて設定された第2デッドタイム(最適デッドタイム)の情報を取得する取得部201と、記憶部30に記憶された第1デッドタイムを取得部102が取得した第2デッドタイムに書き換える書換部103と、記憶部30に記憶された第2デッドタイムに応じてスイッチング素子Q5及びQ6を制御する制御部101と、を備える。
このような構成の電源装置1では、同期整流を行うスイッチング素子Q5及びQ6に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、外部に出力する。また、電源装置1は、上記サージ電圧値を示す情報に基づいて設定された第2デッドタイム(最適デッドタイム)の情報を外部から入力し、記憶部30に記憶された第1デッドタイムを第2デッドタイムに書き換える。制御部101は、第2デッドタイムに応じてスイッチング素子Q5及びQ6を制御する。
これにより、電源装置1は、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、サージ電圧が最小になる第2デッドタイム(最適デッドタイム)を製品毎に設定できる。
このような構成の電源装置1では、同期整流を行うスイッチング素子Q5及びQ6に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、外部に出力する。また、電源装置1は、上記サージ電圧値を示す情報に基づいて設定された第2デッドタイム(最適デッドタイム)の情報を外部から入力し、記憶部30に記憶された第1デッドタイムを第2デッドタイムに書き換える。制御部101は、第2デッドタイムに応じてスイッチング素子Q5及びQ6を制御する。
これにより、電源装置1は、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、サージ電圧が最小になる第2デッドタイム(最適デッドタイム)を製品毎に設定できる。
(2)また、上記実施形態において、取得部201は、第2デッドタイム(最適デッドタイム)を取得する際に、送信部104からサージ電圧値を示す情報を入力するデッドタイム設定部(検査装置2)であってサージ電圧値を示す情報に基づいて第2デッドタイムを判定する検査装置2から、上記第2デッドタイムの情報を入力する。
このような構成の電源装置1であれば、デッドタイム設定部(検査装置2)が、送信部104からサージ電圧値を示す情報を入力し、このサージ電圧値の情報に基づいて第2デッドタイムを判定する。電源装置1の取得部102は、デッドタイム設定部(検査装置2)から第2デッドタイムの情報を取得して、この第2デッドタイムを記憶部30に記憶する。
これにより、デッドタイム設定部(検査装置2)は、サージ電圧が最小になる第2デッドタイム(最適デッドタイム)を、サージ電圧の検出値に基づいて決定し、電源装置1は、この第2デッドタイムの情報をデッドタイム設定部(検査装置2)から取得して記憶部30に記憶することができる。
このような構成の電源装置1であれば、デッドタイム設定部(検査装置2)が、送信部104からサージ電圧値を示す情報を入力し、このサージ電圧値の情報に基づいて第2デッドタイムを判定する。電源装置1の取得部102は、デッドタイム設定部(検査装置2)から第2デッドタイムの情報を取得して、この第2デッドタイムを記憶部30に記憶する。
これにより、デッドタイム設定部(検査装置2)は、サージ電圧が最小になる第2デッドタイム(最適デッドタイム)を、サージ電圧の検出値に基づいて決定し、電源装置1は、この第2デッドタイムの情報をデッドタイム設定部(検査装置2)から取得して記憶部30に記憶することができる。
(3)また、上記実施形態において、第2デッドタイム(最適デッドタイム)は、電源装置1への入力電圧Vin、電源装置1からの出力電圧Vout、及び電源装置1からの出力電流Ioを一定に保った状態で、記憶部30に記憶された第1デッドタイムが変化させられたときに、サージ電圧値が最も小さくなる値である。
このような構成の電源装置あれば、電源装置1への入力電圧Vin、電源装置1からの出力電圧Vout、及び電源装置1からの出力電流Ioを一定に保った状態で、デッドタイムを変化させてサージ電圧を検出する。そして、電源装置1は、サージ電圧が最も小さくなるときのデッドタイムの情報を、取得部102により取得し、この第2デッドタイム(最適デッドタイム)を記憶部30に記憶する。
これにより、第2デッドタイム(最適デッドタイム)が、入出力電圧の変動や負荷変動の影響がない状態において判定され、電源装置1は、正確な第2デッドタイム(最適デッドタイム)を取得することができる。
このような構成の電源装置あれば、電源装置1への入力電圧Vin、電源装置1からの出力電圧Vout、及び電源装置1からの出力電流Ioを一定に保った状態で、デッドタイムを変化させてサージ電圧を検出する。そして、電源装置1は、サージ電圧が最も小さくなるときのデッドタイムの情報を、取得部102により取得し、この第2デッドタイム(最適デッドタイム)を記憶部30に記憶する。
これにより、第2デッドタイム(最適デッドタイム)が、入出力電圧の変動や負荷変動の影響がない状態において判定され、電源装置1は、正確な第2デッドタイム(最適デッドタイム)を取得することができる。
(4)また、本発明の電源装置1において、記憶部30には、出力電流と第1デッドタイムとの関係が、出力電流毎に記憶され、書換部103は、記憶部30に記憶された出力電流毎の第1デッドタイムを取得部102が取得した出力電流毎の第2デッドタイムにそれぞれ書き換えることを特徴とする。
このような構成の電源装置1であれば、記憶部30には、出力電流と第1デッドタイムとの関係が、出力電流毎に記憶される。そして、電源装置1は、取得部102により、出力電流毎の第2デッドタイムの情報を取得し、記憶部30に記憶された出力電流毎の第1デッドタイムを、取得部102が取得した出力電流毎の第2デッドタイムにそれぞれ書き換える。
これにより、電源装置1では、記憶部30に記憶された第1デッドタイムを2デッドタイムに書き換えることにより、出力電流毎に、第2デッドタイム(最適デッドタイム)を設定することができる。
このような構成の電源装置1であれば、記憶部30には、出力電流と第1デッドタイムとの関係が、出力電流毎に記憶される。そして、電源装置1は、取得部102により、出力電流毎の第2デッドタイムの情報を取得し、記憶部30に記憶された出力電流毎の第1デッドタイムを、取得部102が取得した出力電流毎の第2デッドタイムにそれぞれ書き換える。
これにより、電源装置1では、記憶部30に記憶された第1デッドタイムを2デッドタイムに書き換えることにより、出力電流毎に、第2デッドタイム(最適デッドタイム)を設定することができる。
(5)また、本発明の検査装置2は、同期整流を行うスイッチング素子(Q5及びQ6)の第1デッドタイムが外部入力されるデッドタイムの情報により変更可能な電源装置1に対して、第1デッドタイムを変更するように指示するとともに、スイッチング素子(Q5及びQ6)に発生するサージ電圧の検出値の情報を電源装置1から入力してサージ電圧を測定する測定部202と、測定部202により測定されたサージ電圧の測定結果に基づいて、サージ電圧が最も小さくなる第2デッドタイムを判定する判定部203と、第2デッドタイムの情報を電源装置1に通知して、電源装置1において第1デッドタイムを第2デッドタイムに設定させる書込部204と、を備えることを特徴とする。
このような構成の検査装置2は、電源装置1に対して、同期整流を行うスイッチング素子(Q5及びQ6)の第1デッドタイムを変更するように指示して、このスイッチング素子に発生するサージ電圧を測定する。そして、検査装置2は、サージ電圧の測定結果に基づいて、サージ電圧が最も小さくなる第2デッドタイム(最適デッドタイム)を判定し、この2デッドタイムの情報を電源装置1に通知する。電源装置1は、記憶部30に記憶された第1デッドタイムのデータを第2デッドタイム(最適デッドタイム)に書き換える。
これにより、検査装置2は、電源装置1の同期整流を行うスイッチング素子(Q5及びQ6)のデッドタイムを変更させながら、スイッチング素子(Q5及びQ6)に発生するサージ電圧を測定することにより、第2デッドタイム(最適デッドタイム)を判定することができる。そして、検査装置2は、この第2デッドタイムを電源装置1に設定させることができる。
このため、電源装置1において、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、同期整流を行うスイッチング素子に発生するサージ電圧が最小になる最適デッドタイムを製品毎に設定することができる。
このような構成の検査装置2は、電源装置1に対して、同期整流を行うスイッチング素子(Q5及びQ6)の第1デッドタイムを変更するように指示して、このスイッチング素子に発生するサージ電圧を測定する。そして、検査装置2は、サージ電圧の測定結果に基づいて、サージ電圧が最も小さくなる第2デッドタイム(最適デッドタイム)を判定し、この2デッドタイムの情報を電源装置1に通知する。電源装置1は、記憶部30に記憶された第1デッドタイムのデータを第2デッドタイム(最適デッドタイム)に書き換える。
これにより、検査装置2は、電源装置1の同期整流を行うスイッチング素子(Q5及びQ6)のデッドタイムを変更させながら、スイッチング素子(Q5及びQ6)に発生するサージ電圧を測定することにより、第2デッドタイム(最適デッドタイム)を判定することができる。そして、検査装置2は、この第2デッドタイムを電源装置1に設定させることができる。
このため、電源装置1において、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、同期整流を行うスイッチング素子に発生するサージ電圧が最小になる最適デッドタイムを製品毎に設定することができる。
(6)また、本発明の検査装置2において、測定部202は、電源装置1への入力電圧、電源装置からの出力電圧、及び電源装置1からの出力電流を一定に保った状態で、電源装置1に対して、第1デッドタイムを変更するように指示してサージ電圧を測定し、判定部203は、測定部202により測定されたサージ電圧の測定値に基づいて、サージ電圧が最も小さくなる第2デッドタイムを判定することを特徴とする。
このような構成の検査装置2であれば、検査装置2は、電源装置1への入力電圧、電源装置1からの出力電圧、及び電源装置からの出力電流を一定に保った状態で、電源装置1に対して第1デッドタイムを変更するように指示してサージ電圧を測定し、サージ電圧が最も小さくなるときのデッドタイムを第2デッドタイム(最適デッドタイム)ムと判定する。
これにより、検査装置2は、電源装置1の入出力電圧の変動や負荷変動の影響がない状態において、最適デッドタイム(第2デッドタイム)を判定することができる。このため、電源装置1は、正確な第2デッドタイムを取得することができる。
このような構成の検査装置2であれば、検査装置2は、電源装置1への入力電圧、電源装置1からの出力電圧、及び電源装置からの出力電流を一定に保った状態で、電源装置1に対して第1デッドタイムを変更するように指示してサージ電圧を測定し、サージ電圧が最も小さくなるときのデッドタイムを第2デッドタイム(最適デッドタイム)ムと判定する。
これにより、検査装置2は、電源装置1の入出力電圧の変動や負荷変動の影響がない状態において、最適デッドタイム(第2デッドタイム)を判定することができる。このため、電源装置1は、正確な第2デッドタイムを取得することができる。
(7)また、本発明の電源装置1の最適化方法は、電源装置1の同期整流を行うスイッチング素子(Q5及びQ6)のデッドタイムをデッドタイム設定部(検査装置2)により最適化する電源装置1の最適化方法であって、電源装置1が、第1デッドタイムを前記デッドタイム設定部(検査装置2)からの指示により変更する手順と、電源装置1が、前記スイッチング素子(Q5及びQ6)に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、デッドタイム設定部(検査装置2)に出力する手順と、を含み、デッドタイム設定部(検査装置2)が、電源装置1に対して、第1デッドタイムを変更するように指示するとともに、スイッチング素子(Q5及びQ6)に発生するサージ電圧値を示す情報を、電源装置1から取得する手順と、デッドタイム設定部(検査装置2)が、サージ電圧値の情報に基づいて、スイッチング素子(Q5及びQ6)において発生するサージ電圧の大きさを測定する手順と、デッドタイム設定部(検査装置2)が、サージ電圧の測定値に基づいて、サージ電圧が最も小さくなる第2デッドタイム判定する手順と、デッドタイム設定部(検査装置2)が、第2デッドタイムの情報を電源装置1に通知して、電源装置1において、第1デッドタイムを第2デッドタイムに設定させる手順と、を含むことを特徴とする。
このような電源装置1の最適化方法であれば、デッドタイム設定部(検査装置2)は、スイッチング素子の第1デッドタイムが変更可能な電源装置1に対して、第1デッドタイムを変更するように指示して、電源装置1のスイッチング素子に発生するサージ電圧を測定する。そして、デッドタイム設定部(検査装置2)は、このサージ電圧の測定結果に基づいて、サージ電圧が最も小さくなるデッドタイムを、第2デッドタイム(最適デッドタイム)と判定する。そして、デッドタイム設定部(検査装置2)は、第2デッドタイムの情報を電源装置1に通知して、電源装置において第1デッドタイムを第2デッドタイムに設定させる。
これにより、電源装置1は、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。
このような電源装置1の最適化方法であれば、デッドタイム設定部(検査装置2)は、スイッチング素子の第1デッドタイムが変更可能な電源装置1に対して、第1デッドタイムを変更するように指示して、電源装置1のスイッチング素子に発生するサージ電圧を測定する。そして、デッドタイム設定部(検査装置2)は、このサージ電圧の測定結果に基づいて、サージ電圧が最も小さくなるデッドタイムを、第2デッドタイム(最適デッドタイム)と判定する。そして、デッドタイム設定部(検査装置2)は、第2デッドタイムの情報を電源装置1に通知して、電源装置において第1デッドタイムを第2デッドタイムに設定させる。
これにより、電源装置1は、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。
(8)また、電源装置1の最適化方法において、第2デッドタイムは、電源装置1への入力電圧、電源装置1からの出力電圧、及び電源装置1からの出力電流を一定に保った状態で、第1デッドタイムが変化させられたとき、サージ電圧値が最も小さくなる値であることを特徴とする。
このような電源装置1の最適化方法であれば、デッドタイム設定部(検査装置2)は、電源装置1への入力電圧、電源装置1からの出力電圧、及び電源装置1からの出力電流を一定に保った状態で、デッドタイムを変化させながら、スイッチング素子に発生するサージ電圧を測定する。そして、デッドタイム設定部(検査装置2)は、サージ電圧が最も小さくなるときのデッドタイムを第2デッドタイム(最適デッドタイム)と判定する。
これにより、第2デッドタイム(最適デッドタイム)が、入出力電圧の変動や負荷変動の影響がない状態において判定され、電源装置1は、正確な第2デッドタイム(最適デッドタイム)を取得することができる。
このような電源装置1の最適化方法であれば、デッドタイム設定部(検査装置2)は、電源装置1への入力電圧、電源装置1からの出力電圧、及び電源装置1からの出力電流を一定に保った状態で、デッドタイムを変化させながら、スイッチング素子に発生するサージ電圧を測定する。そして、デッドタイム設定部(検査装置2)は、サージ電圧が最も小さくなるときのデッドタイムを第2デッドタイム(最適デッドタイム)と判定する。
これにより、第2デッドタイム(最適デッドタイム)が、入出力電圧の変動や負荷変動の影響がない状態において判定され、電源装置1は、正確な第2デッドタイム(最適デッドタイム)を取得することができる。
(9)また、電源装置1の最適化方法において、デッドタイム設定部(検査装置2)が、第1の出力電流に対する第2デッドタイムを決定したとき、第1デッドタイムを変化させた正負方向を示す情報に基づいて第2の出力電流に対する第2デッドタイムを決定する手順を含むことを特徴とする。
このような電源装置1の最適化方法であれば、デッドタイム設定部(検査装置2)は、異なる幾つかの出力電流に対してデッドタイムの補正を行う場合に、測定対象となる1つ目の出力電流に対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときにサージ電圧が最も小さくなったかを記憶する。例えば、デッドタイムを正方向に変化させたときにサージ電圧が最も小さくなると判定された場合、デッドタイム設定部(検査装置2)は、2つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、サージ電圧が上がり始め、ボトム点を迎えたことが検出された時点でデッドタイムの調整を終了する。
これにより、デッドタイム設定部(検査装置2)は、幾つかの出力電流に対してデッドタイムの補正を行う場合に、迅速に第2デッドタイム(最適デッドタイム)を判定することができる。
このような電源装置1の最適化方法であれば、デッドタイム設定部(検査装置2)は、異なる幾つかの出力電流に対してデッドタイムの補正を行う場合に、測定対象となる1つ目の出力電流に対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときにサージ電圧が最も小さくなったかを記憶する。例えば、デッドタイムを正方向に変化させたときにサージ電圧が最も小さくなると判定された場合、デッドタイム設定部(検査装置2)は、2つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、サージ電圧が上がり始め、ボトム点を迎えたことが検出された時点でデッドタイムの調整を終了する。
これにより、デッドタイム設定部(検査装置2)は、幾つかの出力電流に対してデッドタイムの補正を行う場合に、迅速に第2デッドタイム(最適デッドタイム)を判定することができる。
以上、本発明の実施の形態について説明したが、本発明の電源装置1,1A,1Bは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
なお、上述した電源装置1,1A,1Bにおける処理ユニット10、及び検査装置2は専用のハードウェアにより実現されるものであってもよく、また、処理ユニットの各機能部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりその機能を実現させるものであってもよい。
すなわち、上述の処理ユニット10、及び検査装置2に、CPU、ROM、及びRAM等を有するマイクロコントローラやマイクロコンピュータ等のコンピュータシステムを搭載し、CPUが、ソフトウェアプログラムを読み込み実行することにより、処理ユニット10の一部又は全部の処理機能を実現してもよい。
すなわち、上述の処理ユニット10、及び検査装置2に、CPU、ROM、及びRAM等を有するマイクロコントローラやマイクロコンピュータ等のコンピュータシステムを搭載し、CPUが、ソフトウェアプログラムを読み込み実行することにより、処理ユニット10の一部又は全部の処理機能を実現してもよい。
1,1A,1B・・・電源装置、2・・・検査装置、
10・・・処理ユニット、11・・・ドライブ回路、20・・・フルブリッジ回路、
20A・・・ハーフブリッジ回路、21・・・直流電源、
30・・・記憶部、31・・・デッドタイムテーブル
40・・・一次側回路、50・・・トランス、51・・・一次巻線、
52,53・・・二次巻線、54・・・電流検出用トランス、
60・・・同期整流回路、61・・・同期整流スイッチ回路、
63・・・サージ電圧検出回路、70・・・電流検出回路、
74・・・第3電流検出回路、80・・・負荷装置、101・・・制御部、
102・・・取得部、103・・・書換部、104・・・送信部、
201・・・取得部、202・・・測定部、203・・・判定部、
204・・・書込部、205・・・記憶部、
Q1,Q2,Q3,Q4,Q5,Q6・・・スイッチング素子
10・・・処理ユニット、11・・・ドライブ回路、20・・・フルブリッジ回路、
20A・・・ハーフブリッジ回路、21・・・直流電源、
30・・・記憶部、31・・・デッドタイムテーブル
40・・・一次側回路、50・・・トランス、51・・・一次巻線、
52,53・・・二次巻線、54・・・電流検出用トランス、
60・・・同期整流回路、61・・・同期整流スイッチ回路、
63・・・サージ電圧検出回路、70・・・電流検出回路、
74・・・第3電流検出回路、80・・・負荷装置、101・・・制御部、
102・・・取得部、103・・・書換部、104・・・送信部、
201・・・取得部、202・・・測定部、203・・・判定部、
204・・・書込部、205・・・記憶部、
Q1,Q2,Q3,Q4,Q5,Q6・・・スイッチング素子
Claims (9)
- 同期整流を行うスイッチング素子の第1デッドタイムを記憶する記憶部と、
前記スイッチング素子に発生するサージ電圧値を検出する検出部と、
前記検出部が検出した前記サージ電圧値を示す情報を出力する送信部と、
前記サージ電圧値を示す情報に基づいて設定された第2デッドタイムの情報を取得する取得部と、
前記記憶部に記憶された前記第1デッドタイムを前記取得部が取得した前記第2デッドタイムに書き換える書換部と、
前記記憶部に記憶された前記第2デッドタイムに応じて前記スイッチング素子を制御する制御部と、
を備えることを特徴とする電源装置。 - 前記取得部は、前記第2デッドタイムを取得する際に、
前記送信部から前記サージ電圧値を示す情報を入力するデッドタイム設定部であって前記サージ電圧値を示す情報に基づいて前記第2デッドタイムを判定する前記デッドタイム設定部から、前記第2デッドタイムの情報を入力する
ことを特徴とする請求項1に記載の電源装置。 - 前記第2デッドタイムは、
前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記記憶部に記憶された前記第1デッドタイムが変化させられたときに、前記サージ電圧値が最も小さくなる値である
ことを特徴とする請求項1または請求項2に記載の電源装置。 - 前記記憶部には、前記出力電流と前記第1デッドタイムとの関係が、出力電流毎に記憶され、
前記書換部は、前記記憶部に記憶された出力電流毎の前記第1デッドタイムを前記取得部が取得した出力電流毎の前記第2デッドタイムにそれぞれ書き換える
ことを特徴とする請求項3に記載の電源装置。 - 同期整流を行うスイッチング素子の第1デッドタイムが外部入力されるデッドタイムの情報により変更可能な電源装置に対して、前記第1デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧の検出値の情報を前記電源装置から入力して前記サージ電圧を測定する測定部と、
前記測定部により測定された前記サージ電圧の測定結果に基づいて、前記サージ電圧が最も小さくなる第2デッドタイムを判定する判定部と、
前記第2デッドタイムの情報を前記電源装置に通知して、前記電源装置において前記第1デッドタイムを前記第2デッドタイムに設定させる書込部と、
を備えることを特徴とする検査装置。 - 前記測定部は、前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記電源装置に対して、前記第1デッドタイムを変更するように指示してサージ電圧を測定し、
前記判定部は、前記測定部により測定されたサージ電圧の測定値に基づいて、サージ電圧が最も小さくなる第2デッドタイムを判定する
ことを特徴とする請求項5に記載の検査装置。 - 電源装置内の同期整流を行うスイッチング素子のデッドタイムをデッドタイム設定部により最適化する電源装置の最適化方法であって、
前記電源装置が、第1デッドタイムを前記デッドタイム設定部からの指示により変更する手順と、
前記電源装置が、前記スイッチング素子に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、前記デッドタイム設定部に出力する手順と、
を含み、
前記デッドタイム設定部が、前記電源装置に対して、前記第1デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧値を示す情報を、前記電源装置から取得する手順と、
前記デッドタイム設定部が、前記サージ電圧値の情報に基づいて、前記スイッチング素子において発生するサージ電圧の大きさを測定する手順と、
前記デッドタイム設定部が、前記サージ電圧の測定値に基づいて、前記サージ電圧が最も小さくなる第2デッドタイム判定する手順と、
前記デッドタイム設定部が、第2デッドタイムの情報を前記電源装置に通知して、前記電源装置において、前記第1デッドタイムを前記第2デッドタイムに設定させる手順と、
を含むことを特徴とする電源装置の最適化方法。 - 前記第2デッドタイムは、
前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記第1デッドタイムが変化させられたとき、前記サージ電圧値が最も小さくなる値である
ことを特徴とする請求項7に記載の電源装置の最適化方法。 - 前記デッドタイム設定部が、
第1の出力電流に対する前記第2デッドタイムを決定したとき、前記第1デッドタイムを変化させた正負方向を示す情報に基づいて第2の出力電流に対する前記第2デッドタイムを決定する手順を
含むことを特徴とする請求項7又は請求項8に記載の電源装置の最適化方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2013/082262 WO2015079579A1 (ja) | 2013-11-29 | 2013-11-29 | 電源装置、検査装置、及び電源装置の最適化方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6080326B2 true JP6080326B2 (ja) | 2017-02-22 |
JPWO2015079579A1 JPWO2015079579A1 (ja) | 2017-03-16 |
Family
ID=53198564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015550522A Active JP6080326B2 (ja) | 2013-11-29 | 2013-11-29 | 電源装置、検査装置、及び電源装置の最適化方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6080326B2 (ja) |
WO (1) | WO2015079579A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7248969B2 (ja) * | 2017-07-24 | 2023-03-30 | マレリ株式会社 | Dcdcコンバータ |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0833330A (ja) * | 1994-07-19 | 1996-02-02 | Oki Electric Ind Co Ltd | Fetのスイッチング制御回路 |
JP2003125588A (ja) * | 2001-10-12 | 2003-04-25 | Mitsubishi Electric Corp | 電力変換装置 |
JP2007215381A (ja) * | 2006-02-13 | 2007-08-23 | Toyota Motor Corp | 電圧変換装置 |
JP2007282444A (ja) * | 2006-04-11 | 2007-10-25 | Fuji Electric Systems Co Ltd | 電力変換器の制御回路 |
JP2008035621A (ja) * | 2006-07-28 | 2008-02-14 | Fujitsu Access Ltd | スイッチング電源装置 |
JP2012186915A (ja) * | 2011-03-04 | 2012-09-27 | Denso Corp | 電力変換装置 |
JP2013132112A (ja) * | 2011-12-21 | 2013-07-04 | Hitachi Computer Peripherals Co Ltd | スイッチング電源装置及びその制御方法 |
-
2013
- 2013-11-29 JP JP2015550522A patent/JP6080326B2/ja active Active
- 2013-11-29 WO PCT/JP2013/082262 patent/WO2015079579A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0833330A (ja) * | 1994-07-19 | 1996-02-02 | Oki Electric Ind Co Ltd | Fetのスイッチング制御回路 |
JP2003125588A (ja) * | 2001-10-12 | 2003-04-25 | Mitsubishi Electric Corp | 電力変換装置 |
JP2007215381A (ja) * | 2006-02-13 | 2007-08-23 | Toyota Motor Corp | 電圧変換装置 |
JP2007282444A (ja) * | 2006-04-11 | 2007-10-25 | Fuji Electric Systems Co Ltd | 電力変換器の制御回路 |
JP2008035621A (ja) * | 2006-07-28 | 2008-02-14 | Fujitsu Access Ltd | スイッチング電源装置 |
JP2012186915A (ja) * | 2011-03-04 | 2012-09-27 | Denso Corp | 電力変換装置 |
JP2013132112A (ja) * | 2011-12-21 | 2013-07-04 | Hitachi Computer Peripherals Co Ltd | スイッチング電源装置及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2015079579A1 (ja) | 2015-06-04 |
JPWO2015079579A1 (ja) | 2017-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5950635B2 (ja) | 電源装置及び画像形成装置 | |
US9088223B2 (en) | Power factor correction circuit with input voltage estimation and driving method thereof | |
JP5453508B2 (ja) | 効率的軽負荷動作を有する分離フライバックコンバータ | |
JP6561612B2 (ja) | スイッチング電源の制御装置 | |
US9431909B2 (en) | Synchronous rectifier controller for a switched mode power supply | |
US20090231895A1 (en) | Rectifier circuit | |
US9143035B2 (en) | Switching power supply device with on and off width generating circuits | |
JP6932633B2 (ja) | スイッチング電源装置 | |
EP3547521A1 (en) | Controller for a switching resonant converter and control method | |
JP5195849B2 (ja) | Dc−dcコンバータ | |
JP6171205B2 (ja) | 電源装置、検査装置、及び電源装置の最適化方法 | |
TW201701577A (zh) | 同步整流控制器、控制方法、以及同步整流電路 | |
JP7004113B2 (ja) | スイッチング制御回路、スイッチング制御方法 | |
JP2003244953A (ja) | Dc−dcコンバータ | |
US20160285358A1 (en) | Power factor correction circuit | |
US20150229201A1 (en) | Switch control circuit and resonant converter including the same | |
JP2017204921A (ja) | スイッチング電源装置 | |
JP6080326B2 (ja) | 電源装置、検査装置、及び電源装置の最適化方法 | |
JP2016144303A (ja) | 電源装置及び溶接用電源装置 | |
JP4809754B2 (ja) | スイッチング電源装置 | |
JP4167811B2 (ja) | スイッチング電源装置 | |
JP7102265B2 (ja) | スイッチング電源およびスイッチング電源制御回路 | |
JP5642625B2 (ja) | スイッチング電源装置 | |
KR102122106B1 (ko) | 역률 보상회로 및 역률 보상방법, 그의 컨버터 장치 | |
US20230088626A1 (en) | Integrated circuit and power supply circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170116 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6080326 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |