JP6080326B2 - 電源装置、検査装置、及び電源装置の最適化方法 - Google Patents

Description

本発明は、電源装置、検査装置、及び電源装置の最適化方法に関する。

一次側回路と二次側回路との間を絶縁するトランスと、このトランスの一次巻線に流れる電流の方向を切り換えて駆動するスイッチング回路と、二次巻線に誘起される電圧を２つのスイッチング素子を用いて同期整流する同期整流回路と、を備える同期整流型の電源装置がある。
上記同期整流回路においては、二次巻線に誘導起電力が誘起されている状態において、２つのスイッチング素子の間に貫通電流が流れることを回避するために、一方のスイッチがオン状態になっている期間と、他方のスイッチがオン状態になっている期間とが重ならないように、デッドタイム（非重畳時間）が設けられている。

このデッドタイムにおいては、スイッチング素子のスイッチング動作により電流の流れ方が変化し、スイッチング素子にサージ電圧が発生することがある。このサージ電圧が高い場合、電源装置は、スイッチング素子に高耐圧の素子を使用することが要求され、その分、コストの上昇を招くことになる。このため、同期整流回路では、スイッチング素子のスイッチング動作に起因して発生するサージ電圧を、できるだけ低減することが求められている。

特許文献１では、スイッチを駆動するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）信号における負荷時間率に比例する値を用いて、パワーロスの変化を推定してデッドタイムを調整することが提案されている。また、特許文献２では、デッドタイムに付随する電力損失を最小にする際のノイズとなる測定誤差などの影響を低減することが提案されている。特許文献１及び２に記載の技術では、電力コンバータが、デッドタイムを調整するためのパラメータを測定する測定回路を有し、測定した結果に応じてデッドタイムを調整している。

上記同期整流回路において、スイッチング素子のスイッチング時に発生するサージ電圧は、デッドタイムに応じて変化する。そのため、デッドタイムは、サージ電圧が最も小さくなる最適なデッドタイムに調整されることが望まれる。
上記最適なデッドタイムは、スイッチング素子を駆動するドライブ回路の遅延時間のバラツキや、スイッチング素子の特性のバラツキに左右される。このため、電源装置では、実際に組み立てられた製品毎にデッドタイムを補正することが必要になる。

特表２００７−５３５２８６号公報 特表２００９−５１５４９８号公報

しかしながら、上記特許文献１及び２に記載に開示された技術において、デッドタイムを補正するために、最適なデッドタイムを決定する回路を、製品毎に備える必要がある。このため、回路構成が複雑となり、その分、コストの上昇を招くという問題があった。

本発明は、斯かる実情に鑑みなされたものであり、新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる、電源装置、検査装置、及び電源装置の最適化方法を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る電源装置は、同期整流を行うスイッチング素子の第１デッドタイムを記憶する記憶部と、前記スイッチング素子に発生するサージ電圧値を検出する検出部と、前記検出部が検出した前記サージ電圧値を示す情報を出力する送信部と、前記サージ電圧値を示す情報に基づいて設定された第２デッドタイムの情報を取得する取得部と、前記記憶部に記憶された前記第１デッドタイムを前記取得部が取得した前記第２デッドタイムに書き換える書換部と、前記記憶部に記憶された前記第２デッドタイムに応じて前記スイッチング素子を制御する制御部と、を備えることを特徴とする。

本発明の一態様に係る検査装置は、同期整流を行うスイッチング素子の第１デッドタイムが外部入力されるデッドタイムの情報により変更可能な電源装置に対して、前記第１デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧の検出値の情報を前記電源装置から入力して前記サージ電圧を測定する測定部と、前記測定部により測定された前記サージ電圧の測定結果に基づいて、前記サージ電圧が最も小さくなる第２デッドタイムを判定する判定部と、前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において前記第１デッドタイムを前記第２デッドタイムに設定させる書込部と、を備えることを特徴とする。

本発明の一態様に係る電源装置の最適化方法は、電源装置内の同期整流を行うスイッチング素子のデッドタイムをデッドタイム設定部により最適化する電源装置の最適化方法であって、前記電源装置が、第１デッドタイムを前記デッドタイム設定部からの指示により変更する手順と、前記電源装置が、前記スイッチング素子に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、前記デッドタイム設定部に出力する手順と、を含み、前記デッドタイム設定部が、前記電源装置に対して、前記第１デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧値を示す情報を、前記電源装置から取得する手順と、前記デッドタイム設定部が、前記サージ電圧値の情報に基づいて、前記スイッチング素子において発生するサージ電圧の大きさを測定する手順と、前記デッドタイム設定部が、前記サージ電圧の測定値に基づいて、前記サージ電圧が最も小さくなる第２デッドタイム判定する手順と、前記デッドタイム設定部が、前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において、前記第１デッドタイムを前記第２デッドタイムに設定させる手順と、を含むことを特徴とする。

本発明によれば、新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。

本発明の第１実施形態に係る電源装置及び検査装置の概略構成を示す機能ブロック図である。 最適デッドタイムの設定動作の概要を示す説明図である。 電源装置の構成例を示す構成図である。 第３電流検出回路の構成例を示す構成図である。 第３電流検出回路の動作を説明するための波形図である。 スイッチング素子Ｑ５及びＱ６のゲート信号の波形を示すタイムチャートである。 同期整流回路に流れる電流の態様と、デッドタイムにおける電流の態様を示す説明図である。 デッドタイムテーブルの例を示す説明図である。 デッドタイムを変化させた場合のスイッチング素子のドレイン・ソース間電圧の例を示す波形図である。 デッドタイムを変化させた場合のサージ電圧の測定例を示す説明図である。 デッドタイムを変化させた場合のサージ電圧の変化と、スイッチング素子の特性のバラツキによるサージ電圧の変化の例を示すグラフである。 最適デッドタイムの設定処理の流れを示すフローチャートである。 本発明の第２実施形態に係る電源装置の構成例を示す構成図である。 本発明の第３実施形態に係る電源装置の構成例を示す構成図である。

以下、本発明の実施の形態を添付図面を参照して説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る電源装置１及び検査装置２（デッドタイム設定部）の概略構成を示す機能ブロック図である。この図において、電源装置１は、入力される直流電圧を、所定の直流電圧に変換して出力するＤＣ／ＤＣコンバータであり、本発明に直接に関係する部分のみを示している。
この図１に示す電源装置１及び検査装置２は、電源装置１の同期整流回路６０内のスイッチング素子のデッドタイムを変化させると、スイッチング素子に発生するサージ電圧が変化することを利用する。検査装置２は、電源装置１にスイッチング素子のデッドタイムを変化させるように指示し、このデッドタイムの変化に応じたサージ電圧の変化を測定する。検査装置２は、測定結果に基づいて、サージ電圧が最小になるときのデッドタイムを最適デッドタイムと判定し、この最適デッドタイムの情報を電源装置１に通知する。電源装置１は、検査装置２から通知された最適デッドタイムを記憶部３０に設定する。
ここで、本実施形態でいう「デッドタイム」とは、後述する電源装置１の一次側回路４０のスイッチング素子（Ｑ１〜Ｑ４）と同期整流回路６０を構成する１つのスイッチング素子Ｑ５又はＱ６がともにオフ状態となる期間を指す(後述する図５の時刻ｔ１〜ｔ２の期間ＤＴ３５、時刻ｔ３〜ｔ４の期間ＤＴ２５、時刻ｔ５〜ｔ６の期間ＤＴ４６、及び、時刻ｔ７〜ｔ８の期間ＤＴ１６に相当)。

この図１に示すように、電源装置１は、処理ユニット１０、ドライブ回路１１、記憶部３０、同期整流回路６０、及びサージ電圧検出回路６３を備えている。また、電源装置１には、この電源装置１における入出力電流と入出力電圧を設定する検査装置２が接続されている。

処理ユニット１０は、電源装置１の全体の動作を統括して制御する制御装置である。この処理ユニット１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央演算処理装置）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ａ／Ｄ変換器（ＡＤＣ；アナログ−デジタル変換器）、カウンタ等を含むマイクロコンピュータや、マイクロコントローラや、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等で構成されている。処理ユニット１０は、専用のハードウェアにより実現されるものであってもよい。この処理ユニット１０は、制御部１０１、取得部１０２、書換部１０３、送信部１０４を備える（詳細は後述する）。

ドライブ回路１１は、制御部１０１が出力するオンオフ制御信号ＣＮＴから、同期整流回路６０が備えるスイッチング素子Ｑ５及びＱ６を駆動するためのゲート信号Ｇ５及びＧ６を生成する。
同期整流回路６０は、後述する図３に示すように、トランス５０の二次巻線に誘起される電圧を２つのスイッチング素子Ｑ５及びＱ６を用いて全波整流する同期整流回路である（詳細は後述する）。
サージ電圧検出回路６３は、同期整流回路６０のスイッチング素子Ｑ５及びＱ６のオン動作とオフ動作に伴い発生するサージ電圧を検出する。このサージ電圧の検出値は、処理ユニット１０の送信部１０４を介して、検査装置２に送信される。

記憶部３０には、同期整流を行うスイッチング素子Ｑ５及びＱ６のデッドタイム（第１デッドタイム）を、出力電流値に関連づけて記憶する。例えば、後述する図７に示すように、記憶部３０には、電源装置１の出力電流Ｉｏの値に関連づけられたデッドタイムのデータが、デッドタイムテーブル３１の形式で記憶されている。

次に、処理ユニット１０が備える各機能部について説明する。
制御部１０１は、同期整流回路６０内のスイッチング素子Ｑ５及びＱ６のスイッチング動作を制御するためのオンオフ制御信号ＣＮＴを生成する。このオンオフ制御信号ＣＮＴは、ドライブ回路１１により、スイッチング素子Ｑ５及びＱ６を駆動するためのゲート信号Ｇ５及びＧ６に変換される。制御部１０１は、このオンオフ制御信号ＣＮＴを生成する際に、記憶部３０に記憶されたデッドタイムテーブル３１を参照し、このデッドタイムがゲート信号Ｇ５及びＧ６に含まれるようにしてオンオフ制御信号ＣＮＴを生成する。

取得部１０２は、検査装置２からデッドタイムの変更指示の情報を受信する。この変更指示には、変更後の新たなデッドタイムを表す情報が含まれている。取得部１０２は、検査装置２から受信したデッドタイムの変更指示の情報を書換部１０３に通知する。

書換部１０３は、取得部１０２から得られたデッドタイムの変更指示に基づいて、記憶部３０に記憶されたデッドタイム（第１デッドタイム）を、取得部１０２が取得した最適デッドタイム（第２デッドタイム）に書き換える。例えば、書換部１０３は、デッドタイムの変更指示に基づいて、すでに記録されたデッドタイムを増減するようにデータを書き換える。また、書換部１０３は、検査装置２において最適デッドタイムが判定された場合に、この最適デッドタイムを、取得部１０２を介して取得し、デッドタイムテーブル３１を最適デッドタイムのデータに書き換える。
送信部１０４は、サージ電圧検出回路６３により検出されたスイッチング素子Ｑ５及びＱ６のサージ電圧値を示す情報を、検査装置２に送信する。

また、検査装置２は、取得部２０１、測定部２０２、判定部２０３、書込部２０４、及び記憶部２０５を備えている。この検査装置２は、例えばテスタである。
取得部２０１は、処理ユニット１０が送信したサージ電圧検出回路６３が検出したサージ電圧値を示す情報を取得する。
測定部２０２は、取得部１０２が取得したサージ電圧の検出値の情報に基づいて、同期整流回路６０のスイッチング素子Ｑ５及びＱ６において発生するサージ電圧の大きさを測定する。測定部２０２は、同期整流回路６０において発生するサージ電圧を測定する場合に、電源装置１の処理ユニット１０に対して、同期整流回路６０のスイッチング素子Ｑ５及びＱ６におけるデッドタイムを変化させるように指示し、このデッドタイムの変化に応じて変わる同期整流回路６０に発生するサージ電圧を測定する。
判定部２０３は、同期整流回路６０におけるデッドタイムの変化に応じて変化するサージ電圧値に基づいて、サージ電圧が最小になるときのデッドタイムを最適デッドタイムと判定する。

書込部２０４は、判定部２０３により判定された最適デッドタイムの情報を、電源装置１の取得部１０２に送信する。記憶部２０５は、電源装置１の記憶部３０に記憶されたデッドタイムテーブル３１が予め記憶されていてもよい。また、検査装置２は、記憶部３０に記憶されたデッドタイムテーブル３１のデータを読み取り、読み取ったデッドタイムテーブル３１のデータを記憶してよい。

上述のように検査装置２は、同期整流回路６０のスイッチング素子のデッドタイムが電源装置１によって変化されたときのサージ電圧を測定する。これにより、電源装置１は、サージ電圧が最小になるときのデッドタイムを最適なデッドタイムとして記憶部３０に設定することができる。

次に、図２は、最適デッドタイムの設定動作の概要を示す説明図である。以下、図２を参照して、上記構成の電源装置１における最適デッドタイムの設定動作について説明する。
図２に示すように、電源装置１の入力側に、入力電圧Ｖｉｎを測定する電圧計５と、入力電流Ｉｉｎを測定する電流計６とを配置する。また、電源装置１の出力側に、出力電圧Ｖｏｕｔを測定する電圧計７と、出力電流Ｉｏを測定する電流計８とが接続される。
そして、第１の手順として、検査装置２は、入力電圧Ｖｉｎ、出力電流Ｉｏ、出力電圧Ｖｏｕｔが一定になるように設定する。すなわち、検査装置２は、電源装置１を入出力電圧の変動や負荷変動の影響がない状態にする。

第２の手順として、検査装置２は、電源装置１に指示して、記憶部３０内のデッドタイムテーブル３１に記憶されたデッドタイムを、基準デッドタイムから増加方向及び減少方向に変化させるように書き換えるとともに、このデッドタイムの変化に応じたサージ電圧の変化を測定する。
例えば、後述する図１０に示すように、デッドタイムを基準デッドタイムから±３ΔＴに変化させて、サージ電圧の変化を測定する。なお、ΔＴは、クロック信号に基づく時間である。

ここで、基準デッドタイムは、デッドタイムの調整開始前に、予めデッドタイムテーブル３１に記憶されているデッドタイムである。なお、基準デッドタイムは、複数の電源装置１のそれぞれのドライブ回路１１の遅延時間のバラツキと、スイッチング素子Ｑ５及びＱ６の特性のバラツキを考慮して設定される。この基準デッドタイムは、平均的なデッドタイムに基づいて、最適なデッドタイムであると推定されるデッドタイムである。

第３の手順として、検査装置２では、サージ電圧が最も小さくなるデッドタイムを判定する。すなわち、検査装置２は、サージ電圧が最も小さくなるデッドタイムを最適デッドタイムと判定する。この手順において、検査装置２は、最適デッドタイムの情報を電源装置１に通知し、電源装置１は、現在の出力電流Ｉｏに対応する最適デッドタイムをデッドタイムテーブル３１に上書きする。
そして、検査装置２は、出力電流Ｉｏを異なる幾つかの電流値に変化させて、上記第２の手順と第３の手順とを繰り返し実行し、それぞれの電流値Ｉｏに応じて、デッドタイムテーブル３１に記憶されたデッドタイムのデータを最適デッドタイムに補正する。

なお、基準デッドタイムが最適デッドタイムにより補正される量は、異なる出力電流Ｉｏの値に対して同じ傾向になることが多い。なお、同じ傾向とは、第１の出力電流Ｉｏのとき、最適なデッドタイムが基準デッドタイムに対して正方向に変化させた値である場合、他の出力電流Ｉｏにおいても最適なデッドタイムは基準デッドタイムに対して正方向に変化させた値になる傾向である。この場合は、１つの出力電流Ｉｏから得られた補正量により、デッドタイムテーブル３１に記憶されたデッドタイムの全体のデータを補正してもよい。

このように、検査装置２は、サージ電圧が最も小さくなる最適デッドタイムを決定し、この決定した最適デッドタイムを電源装置１の記憶部３０に上書きすることで、デッドタイムを最適化することができる。
これにより、本実施形態の電源装置１は、デッドタイムを測定するための測定回路や、デッドタイムを判定する回路を製品の内部に追加することなく、製品毎に最適なデッドタイムを個別に設定することができる。

図３は、電源装置１の構成例を示す構成図である。この図３に示す電源装置１は、直流電源２１から入力される直流電圧Ｖｉｎを、所定の定電圧の直流電圧Ｖｏｕｔに変換するＤＣ／ＤＣコンバータである。図３に示すように、電源装置１は、一次側回路４０、同期整流回路６０、電流検出回路７０、処理ユニット１０、ドライブ回路１１を備える。この電源装置１は、トランス５０により一次側回路と二次側回路との間を絶縁するように構成されており、トランス５０の一次巻線５１は、この一次巻線５１を駆動するフルブリッジ回路２０に接続されている。また、電源装置１には、負荷装置８０が接続される。

一次側回路４０は、トランス５０の一次巻線５１、電流検出用トランス５４の一次巻線５５、フルブリッジ回路２０、コンデンサＣ１、及び直流電源２１を備える。

フルブリッジ回路２０は、一次巻線５１を駆動するブリッジ回路であり、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いた４つのスイッチング素子、すなわち、スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３、及びスイッチング素子Ｑ４で構成されている。このスイッチング素子Ｑ１からＱ４のそれぞれには、ボディーダイオードＤ１からＤ４が並列に接続されている。つまり、スイッチング素子Ｑ１からＱ４のそれぞれは、ドレイン側にカソード端子が接続され、ソース側にアノード端子が接続されるボディーダイオードＤ１からＤ４（以下、「ボディーダイオード」を、単に「ダイオード」とも呼ぶ。）を備えている。つまり、スイッチング素子Ｑ１からＱ４のそれぞれは、ドレイン側に、対応するダイオードＤ１からＤ４のカソード端子が接続され、ソース側にアノード端子が接続されるボディーダイオードＤ１からＤ４を備えている。

このフルブリッジ回路２０において、電流を供給する側のスイッチング素子Ｑ１及びＱ３のドレインは、直流電源２１の正電圧側の電源線Ｖｉｎ＋に接続され、電流が供給される側のスイッチング素子Ｑ２及びＱ４のソースは、直流電源２１の負電圧側の電源線Ｖｉｎ−に接続されている。なお、直流電源２１には、ノイズ吸収用のコンデンサＣ１が並列に接続されている。

そして、スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点には、トランス５０の一次巻線５１の一方の端子ａが接続されている。
また、スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの接続点には、電流検出用トランス５４の一次巻線５５の一方の端子ｋに接続され、電流検出用トランス５４の一次巻線５５の他方の端子ｇは、トランス５０の一次巻線５１の他方の端子ｂに接続されている。スイッチング素子Ｑ１からＱ４それぞれのゲートに信号Ｇ１からＧ４が、処理ユニット１０からドライブ回路１１を介して供給される。
これにより、電源装置１は、トランス５０の一次巻線５１をフルブリッジ回路２０により駆動するとともに、一次巻線５１に流れる電流を電流検出用トランス５４により計測することができる。

なお、このフルブリッジ回路２０は、トランス５０の一次巻線５１のリーケージインダクタンス（漏れインダクタンス）と、スイッチング素子Ｑ１からＱ４のキャパシタンズ成分（寄生容量）とにより、スイッチング素子Ｑ１からＱ４のオン／オフ時の過渡状態にだけ共振作用を利用する部分共振型のフルブリッジ回路として構成されている。つまり、制御部１０１は、スイッチング素子Ｑ１からＱ４の寄生容量に蓄積される電荷ができるだけ小さくなるタイミングで、スイッチング素子Ｑ１及びＱ４、あるいはスイッチング素子Ｑ２及びＱ３をオンにすることにより、スイッチング素子Ｑ１からＱ４におけるスイッチング損失を低減している。なお、スイッチング素子Ｑ１からＱ４におけるキャパシタンズ成分は、ドレイン・ソース間の容量とゲート・ドレイン間の容量との和である。

そして、フルブリッジ回路２０内のスイッチング素子Ｑ１からＱ４のそれぞれのゲートには、ドライブ回路１１から出力されるゲート信号Ｇ１からＧ４が供給される。これによりスイッチング素子Ｑ１からＱ４がオン状態とオフ状態と制御される。このゲート信号Ｇ１からＧ４は、処理ユニット１０内の制御部１０１から出力されるオンオフ制御信号ＣＮＴ（ＰＷＭ信号）に基づいて生成される信号である。
このドライブ回路１１は、後述する同期整流スイッチ回路６１内のスイッチング素子Ｑ５及びＱ６をオン状態とオフ状態とに制御するゲート信号Ｇ５及びＧ６も生成する。このゲート信号Ｇ５及びＧ６は、処理ユニット１０内の制御部１０１から出力されるオンオフ制御信号ＣＮＴに基づいて生成される信号である。

ドライブ回路１１は、スイッチング素子Ｑ１からＱ４をオン状態とオフ状態とに制御する場合に、スイッチング素子Ｑ１及びＱ４がオン状態でかつスイッチング素子Ｑ２及びＱ３がオフ状態である期間と、スイッチング素子Ｑ１及びＱ４がオフ状態でかつスイッチング素子Ｑ２及びＱ３がオン状態である期間とが交互に到来するゲート信号を生成する。これにより、トランス５０の一次巻線５１の一端から他端に向けて電流が流れ、また、一次巻線５１の他端から一端に向けて電流が流れる。トランス５０の一次巻線５１に方向の異なる電流が交互に流れると、トランス５０の二次巻線５２、５３には、誘起電圧Ｖ１、及びＶ２が発生する。

一次側回路４０には、電源線Ｖｉｎ＋を介してフルブリッジ回路２０に流れる電流を計測するための第１電流検出回路２２が設けられている。この第１電流検出回路２２は、スイッチング素子Ｑ１からＱ４の過電流保護を防ぐための電流検出回路である。この第１電流検出回路２２の検出結果に基づいて、処理ユニット１０は、電源線Ｖｉｎ＋を介してフルブリッジ回路２０に所定値以上の過電流が流れたことが検出された場合に、スイッチング素子Ｑ１からＱ４を瞬時にオフ状態にするようにドライブ回路１１に指示し、スイッチング素子Ｑ１からＱ４が過電流により破壊されること防いでいる。

トランス５０の一次巻線５１と、電流検出用トランス５４の一次巻線５５とには一次側回路４０のフルブリッジ回路２０が接続される。トランス５０の二次巻線５２、５３側には、この二次巻線５２、５３に誘起される電圧を全波整流する同期整流回路６０が接続される。電流検出用トランス５４の二次巻線５６には、電流検出回路７０が接続される。

次に、トランス５０の二次巻線側の同期整流回路６０の構成について説明する。
同期整流回路６０は、トランス５０の二次巻線５２、５３、同期整流スイッチ回路６１、整流平滑回路（チョークコイルＬ１１とコンデンサＣ１１）、第２電流検出回路６２、サージ電圧検出回路６３を備える。同期整流回路６０は、トランス５０の二次巻線５２、５３に誘起される電圧Ｖ１、Ｖ２（誘導起電力）を全波整流して直流電圧に変換する。
この同期整流回路６０において、同期整流スイッチ回路６１を構成するスイッチング素子Ｑ５及びＱ６は、制御部１０１によりオン状態とオフ状態とのタイミングが制御され、トランス５０の二次巻線５２、５３に誘起される電圧Ｖ１、Ｖ２を同期整流する。同期整流回路６０は、同期整流した直流電圧をチョークコイルＬ１１とコンデンサＣ１１で平滑化し、出力端子Ｏｕｔ１とＯｕｔ２を介して、負荷装置８０に電力を供給する。
負荷装置８０は、例えば、ランプや、モータや、或いは、バッテリ等である。

同期整流スイッチ回路６１のスイッチング素子Ｑ５及びＱ６は、例えばＭＯＳＦＥＴで構成されている。そして、スイッチング素子Ｑ５及びＱ６のそれぞれには、ボディーダイオードＤ５及びＤ６が並列に接続されている。つまり、スイッチング素子Ｑ５及びＱ６のそれぞれは、ドレイン側に対応するダイオードＤ５及びＤ６のカソード端子が接続され、ソース側にアノード端子が接続される。

上記同期整流回路６０において、トランス５０の二次巻線のセンタータップ、つまり、二次巻線５２及び二次巻線５３の接続点の端子ｄは、チョークコイルＬ１１の一端に接続され、チョークコイルＬ１１の他端は、コンデンサＣ１１の正電圧側の電極に接続されるとともに、正電圧側の出力端子Ｏｕｔ１に接続されている。
また、トランス５０の二次巻線５２の端子ｃには、同期整流スイッチ回路６１内のスイッチング素子Ｑ６のドレインが接続され、スイッチング素子Ｑ６のソースは、基準電位線ＧＮＤを介して、基準電位側の出力端子Ｏｕｔ２に接続されている。
また、トランス５０の二次巻線５３の端子ｅには、同期整流スイッチ回路６１内のスイッチング素子Ｑ５のドレインが接続され、スイッチング素子Ｑ５のソースは、基準電位線ＧＮＤを介して出力端子Ｏｕｔ２に接続されている。

上記構成において、処理ユニット１０は、トランス５０の二次巻線５２、５３に電圧Ｖ２、Ｖ３が誘起されるタイミングに同期して、スイッチング素子Ｑ５及びＱ６のオン状態とオフ状態とのタイミングを制御する。このように、スイッチング素子Ｑ５及びＱ６をオン状態とオフ状態と制御することにより、ダイオードＤ５及びＤ６の順方向電圧Ｖｆにより発生する電力損失を低減することができる。

同期整流回路６０には、スイッチング素子Ｑ５（或は、スイッチング素子Ｑ５及びＱ６の両方）に流れる電流を計測するための第２電流検出回路６２が設けられている。第２電流検出回路６２は、計測したスイッチング素子Ｑ５（或は、スイッチング素子Ｑ５及びＱ６の両方）に流れる電流を示す信号を処理ユニット１０に出力する。

また、同期整流回路６０には、スイッチング素子Ｑ５及びＱ６のドレイン端子に発生するサージ電圧を検出するサージ電圧検出回路６３が設けられている。このサージ電圧検出回路６３は、例えば、ピーク値ホールド回路等で構成され、検出したサージ電圧の検出信号を、処理ユニット１０に出力する。

次に、電流検出回路７０について説明する。
電流検出回路７０は、電流検出用トランス５４の二次巻線５６、整流回路７１、ダイオード７２、分圧回路７３、及び第３電流検出回路７４を備える。
ここで、一次巻線５１、二次巻線５２、５３は、トランス５０を構成し、一次巻線５５、二次巻線５６は、電流検出用トランス５４を構成する。

本実施形態の電源装置１では、電流検出用トランス５４と電流検出回路７０とを用いて、トランス５０の一次巻線５１に流れる電流を検出することにより、出力電流Ｉｏを間接的に検出するように構成されている。これは、同期整流回路６０のチョークコイルＬ１１に直列に電流検出用トランスを挿入して出力電流Ｉｏを検出する場合、例えば、１００Ａを超えるような出力電流Ｉｏを検出する場合には、電流検出用トランスの検出値にノイズが重畳することがあり、また、発熱の問題が発生する可能性がある。そこで、トランス５０の一次巻線５１に流れる一次側電流を電流検出用トランス５４で検出することにより、出力電流Ｉｏを検出している。なお、勿論、後述するように、同期整流回路６０内で出力電流Ｉｏを検出してもよい。

電流検出回路７０は、電流検出用トランス５４の二次巻線５６の端子ｍ，ｎに接続される整流回路７１と、ダイオード７２と分圧回路７３と、第３電流検出回路７４と、を有している。ダイオード７２のアノードは、整流回路７１の一方の端子に接続され、カソードは分圧回路７３に接続される。分圧回路７３は、分圧した結果を表す信号Ｓ１を処理ユニット１０に出力する。第３電流検出回路７４の一端は、整流回路７１の一方の端子に接続され、検出した結果を表す信号Ｓ２を処理ユニット１０に出力する。

整流回路７１は、ダイオードブリッジ回路で構成される全波整流回路である。
分圧回路７３は、抵抗分圧回路で構成されている。ダイオード７２と分圧回路７３とで構成される回路は、整流回路７１から出力される電流Ｉｃｔの還流ループを形成する。この分圧回路７３から処理ユニット１０に出力される信号Ｓ１は、例えば、スイッチング素子Ｑ１からＱ４の過電流保護用の信号として用いることができる。なお、ダイオード７２は、後述する第３電流検出回路７４のダイオード７４１において生じるＶｆ（順方向の電圧降下分）を補償するための電圧補償用のダイオードである。

一方、第３電流検出回路７４は、電流検出用トランス５４の二次巻線５６から整流回路７１を介して出力される電流Ｉｃｔにより、出力電流Ｉｏを間接的に検出するための回路である。
図４Ａは、第３電流検出回路７４の構成例を示す構成図である。この図４Ａに示すように、第３電流検出回路７４は、ダイオード７４１を介して電流Ｉｃｔにより充電されるコンデンサ７４２と、コンデンサ７４２の両端の電圧を検出するための分圧用の抵抗器７４３、７４４と、ノイズ吸収用のコンデンサ７４５と、抵抗器７４６と、で構成されている。

ダイオード７４１のアノードは、第３電流検出回路７４の入力端子である。ダイオード７４１のカソードは、抵抗器７４３の一端とコンデンサ７４２の一端とに接続される。ダイオード７４１は、電流のピークを検出する働きをする。

抵抗器７４３の他端は、抵抗器７４４の一端とコンデンサ７４５の一端と抵抗器７４６の一端とに接続される。
コンデンサ７４２の他端、抵抗器７４４の他端、及びコンデンサ７４５の他端は、接地される。
コンデンサ７４２、コンデンサ７４５、抵抗器７４３、抵抗器７４４、及び抵抗器７４６によって、所望の応答速度で電流を検出する回路が構成される。
抵抗器７４６の他端は、処理ユニット１０のＡＤＣ１１０に接続される。

また、図４Ｂは、第３電流検出回路７４の動作を説明するための波形図である。図４Ｂにおいて、横軸は時刻、縦軸は電圧と電流である。
第３電流検出回路７４において、図４Ｂに示す全波整流波形の電流Ｉｃｔが、整流回路７１から第３電流検出回路７４に向けて流れると、電流Ｉｃｔにより第３電流検出回路７４のコンデンサ７４２が充電される。そして、この電流Ｉｃｔにより充電されるコンデンサ７４２の両端の電圧Ｖｃｔは、図４Ｂに示すように、平滑された電圧波形となる。この電圧Ｖｃｔは、抵抗器７４３、７４４により分圧され、抵抗器７４４と抵抗器７４３の接続点Ｎ１には、処理ユニット１０内のＡ／Ｄ変換器（ＡＤＣ）１１０の入力電圧範囲に適合する電圧信号Ｖｓｃが生成される。なお、抵抗器７４４には、並列にノイズ吸収用のコンデンサ７４５が接続されている。

そして、この電圧信号Ｖｓｃは、抵抗器７４６を介して、信号Ｓ２として、処理ユニット１０内のＡ／Ｄ変換器１１０に入力される。Ａ／Ｄ変換器１１０は、信号Ｓ２をＡ／Ｄ変換し、このＡ／Ｄ変換したデジタル値の信号を、制御部１０１に入力する。
このように、電流検出回路７０では、トランス５０の一次巻線５１に流れる電流を検出することにより、出力電流Ｉｏを間接的に検出することができる。

上記構成の電源装置１において、処理ユニット１０内の制御部１０１は、ドライブ回路１１を介して、フルブリッジ回路２０内のスイッチング素子Ｑ１からＱ４のそれぞれにゲート信号Ｇ１からＧ４を供給する。つまり、制御部１０１は、不図示の出力電圧検出回路により、出力電圧Ｖｏｕｔを検出し、この出力電圧Ｖｏｕｔが一定になるように、スイッチング素子Ｑ１からＱ４のオン／オフのタイミング（デューティ比）を制御する。
また、制御部１０１は、ドライブ回路１１を介して、同期整流スイッチ回路６１内のスイッチング素子Ｑ５及びＱ６のそれぞれにゲート信号Ｇ５及びＧ６を供給する。つまり、制御部１０１は、スイッチング素子Ｑ５及びＱ６のオン／オフのタイミングを制御することにより、スイッチング素子Ｑ５及びＱ６に同期整流を行わせる。

図５は、スイッチング素子Ｑ５及びＱ６のゲート信号の波形を示すタイムチャートである。この図５では、横軸に時間ｔを示し、縦軸に、トランス５０の一次巻線５１に流れる電流により二次巻線５２、５３に誘起される電圧波形と、スイッチング素子Ｑ５のゲート信号Ｇ５の波形と、スイッチング素子Ｑ６のゲート信号Ｇ６の波形と、を並べて示している。なお、各ゲート信号が、ハイ信号（Ｈ）の場合に、当該ゲート信号に対応するスイッチング素子がオン状態になり、ロー信号（Ｌ）の場合に、当該ゲート信号に対応するスイッチング素子がオフ状態になる。

この図５において、時刻ｔ０では、スイッチング素子Ｑ５及びＱ６の両方がオン状態にある。つまり、時刻ｔ０において、スイッチング素子Ｑ５及びＱ６とにより、チョークコイルＬ１１に流れる電流の還流ループが形成されている。
図６は、同期整流回路に流れる電流の態様とデッドタイムにおける電流の態様を示す説明図である。例えば、図６の上段に示すように、時刻ｔ０の時点において、電流Ｉ１が、スイッチング素子Ｑ５を介して、トランス５０の二次巻線５３に還流している状態にあるとする。

続いて、時刻ｔ０の後の時刻ｔ１において、制御部１０１は、ゲート信号Ｇ５をＬにしてスイッチング素子Ｑ５をオフ状態にする。なお、ゲート信号Ｇ６はＨであり、スイッチング素子Ｑ６はオン状態のままである。この時刻ｔ１において、スイッチング素子Ｑ５がオフ状態になると、図６の下段に示すように、今までスイッチング素子Ｑ５に流れていた電流Ｉ１は、ボディーダイオードＤ５に転流する。

続いて、時刻ｔ１から所定のデッドタイムＤＴ３５を経過した時刻ｔ２において、フルブリッジ回路２０のスイッチング素子Ｑ２及びＱ３がオン状態になる。そして、時刻ｔ２において、フルブリッジ回路２０のスイッチング素子Ｑ２及びＱ３がオン状態になると、トランス５０の二次巻線５２、５３に、負極性の電圧が誘起される。なお、ここで、負極性の電圧とは、二次巻線５２、５３の端子ｅの電位が、端子ｃの電位よりも高い状態を意味している。このフルブリッジ回路２０のスイッチング素子Ｑ２及びＱ３のオン状態は、時刻ｔ３まで継続される。

この時刻ｔ２において、二次巻線５２、５３に、負極性の電圧Ｖ２、Ｖ３が誘起されると、図６の下段に示すように、スイッチング素子Ｑ５に流れていた電流Ｉ１は、二次巻線５３に誘起される電圧によりダイオードＤ５が逆バイアスされて次第に消失する。その一方で、二次巻線５２から電流Ｉ２が流れ始める。
このように、時刻ｔ１から時刻ｔ２までのデッドタイムＤＴ３５において、スイッチング素子Ｑ５がオフ状態に遷移する際に、スイッチング素子Ｑ５に流れる電流Ｉ１の態様が変化するとともに、二次巻線５２から電流Ｉ２が流れ始める。このため、スイッチング素子Ｑ５のドレイン端子に、大きなサージ電圧が発生する。例えば、図８に示すように、スイッチング素子Ｑ５がオフして、ドレイン・ソース間電圧Ｖｄｓが、ゼロ電圧に近い値から電圧Ｖｏに立ち上がる際に、大きなサージ電圧Ｖｎが発生する。

続いて、時刻ｔ３において、フルブリッジ回路２０のスイッチング素子Ｑ２及びＱ３がオフ状態になった後、所定のデッドタイムＤＴ２５を経過した時刻ｔ４において、スイッチング素子Ｑ５がオン状態になる。なお、スイッチング素子Ｑ６はオン状態のままである。このデッドタイムＤＴ２５においては、スイッチング素子Ｑ５及びＱ６に流れる電流の態様は変化しないため、デッドタイムＤＴ２５にサージ電圧が発生することはない。

そして、時刻ｔ４の後の時刻ｔ５において、制御部１０１は、ゲート信号Ｇ６をＬにしてスイッチング素子Ｑ６をオフ状態にする。なお、ゲート信号Ｇ５はＨであり、スイッチング素子Ｑ５はオン状態のままである。この時刻ｔ５において、スイッチング素子Ｑ６がオフ状態になると、今までスイッチング素子Ｑ６に流れていた電流は、ボディーダイオードＤ６に転流する。
続いて、時刻ｔ５から所定のデッドタイムＤＴ４６を経過した時刻ｔ６において、フルブリッジ回路２０のスイッチング素子Ｑ１及びＱ４がオン状態になる。そして、時刻ｔ６において、スイッチング素子Ｑ１及びＱ４がオン状態になると、トランス５０の二次巻線５２、５３に、正極性の電圧が印加される。なお、ここで、正極性の電圧とは、二次巻線５２、５３の端子ｃの電位が、端子ｅの電位よりも高い状態を意味している。
そして、時刻ｔ５から時刻ｔ６までのデッドタイムＤＴ４６において、スイッチング素子Ｑ６がオフ状態になる際に、上述したスイッチング素子Ｑ５がオフする場合と同様にして、スイッチング素子Ｑ６に流れる電流の態様が変化するため、スイッチング素子Ｑ６のドレイン端子に、大きなサージ電圧が発生する。

続いて、時刻ｔ７において、フルブリッジ回路２０のスイッチング素子Ｑ１及びＱ４がオフ状態になった後、所定のデッドタイムＤＴ１６を経過した時刻ｔ８において、スイッチング素子Ｑ６がオン状態になる。なお、スイッチング素子Ｑ５はオン状態のままである。このデッドタイムＤＴ１６においては、スイッチング素子Ｑ５及びＱ６に流れる電流の態様は変化しないため、デッドタイムＤＴ１６にサージ電圧が発生することはない。
その後の時刻ｔ８以降の動作は、上述した時刻ｔ１以降の動作と同じ動作が繰り返される。

また、図７は、記憶部３０に記憶されるデッドタイムテーブル３１の例を示す説明図である。この図７に示すように、記憶部３０には、デッドタイムのデータがテーブルの形式で記憶されている。つまり、同期整流回路６０を構成するスイッチング素子Ｑ５及びＱ６をオン状態とオフ状態に制御する際に用いられる、デッドタイムＤＴ１６と、デッドタイムＤＴ２５と、デッドタイムＤＴ４６と、デッドタイムＤＴ３５とが、電源装置１の出力電流Ｉｏに関連づけられてテーブルの形式で記憶されている。制御部１０１は、電源装置１の出力電流Ｉｏの大きさに応じて、図７に示すデッドタイムテーブル３１を参照して、デッドタイムを設定する。

制御部１０１は、例えば、出力電流Ｉｏの値がＩｏ３の場合に、デッドタイムＤＴ１６及びデッドタイムＤＴ２５として、デッドタイムｄｔ３を選択し、デッドタイムＤＴ４６及びデッドタイムＤＴ３５として、デッドタイムｄｔ１３を選択する。そして、制御部１０１は、図５に示したゲート信号Ｇ５及びＧ６を生成する場合に、デッドタイムｄｔ３及びデッドタイムｄｔ１３を用いて、ゲート信号Ｇ５及びＧ６を生成する。
なお、このデッドタイムテーブル３１は、記憶部３０内において、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）に記憶されている。

また、デッドタイムテーブル３１に記憶されるデッドタイムの初期値のデータは、例えばドライブ回路１１の遅延時間のバラツキの平均値と、スイッチング素子Ｑ４及びＱ５の特性のバラツキの平均値とに対応して、最適デッドタイムとして推定される値を用いることができる。この初期値のデータは、出力電流値ゼロ（０）、Ｉｏ１、Ｉｏ２、Ｉｏ３、Ｉｏ４、Ｉｏ５，Ｉｏ６毎に設定される値である。つまり、デッドタイムテーブル３１に記憶される初期値のデータは、ドライブ回路１１の遅延時間と、スイッチング素子Ｑ４及びＱ５の特性とが上記平均値に一致する場合に、最適なデッドタイムとなる。

図８は、デッドタイムの変更時のスイッチング素子のドレイン・ソース間電圧Ｖｄｓの例を示す波形図である。この波形図は、例えば、スイッチング素子Ｑ５のドレイン・ソース間電圧Ｖｄｓの波形の例である。図８において、横軸は時刻、縦軸は電圧である。
この波形図に示すように、スイッチング素子Ｑ１のドレイン・ソース間電圧は、オン状態にあるゼロ電圧に近い値から、オフ状態の電圧Ｖｏに上昇する際に、サージ電圧Ｖ_１〜Ｖ_４を発生する。この図８に示すように、デッドタイムＤＴを変化させた場合に、サージ電圧Ｖ_１〜Ｖ_４のピーク値が変化する。

時刻ｔ１１〜ｔ１２の波形は、デッドタイムがＤＴ−３、すなわち、「基準デッドタイム−３×ΔＴ」に設定されたときの波形である。デッドタイムがＤＴ−３のとき、サージ電圧のピーク値はＶ_１である。ここで、ΔＴは、所定の単位時間ΔＴである。時刻ｔ１３〜ｔ１４の波形は、デッドタイムがＤＴ−２、すなわち、「基準デッドタイム−２×ΔＴ」に設定されたときの波形である。デッドタイムがＤＴ−２のとき、サージ電圧のピーク値はＶ_２である。時刻ｔ１５〜ｔ１６の波形は、デッドタイムがＤＴ−１、すなわち、「基準デッドタイム−１×ΔＴ」に設定されたときの波形である。デッドタイムがＤＴ−１のとき、サージ電圧のピーク値はＶ_３である。時刻ｔ１７〜ｔ１８の波形は、デッドタイムがＤＴ、すなわち、「基準デッドタイム」に設定されたときの波形である。デッドタイムがＤＴのとき、サージ電圧のピーク値はＶ_４である。また、電圧値Ｖ_１は電圧値Ｖ_２より高く、電圧値Ｖ_２は電圧値Ｖ_３より高く、電圧値Ｖ_３は電圧値Ｖ_４より高い。すなわち、図８に示した例では、デッドタイムがＤＴ−３のときがサージ電圧のピーク値が最も高く、デッドタイムがＤＴのときがサージ電圧のピーク値が最も低い。

また、図９は、デッドタイムを変化させた場合のサージ電圧の測定例を示す説明図である。この図９に示す例では、出力電流Ｉｏが一定の条件の基で、基準となるデッドタイム（基準デッドタイム）を、＋方向（時間を延ばす方向）と、−方向（時間を短くする方向）とに、所定の時間ΔＴを単位時間として変化させている。
この図９に示す例では、デッドタイムを、基準デッドタイムから＋方向に、＋３（基準デッドタイム＋３×ΔＴ）まで変化させ、−方向に、−３（基準デッドタイム−３×ΔＴ）まで変化させている。
そして、検査装置２は、デッドタイムの時間幅に応じて変化するサージ電圧ｅを測定する。この図９に示す例では、デッドタイムが「０（基準デッドタイム）」の場合に、サージ電圧が最も小さくなり、デッドタイムが「−３（基準デッドタイム−３×ΔＴ）」の場合に、サージ電圧が最も大きくなる。

図１０は、デッドタイムを変化させた場合のサージ電圧の変化と、スイッチング素子の特性のバラツキによるサージ電圧の変化の例を示すグラフである。図１０の上段は、デッドタイムを変化させた場合のサージ電圧の変化を示すグラフであり、図９に示したサージ電圧ｅの測定結果をグラフで示した図ある。
この図１０の上段では、横軸に、デッドタイムの変化を示し、縦軸にサージ電圧のレベルを示している。この図１０の上段では、基準となるデッドタイムを０とし、この基準となるデッドタイムを、＋方向と、−方向とに、所定の時間ΔＴを単位時間として変化させた場合のサージ電圧の変化特性を示している。また、縦軸において、符号ｅ１からｅ９は、サージ電圧のレベルを示している。
この図１０の上段の特性曲線Ａ１に示すように、デッドタイムを変化させることにより、サージ電圧ｅが変化し、この例では、デッドタイムがゼロ（０）、つまり、デッドタイムが基準デッドタイムに一致する場合に、サージ電圧が最も小さくなる。

一方、ドライブ回路１１の遅延時間や、スイッチング素子Ｑ５及びＱ６の特性のバラツキにより、デッドタイムに対応するサージ電圧の特性が変化する。
例えば、図１０の下段の特性曲線Ｂ１に示すように、スイッチング素子の特性のバラツキにより、デッドタイムが＋１（基準デッドタイム＋ΔＴ）の時に、サージ電圧が最小になることがある。
このような場合、検査装置２は、「基準デッドタイム＋ΔＴ」のデッドタイムを、サージ電圧ｅが最小となる最適デッドタイムと判定し、この最適デッドタイムと、この最適デッドタイムが適用される出力電流値の情報とを、電源装置１に通知する。電源装置１は、検査装置２から受信した最適デッドタイムと出力電流値の情報に基づいて、記憶部３０内のデッドタイムテーブル３１を最適デッドタイムのデータに書き換える。

なお、デッドタイムには、図５に示したように、デッドタイムＤＴ３５と、デッドタイムＤＴ２５、デッドタイムＤＴ４６と、デッドタイムＤＴ１６との４種類のデッドタイムがある。このうち、デッドタイムＤＴ２５とデッドタイムＤＴ１６は、サージ電圧の発生とは無関係である。このため、検査装置２は、デッドタイムＤＴ３５とデッドタイムＤＴ４６のそれぞれについて、最適デッドタイムの判定を行う。

また、図１１は、最適デッドタイムの設定処理の流れを示すフローチャートであり、上述した電源装置１と検査装置２とにおける最適デッドタイムの設定処理の流れを、フローチャートで示したものである。
なお、最適デッドタイムの設定処理は、デッドタイムＤＴ３５とデッドタイムＤＴ４６とについて行われるが、最適デッドタイムの設定の順番は、何れが先であってもよく、例えば、デッドタイムＤＴ３５を設定した後に、デッドタイムＤＴ４６の設定を行うことができる。

以下、図１１を参照して、最適デッドタイムの設定処理の手順について説明する。
なお、図２に示すように、電源装置１の入力側に、入力電圧Ｖｉｎを測定する電圧計５と、入力電流Ｉｉｎを測定する電流計６とが予め配置され、また、電源装置１の出力側に、出力電圧Ｖｏｕｔを測定する電圧計７と、出力電流Ｉｏを測定する電流計８とが予め配置されているものとする。

まず、最初に、電源装置１及び検査装置２は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、出力電流Ｉｏとが一定になるように設定する（ステップＳ１１０）。例えば、負荷装置８０として、電子負荷装置を用いて、出力電流Ｉｏが一定になるようにする。
電源装置１の制御部１０１は、出力電流Ｉｏに応じたデッドタイムを、デッドタイムテーブル３１から読み出し、ドライブ回路１１を介して、ゲート信号Ｇ５及びＧ６を生成する。なお、この最適デッドタイムの設定処理の開始の時点において、デッドタイムは、基準デッドタイムとなる。

続いて、検査装置２は、基準デッドタイムにおいて、電源装置１内のサージ電圧検出回路６３により検出されたサージ電圧の検出値のデータを、処理ユニット１０の送信部１０４から取得する。検査装置２は、この処理ユニット１０から取得したサージ電圧の検出値のデータに基づいて、同期整流回路６０のスイッチング素子において発生するサージ電圧の大きさを測定する（ステップＳ１２０）。検査装置２は、このサージ電圧の測定データを記憶部２０５に記憶する。

続いて、検査装置２は、デッドタイムを現在のデッドタイムを増加方向に＋１（ΔＴ増加）するように電源装置１に指示する（ステップＳ１３０）。このステップＳ１３０の処理が最初に行われる場合、デッドタイムは、「基準デッドタイム＋１×ΔＴ」となる。
続いて、電源装置１は、検査装置２からの指示に基づいて、現在のデッドタイムを＋１（ΔＴ増加）した新たなデッドタイムをデッドタイムテーブル３１に記憶して、デッドタイムを変更する。電源装置１は、この変更されたデッドタイムに基づいて、ゲート信号Ｇ５及びＧ６を生成し、スイッチング素子Ｑ５及びＱ６を駆動する（ステップＳ１４０）。

続いて、検査装置２は、サージ電圧検出回路６３により検出されたサージ電圧の検出値のデータを処理ユニット１０から取得し、この検出値のデータに基づいて、同期整流回路６０のスイッチング素子において発生するサージ電圧の大きさを測定する（ステップＳ１５０）。検査装置２は、このサージ電圧の測定データを記憶部２０５に記憶する。
続いて、検査装置２は、デッドタイムを＋３（基準デッドタイム＋３×ΔＴ）まで変更したか否かを判定する（ステップＳ１６０）。そして、ステップＳ１６０の判定処理において、デッドタイムを＋３まで変更していないと判定された場合（ステップＳ１６０：ＮＯ）、検査装置２は、ステップＳ１３０の処理に戻り、デッドタイムの変更と、サージ電圧の測定処理とを継続する。

一方、ステップＳ１６０の判定処理において、デッドタイムを＋３まで変更したと判定された場合（ステップＳ１６０：ＹＥＳ）、検査装置２は、ステップＳ１７０の処理に移行する。
そして、検査装置２は、デッドタイムを１にする（ステップＳ１７０）。また、検査装置２は、ステップＳ２００において−３ではないと判定された場合、デッドタイムを−１だけ減算する。例えば、デッドタイムが−１の場合、この処理によってデッドタイムは、−２になる。
続いて、電源装置１は、−１にしたデッドタイムまたは１減算したデッドタイムをデッドタイムテーブル３１に記憶し、デッドタイムを変更する。電源装置１は、この変更したデッドタイムに基づいて、ゲート信号Ｇ５及びＧ６を生成し、スイッチング素子Ｑ５及びＱ６を駆動する（ステップＳ１８０）。

続いて、検査装置２は、サージ電圧検出回路６３により検出されたサージ電圧の検出値のデータを処理ユニット１０から取得し、この検出値のデータに基づいて、同期整流回路６０のスイッチング素子において発生するサージ電圧の大きさを測定する。検査装置２は、このサージ電圧の測定データを記憶部２０５に記憶する（ステップＳ１９０）。
続いて、検査装置２は、デッドタイムを−３（基準デッドタイム−３×ΔＴ）まで変更したか否かを判定する（ステップＳ２００）。そして、ステップＳ２００の判定処理において、デッドタイムを−３まで変更していないと判定された場合（ステップＳ２００：ＮＯ）、検査装置２は、ステップＳ１７０の処理に戻り、デッドタイムの変更と、サージ電圧の測定処理とを継続する。

一方、ステップＳ２００の判定処理において、デッドタイムを−３まで変更したと判定された場合（ステップＳ２００：ＹＥＳ）、検査装置２は、ステップＳ２１０の処理に移行する。
そして、検査装置２は、デッドタイムを基準デッドタイムから±３方向に変化させて測定したサージ電圧の測定データに基づいて、サージ電圧が最も小さくなるデッドタイムを判定する。つまり、検査装置２は、サージ電圧が最も小さくなるデッドタイムを最適デッドタイムと判定する（ステップＳ２１０）。
続いて、検査装置２は、最適デッドタイムの情報を電源装置１に通知する（ステップＳ２２０）。
続いて、電源装置１は、検査装置２から通知された最適デッドタイムを、記憶部３０内のデッドタイムテーブル３１に書き込む（ステップＳ２３０）。
そして、このステップＳ２３０の処理を実行した後に、電源装置１と検査装置２とは、このＰＣＳ４０の最適デッドタイムの設定処理を終える。

そして、検査装置２は、上記ステップＳ１１０からＳ２３０までの処理を、異なる幾つかの出力電流Ｉｏに対して繰り返し実行し、それぞれの電流値に応じた最適デッドタイムを判定して電源装置１に通知する。
電源装置１は、検査装置２から取得した最適デッドタイムをデッドタイムテーブル３１に書き込むことにより、デッドタイムテーブル３１に最適デッドタイムを設定する。

なお、検査装置２は、異なる幾つかの出力電流Ｉｏに対してデッドタイムの補正を行う場合に、測定対象となる１つ目の出力電流Ｉｏに対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときにサージ電圧が最も小さくなったかを記憶してもよい。例えば、デッドタイムを正方向に変化させたときにサージ電圧が最も小さくなると判定された場合、検査装置２は、２つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、サージ電圧が下がり始め、ボトム点を迎えたことが検出された時点でデッドタイムの調整を終了してもよい。

［第２実施形態］
図３に示した電源装置１では、トランス５０の一次巻線５１に流れる電流を、電流検出用トランス５４と電流検出回路７０とを用いて検出することにより、出力電流Ｉｏを間接的に測定している。勿論、出力電流Ｉｏは、同期整流回路６０内に電流検出回路を設けて検出してもよい。

図１２は、本発明の第２実施形態に係る電源装置１Ａの構成例を示す構成図である。
この図１２に示す電源装置１Ａは、図３に示す電源装置１と比較すると、図３に示す一次巻線５１側の電流検出用トランス５４と、電流検出回路７０とを除外し、代わりに、同期整流回路６０内に、電流検出用トランス６４と、出力電流検出回路６５とを新たに追加した点が構成上で異なる。また、図３に示す第１電流検出回路２２と、第２電流検出回路６２とを省略した点が構成上で異なる。
他の構成は、図３に示す電源装置１と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

この図１２に示す電源装置１Ａでは、チョークコイルＬ１１と出力端子Ｏｕｔ１との間に電流検出用トランス６４を挿入し、この電流検出用トランス６４により、電源装置１Ａから負荷装置８０に流れる出力電流Ｉｏを検出する。
電流検出用トランス６４の二次巻線側には、二次巻側に流れる電流の還流ループを形成するとともに、出力電流Ｉｏの電流値を検出するための出力電流検出回路６５が接続されている。この出力電流検出回路６５には、例えば、図４に示した第３電流検出回路７４と同様な回路が内蔵されており、出力電流検出回路６５により検出された電流信号Ｉｓが、処理ユニット１０に入力される。
そして、上記電源装置１Ａにおけるサージ電圧を最小にするための最適デッドタイムの設定動作は、出力電流Ｉｏを同期整流回路６０内の電流検出用トランス６４で検出する点を除いて、第１実施形態の電源装置１と同様にして行われる。このため、重複する説明は、省略する。
このように、第２実施形態の電源装置１Ａでは、出力端子Ｏｕｔ１から負荷装置８０に流れる出力電流Ｉｏを直接検出することにより、出力電流Ｉｏの値に応じた最適デッドタイムを設定することができる。

［第３実施形態］
上述した第１実施形態及び第２実施形態では、トランス５０の一次巻線５１をフルブリッジ回路２０で駆動する例について説明したが、本発明は、トランス５０の一次巻線５１を、ハーフブリッジ回路で駆動する場合においても、適用できるものである。

図１３は、本発明の第３実施形態に係る電源装置１Ｂの構成例を示す構成図である。
この図１３に示すハーフブリッジ回路２０Ａを備える電源装置１Ｂの回路構成は、一般的によく知られたものである。このハーフブリッジ回路２０Ａは、スイッチング素子Ｑ１及びＱ２を交互にオン、オフし、コンデンサＣ２及びＣ３に蓄積された電荷により、トランス５０の一次巻線５１を駆動する。そして、二次巻線５２及び５３に誘起される電圧を、同期整流回路６０により全波整流し、チョークコイルＬ１１を介して負荷装置８０に給電する。
また、同期整流回路６０と電流検出回路７０の構成は、図３に示す電源装置１と同様であり、その動作についても同様である。このため、重複する説明は、省略する。
このように、トランス５０に一次側にハーフブリッジ回路２０Ａを用いた電源装置１Ｂにおいても、同期整流回路６０において、サージ電圧を最小にする最適デッドタイムを設定することができる。

つまり、本発明の電源装置は、二次巻線５２、５３側に同期整流回路６０を備える電源装置であればよく、トランス５０の一次巻線５１を駆動する回路は、どのような構成の回路であってもよい。例えば、電源装置は、一次巻線５１をフィードフォワード方式や、プッシュプル方式で駆動する電源装置であってもよい。

以上、説明したように、本実施形態の電源装置１、１Ａ、１Ｂでは、スイッチング素子Ｑ５及びＱ６の最適なデッドタイムを決定するための回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。つまり、電源装置は、ドライブ回路の遅延時間やスイッチング素子の特性に応じて、製品毎にデッドタイムを最適値に補正することが可能になる。このため、電源装置は、低耐圧のスイッチング素子の使用が可能になり、高効率化にも寄与する。

なお、ここで、本発明と上記実施形態との対応関係について補足して説明する。上記実施形態において、本発明における電源装置は、電源装置１、電源装置１Ａ、又は、電源装置１Ｂが対応する。また、本発明における第１デッドタイムは、記憶部３０のデッドタイムテーブル３１に記憶されるデータであって、最適デッドタイムに書き換えられる前のデッドタイムのデータが対応する。また、第２デッドタイムは、検査装置２により判定された最適デッドタイムが対応し、記憶部３０のデッドタイムテーブル３１は、最終的に、この最適デッドタイムに書き換えられる。
また、本発明におけるスイッチング素子は、同期整流スイッチ回路６１内のスイッチング素子Ｑ５及びＱ６が対応する。また、本発明における検出部は、サージ電圧検出回路６３が対応する。

（１）そして、上記実施形態において、電源装置１は、同期整流を行うスイッチング素子Ｑ５及びＱ６の第１デッドタイムを記憶する記憶部３０と、スイッチング素子Ｑ５及びＱ６に発生するサージ電圧値を検出する検出部（サージ電圧検出回路６３）と、検出部（サージ電圧検出回路６３）が検出したサージ電圧値を示す情報を出力する送信部１０４と、上記サージ電圧値を示す情報に基づいて設定された第２デッドタイム（最適デッドタイム）の情報を取得する取得部２０１と、記憶部３０に記憶された第１デッドタイムを取得部１０２が取得した第２デッドタイムに書き換える書換部１０３と、記憶部３０に記憶された第２デッドタイムに応じてスイッチング素子Ｑ５及びＱ６を制御する制御部１０１と、を備える。
このような構成の電源装置１では、同期整流を行うスイッチング素子Ｑ５及びＱ６に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、外部に出力する。また、電源装置１は、上記サージ電圧値を示す情報に基づいて設定された第２デッドタイム（最適デッドタイム）の情報を外部から入力し、記憶部３０に記憶された第１デッドタイムを第２デッドタイムに書き換える。制御部１０１は、第２デッドタイムに応じてスイッチング素子Ｑ５及びＱ６を制御する。
これにより、電源装置１は、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、サージ電圧が最小になる第２デッドタイム（最適デッドタイム）を製品毎に設定できる。

（２）また、上記実施形態において、取得部２０１は、第２デッドタイム（最適デッドタイム）を取得する際に、送信部１０４からサージ電圧値を示す情報を入力するデッドタイム設定部（検査装置２）であってサージ電圧値を示す情報に基づいて第２デッドタイムを判定する検査装置２から、上記第２デッドタイムの情報を入力する。
このような構成の電源装置１であれば、デッドタイム設定部（検査装置２）が、送信部１０４からサージ電圧値を示す情報を入力し、このサージ電圧値の情報に基づいて第２デッドタイムを判定する。電源装置１の取得部１０２は、デッドタイム設定部（検査装置２）から第２デッドタイムの情報を取得して、この第２デッドタイムを記憶部３０に記憶する。
これにより、デッドタイム設定部（検査装置２）は、サージ電圧が最小になる第２デッドタイム（最適デッドタイム）を、サージ電圧の検出値に基づいて決定し、電源装置１は、この第２デッドタイムの情報をデッドタイム設定部（検査装置２）から取得して記憶部３０に記憶することができる。

（３）また、上記実施形態において、第２デッドタイム（最適デッドタイム）は、電源装置１への入力電圧Ｖｉｎ、電源装置１からの出力電圧Ｖｏｕｔ、及び電源装置１からの出力電流Ｉｏを一定に保った状態で、記憶部３０に記憶された第１デッドタイムが変化させられたときに、サージ電圧値が最も小さくなる値である。
このような構成の電源装置あれば、電源装置１への入力電圧Ｖｉｎ、電源装置１からの出力電圧Ｖｏｕｔ、及び電源装置１からの出力電流Ｉｏを一定に保った状態で、デッドタイムを変化させてサージ電圧を検出する。そして、電源装置１は、サージ電圧が最も小さくなるときのデッドタイムの情報を、取得部１０２により取得し、この第２デッドタイム（最適デッドタイム）を記憶部３０に記憶する。
これにより、第２デッドタイム（最適デッドタイム）が、入出力電圧の変動や負荷変動の影響がない状態において判定され、電源装置１は、正確な第２デッドタイム（最適デッドタイム）を取得することができる。

（４）また、本発明の電源装置１において、記憶部３０には、出力電流と第１デッドタイムとの関係が、出力電流毎に記憶され、書換部１０３は、記憶部３０に記憶された出力電流毎の第１デッドタイムを取得部１０２が取得した出力電流毎の第２デッドタイムにそれぞれ書き換えることを特徴とする。
このような構成の電源装置１であれば、記憶部３０には、出力電流と第１デッドタイムとの関係が、出力電流毎に記憶される。そして、電源装置１は、取得部１０２により、出力電流毎の第２デッドタイムの情報を取得し、記憶部３０に記憶された出力電流毎の第１デッドタイムを、取得部１０２が取得した出力電流毎の第２デッドタイムにそれぞれ書き換える。
これにより、電源装置１では、記憶部３０に記憶された第１デッドタイムを２デッドタイムに書き換えることにより、出力電流毎に、第２デッドタイム（最適デッドタイム）を設定することができる。

（５）また、本発明の検査装置２は、同期整流を行うスイッチング素子（Ｑ５及びＱ６）の第１デッドタイムが外部入力されるデッドタイムの情報により変更可能な電源装置１に対して、第１デッドタイムを変更するように指示するとともに、スイッチング素子（Ｑ５及びＱ６）に発生するサージ電圧の検出値の情報を電源装置１から入力してサージ電圧を測定する測定部２０２と、測定部２０２により測定されたサージ電圧の測定結果に基づいて、サージ電圧が最も小さくなる第２デッドタイムを判定する判定部２０３と、第２デッドタイムの情報を電源装置１に通知して、電源装置１において第１デッドタイムを第２デッドタイムに設定させる書込部２０４と、を備えることを特徴とする。
このような構成の検査装置２は、電源装置１に対して、同期整流を行うスイッチング素子（Ｑ５及びＱ６）の第１デッドタイムを変更するように指示して、このスイッチング素子に発生するサージ電圧を測定する。そして、検査装置２は、サージ電圧の測定結果に基づいて、サージ電圧が最も小さくなる第２デッドタイム（最適デッドタイム）を判定し、この２デッドタイムの情報を電源装置１に通知する。電源装置１は、記憶部３０に記憶された第１デッドタイムのデータを第２デッドタイム（最適デッドタイム）に書き換える。
これにより、検査装置２は、電源装置１の同期整流を行うスイッチング素子（Ｑ５及びＱ６）のデッドタイムを変更させながら、スイッチング素子（Ｑ５及びＱ６）に発生するサージ電圧を測定することにより、第２デッドタイム（最適デッドタイム）を判定することができる。そして、検査装置２は、この第２デッドタイムを電源装置１に設定させることができる。
このため、電源装置１において、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、同期整流を行うスイッチング素子に発生するサージ電圧が最小になる最適デッドタイムを製品毎に設定することができる。

（６）また、本発明の検査装置２において、測定部２０２は、電源装置１への入力電圧、電源装置からの出力電圧、及び電源装置１からの出力電流を一定に保った状態で、電源装置１に対して、第１デッドタイムを変更するように指示してサージ電圧を測定し、判定部２０３は、測定部２０２により測定されたサージ電圧の測定値に基づいて、サージ電圧が最も小さくなる第２デッドタイムを判定することを特徴とする。
このような構成の検査装置２であれば、検査装置２は、電源装置１への入力電圧、電源装置１からの出力電圧、及び電源装置からの出力電流を一定に保った状態で、電源装置１に対して第１デッドタイムを変更するように指示してサージ電圧を測定し、サージ電圧が最も小さくなるときのデッドタイムを第２デッドタイム（最適デッドタイム）ムと判定する。
これにより、検査装置２は、電源装置１の入出力電圧の変動や負荷変動の影響がない状態において、最適デッドタイム（第２デッドタイム）を判定することができる。このため、電源装置１は、正確な第２デッドタイムを取得することができる。

（７）また、本発明の電源装置１の最適化方法は、電源装置１の同期整流を行うスイッチング素子（Ｑ５及びＱ６）のデッドタイムをデッドタイム設定部（検査装置２）により最適化する電源装置１の最適化方法であって、電源装置１が、第１デッドタイムを前記デッドタイム設定部（検査装置２）からの指示により変更する手順と、電源装置１が、前記スイッチング素子（Ｑ５及びＱ６）に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、デッドタイム設定部（検査装置２）に出力する手順と、を含み、デッドタイム設定部（検査装置２）が、電源装置１に対して、第１デッドタイムを変更するように指示するとともに、スイッチング素子（Ｑ５及びＱ６）に発生するサージ電圧値を示す情報を、電源装置１から取得する手順と、デッドタイム設定部（検査装置２）が、サージ電圧値の情報に基づいて、スイッチング素子（Ｑ５及びＱ６）において発生するサージ電圧の大きさを測定する手順と、デッドタイム設定部（検査装置２）が、サージ電圧の測定値に基づいて、サージ電圧が最も小さくなる第２デッドタイム判定する手順と、デッドタイム設定部（検査装置２）が、第２デッドタイムの情報を電源装置１に通知して、電源装置１において、第１デッドタイムを第２デッドタイムに設定させる手順と、を含むことを特徴とする。
このような電源装置１の最適化方法であれば、デッドタイム設定部（検査装置２）は、スイッチング素子の第１デッドタイムが変更可能な電源装置１に対して、第１デッドタイムを変更するように指示して、電源装置１のスイッチング素子に発生するサージ電圧を測定する。そして、デッドタイム設定部（検査装置２）は、このサージ電圧の測定結果に基づいて、サージ電圧が最も小さくなるデッドタイムを、第２デッドタイム（最適デッドタイム）と判定する。そして、デッドタイム設定部（検査装置２）は、第２デッドタイムの情報を電源装置１に通知して、電源装置において第１デッドタイムを第２デッドタイムに設定させる。
これにより、電源装置１は、サージ電圧を測定するための回路やデッドタイムを決定する新たな回路を製品の内部に追加することなく、サージ電圧が最小になる最適デッドタイムを製品毎に設定できる。

（８）また、電源装置１の最適化方法において、第２デッドタイムは、電源装置１への入力電圧、電源装置１からの出力電圧、及び電源装置１からの出力電流を一定に保った状態で、第１デッドタイムが変化させられたとき、サージ電圧値が最も小さくなる値であることを特徴とする。
このような電源装置１の最適化方法であれば、デッドタイム設定部（検査装置２）は、電源装置１への入力電圧、電源装置１からの出力電圧、及び電源装置１からの出力電流を一定に保った状態で、デッドタイムを変化させながら、スイッチング素子に発生するサージ電圧を測定する。そして、デッドタイム設定部（検査装置２）は、サージ電圧が最も小さくなるときのデッドタイムを第２デッドタイム（最適デッドタイム）と判定する。
これにより、第２デッドタイム（最適デッドタイム）が、入出力電圧の変動や負荷変動の影響がない状態において判定され、電源装置１は、正確な第２デッドタイム（最適デッドタイム）を取得することができる。

（９）また、電源装置１の最適化方法において、デッドタイム設定部（検査装置２）が、第１の出力電流に対する第２デッドタイムを決定したとき、第１デッドタイムを変化させた正負方向を示す情報に基づいて第２の出力電流に対する第２デッドタイムを決定する手順を含むことを特徴とする。
このような電源装置１の最適化方法であれば、デッドタイム設定部（検査装置２）は、異なる幾つかの出力電流に対してデッドタイムの補正を行う場合に、測定対象となる１つ目の出力電流に対応するデッドタイムを決定するとき、デッドタイムを正負の方向の何れの方向に変化させたときにサージ電圧が最も小さくなったかを記憶する。例えば、デッドタイムを正方向に変化させたときにサージ電圧が最も小さくなると判定された場合、デッドタイム設定部（検査装置２）は、２つ目の出力電流に対するデッドタイムを決定する際に、正方向からデッドタイムを変化させ、サージ電圧が上がり始め、ボトム点を迎えたことが検出された時点でデッドタイムの調整を終了する。
これにより、デッドタイム設定部（検査装置２）は、幾つかの出力電流に対してデッドタイムの補正を行う場合に、迅速に第２デッドタイム（最適デッドタイム）を判定することができる。

以上、本発明の実施の形態について説明したが、本発明の電源装置１，１Ａ，１Ｂは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

なお、上述した電源装置１，１Ａ，１Ｂにおける処理ユニット１０、及び検査装置２は専用のハードウェアにより実現されるものであってもよく、また、処理ユニットの各機能部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりその機能を実現させるものであってもよい。
すなわち、上述の処理ユニット１０、及び検査装置２に、ＣＰＵ、ＲＯＭ、及びＲＡＭ等を有するマイクロコントローラやマイクロコンピュータ等のコンピュータシステムを搭載し、ＣＰＵが、ソフトウェアプログラムを読み込み実行することにより、処理ユニット１０の一部又は全部の処理機能を実現してもよい。

１，１Ａ，１Ｂ・・・電源装置、２・・・検査装置、
１０・・・処理ユニット、１１・・・ドライブ回路、２０・・・フルブリッジ回路、
２０Ａ・・・ハーフブリッジ回路、２１・・・直流電源、
３０・・・記憶部、３１・・・デッドタイムテーブル
４０・・・一次側回路、５０・・・トランス、５１・・・一次巻線、
５２，５３・・・二次巻線、５４・・・電流検出用トランス、
６０・・・同期整流回路、６１・・・同期整流スイッチ回路、
６３・・・サージ電圧検出回路、７０・・・電流検出回路、
７４・・・第３電流検出回路、８０・・・負荷装置、１０１・・・制御部、
１０２・・・取得部、１０３・・・書換部、１０４・・・送信部、
２０１・・・取得部、２０２・・・測定部、２０３・・・判定部、
２０４・・・書込部、２０５・・・記憶部、
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６・・・スイッチング素子

Claims (9)

1. 同期整流を行うスイッチング素子の第１デッドタイムを記憶する記憶部と、
   前記スイッチング素子に発生するサージ電圧値を検出する検出部と、
   前記検出部が検出した前記サージ電圧値を示す情報を出力する送信部と、
   前記サージ電圧値を示す情報に基づいて設定された第２デッドタイムの情報を取得する取得部と、
   前記記憶部に記憶された前記第１デッドタイムを前記取得部が取得した前記第２デッドタイムに書き換える書換部と、
   前記記憶部に記憶された前記第２デッドタイムに応じて前記スイッチング素子を制御する制御部と、
   を備えることを特徴とする電源装置。
2. 前記取得部は、前記第２デッドタイムを取得する際に、
   前記送信部から前記サージ電圧値を示す情報を入力するデッドタイム設定部であって前記サージ電圧値を示す情報に基づいて前記第２デッドタイムを判定する前記デッドタイム設定部から、前記第２デッドタイムの情報を入力する
   ことを特徴とする請求項１に記載の電源装置。
3. 前記第２デッドタイムは、
   前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記記憶部に記憶された前記第１デッドタイムが変化させられたときに、前記サージ電圧値が最も小さくなる値である
   ことを特徴とする請求項１または請求項２に記載の電源装置。
4. 前記記憶部には、前記出力電流と前記第１デッドタイムとの関係が、出力電流毎に記憶され、
   前記書換部は、前記記憶部に記憶された出力電流毎の前記第１デッドタイムを前記取得部が取得した出力電流毎の前記第２デッドタイムにそれぞれ書き換える
   ことを特徴とする請求項３に記載の電源装置。
5. 同期整流を行うスイッチング素子の第１デッドタイムが外部入力されるデッドタイムの情報により変更可能な電源装置に対して、前記第１デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧の検出値の情報を前記電源装置から入力して前記サージ電圧を測定する測定部と、
   前記測定部により測定された前記サージ電圧の測定結果に基づいて、前記サージ電圧が最も小さくなる第２デッドタイムを判定する判定部と、
   前記第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において前記第１デッドタイムを前記第２デッドタイムに設定させる書込部と、
   を備えることを特徴とする検査装置。
6. 前記測定部は、前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記電源装置に対して、前記第１デッドタイムを変更するように指示してサージ電圧を測定し、
   前記判定部は、前記測定部により測定されたサージ電圧の測定値に基づいて、サージ電圧が最も小さくなる第２デッドタイムを判定する
   ことを特徴とする請求項５に記載の検査装置。
7. 電源装置内の同期整流を行うスイッチング素子のデッドタイムをデッドタイム設定部により最適化する電源装置の最適化方法であって、
   前記電源装置が、第１デッドタイムを前記デッドタイム設定部からの指示により変更する手順と、
   前記電源装置が、前記スイッチング素子に発生するサージ電圧値を検出し、このサージ電圧値を示す情報を、前記デッドタイム設定部に出力する手順と、
   を含み、
   前記デッドタイム設定部が、前記電源装置に対して、前記第１デッドタイムを変更するように指示するとともに、前記スイッチング素子に発生するサージ電圧値を示す情報を、前記電源装置から取得する手順と、
   前記デッドタイム設定部が、前記サージ電圧値の情報に基づいて、前記スイッチング素子において発生するサージ電圧の大きさを測定する手順と、
   前記デッドタイム設定部が、前記サージ電圧の測定値に基づいて、前記サージ電圧が最も小さくなる第２デッドタイム判定する手順と、
   前記デッドタイム設定部が、第２デッドタイムの情報を前記電源装置に通知して、前記電源装置において、前記第１デッドタイムを前記第２デッドタイムに設定させる手順と、
   を含むことを特徴とする電源装置の最適化方法。
8. 前記第２デッドタイムは、
   前記電源装置への入力電圧、前記電源装置からの出力電圧、及び前記電源装置からの出力電流を一定に保った状態で、前記第１デッドタイムが変化させられたとき、前記サージ電圧値が最も小さくなる値である
   ことを特徴とする請求項７に記載の電源装置の最適化方法。
9. 前記デッドタイム設定部が、
   第１の出力電流に対する前記第２デッドタイムを決定したとき、前記第１デッドタイムを変化させた正負方向を示す情報に基づいて第２の出力電流に対する前記第２デッドタイムを決定する手順を
   含むことを特徴とする請求項７又は請求項８に記載の電源装置の最適化方法。

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