JP2005117459A - 入力回路 - Google Patents
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Abstract
【課題】入力オープン状態の時には所定の出力レベルを出力するとともに、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがない入力回路を提供する。
【解決手段】逆相入力端と出力端をイマジナリショートさせた演算増幅器のプッシュプル形出力段のPチャネルおよびNチャネルトランジスタに対してカレントミラーの関係に設けたPチャネルおよびNチャネルトランジスタにより構成されるプッシュプル形検出段の出力レベルと、ゲート回路の回路閾値との関係を予め所定の関係に設定しておくことにより入力オープン状態ではゲート回路から所定の出力レベルを出力する。
【選択図】 図1
【解決手段】逆相入力端と出力端をイマジナリショートさせた演算増幅器のプッシュプル形出力段のPチャネルおよびNチャネルトランジスタに対してカレントミラーの関係に設けたPチャネルおよびNチャネルトランジスタにより構成されるプッシュプル形検出段の出力レベルと、ゲート回路の回路閾値との関係を予め所定の関係に設定しておくことにより入力オープン状態ではゲート回路から所定の出力レベルを出力する。
【選択図】 図1
Description
本発明は、入力回路に関し、特に入力端子から入力する信号のハイレベル、ローレベルを検出するとともに、入力端子がオープンの状態において所定のレベルを出力する入力回路に関する。
電子情報機器では外部の機器からコネクタを介してデータ等が入力されるものがある。このような電子情報機器の入力回路は、コネクタが接続されているときには入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力する必要がある。加えて、コネクタが接続されていない所謂入力オープン状態の時には、電子情報機器の内部回路の誤動作を防止するために入力回路は所定の出力レベルを出力する必要がある。
図7は、上記機能を満たすように構成された従来例の回路図である。この従来例は、例えば特許文献1に記載された入力回路においてノイズ除去用に設けられたキャパシタを省いた回路に相当する。
図7の入力回路において、比較器C1の正相入力端は抵抗Riを介して入力端子Viに接続され、また正相入力端は抵抗R3を介して電源Vddに接続される。比較器C1の逆相入力端にはリファレンス電圧Vrefが供給される。
抵抗R3の抵抗値が抵抗Riの抵抗値よりもずっと大きい値に設定されているとすれば、入力端子Viからの入力信号のレベルがVrefよりも大きいときには比較器C1は出力端子Voにハイレベルを出力し、入力端子Viからの入力信号のレベルがVrefよりも小さいときには比較器C1は出力端子Voにローレベルを出力する。入力端子がオープン状態にあるときには、抵抗R3によりプルアップされて比較器C1の正相入力端には電源Vddの電圧が供給されるので、比較器C1は入力オープン時の所定の出力レベルであるハイレベルを出力端子Voに出力する。
しかしながら、図7の従来例の入力回路は、入力端子Viから入力する信号の最大値が電源Vddの電圧よりも大きい場合には入力端子Viから電源Vddへ向かって電流が流れてしまうという問題点がある。コネクタを介して接続される外部機器によっては、入力信号の最大値が電源電圧の数倍となる場合もあり、このような場合には電源電圧の変動をも引き起こす。
本発明の目的は、入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力し、入力オープン状態の時には所定の出力レベルを出力するとともに、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがない入力回路を提供することである。
本発明の入力回路は、入力端子と、出力端子と、前記入力端子に一端が接続された入力抵抗と、正相入力端にリファレンス電圧が供給され逆相入力端が前記入力抵抗の他端に接続され逆相入力端の入力を増幅し第1の出力端から第1の内部出力信号として出力し第2の出力端から第2の内部出力信号を出力する増幅段と、ソースが第1の電源に接続されゲートに前記第1の内部出力信号が供給されたPチャネルの第1のトランジスタとドレインが前記第1のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第2の内部出力信号が供給されソースが第2の電源に接続されたNチャネルの第2のトランジスタとを有するプッシュプル形出力段と、を含むオペアンプと、ソースが前記第1の電源に接続されゲートに前記第1の内部出力信号が供給されたPチャネルの第3のトランジスタとドレインが第3のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第2の内部出力信号が供給されソースが接地されたNチャネルの第4のトランジスタとを有するプッシュプル形検出段と、入力端が前記プッシュプル形検出段の出力端と接続され出力端が前記出力端子に接続されたゲート回路と、を含む検出器と、を備え、前記オペアンプの前記プッシュプル形出力段の出力端と前記増幅段の逆相入力端とが接続されて構成される。
また、入力回路は、前記検出器内に前記プッシュプル形検出段の出力端と前記第2の電源との間に設けられたプルダウン抵抗、若しくは、前記検出器内に前記プッシュプル形検出段の出力端と前記第1の電源との間に設けられたプルアップ抵抗をさらに備えて構成してもよい。
本発明の入力回路は、検出器の検出段の出力レベルとゲート回路の回路閾値との関係を予め所定の関係を満たすように設定しておくことにより入力オープン状態の時にゲート回路から所定の出力レベルを出力するように構成されている。このため、本発明の入力回路では従来例にあるような入力端子を電源にプルアップする抵抗を必要としないので、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがなく、入力信号による電源電圧変動を防止できる。
本発明の入力回路は、逆相入力端と出力端をイマジナリショートさせたオペアンプと検出器とを備え、オペアンプのプッシュプル形出力段のPチャネルおよびNチャネルトランジスタに対して検出器内にカレントミラーの関係を保って設けたPチャネルおよびNチャネルトランジスタにより構成されるプッシュプル形検出段の出力レベルと、これを受ける出力段のゲート回路の回路閾値との関係を予め所定の関係に設定しておくことにより、入力オープン状態においてゲート回路から所定の出力レベルを出力する。入力信号は抵抗を介して逆相入力端に入力され、ゲート回路が例えばインバータの場合には、入力信号がハイレベルの時にゲート回路からハイレベルが出力され、入力信号がローレベルの時にゲート回路からローレベルが出力される。
以下、本発明の好適な実施例について図面を参照して詳細に説明する。なお、以下の実施例は本発明の理解を深めるために好適な実施例の例示であり、本発明が以下の実施例のみに限定されるものではない。
図1は本発明の第1実施例の回路図である。本発明の出力回路1は、入力端子Viと、入力抵抗Riと、オペアンプ11と、検出器12と、出力端子Voとを備えて構成される。
オペアンプ11は、増幅段A1と、直列接続されたPチャネルトランジスタT1およびNチャネルトランジスタT2からなるプッシュプル形出力段とを含み、AB級動作をする。
増幅段A1は、正相入力端がリファレンス電圧源Vrefに接続され、逆相入力端が入力抵抗Riを介して入力回路1の入力端子Viに接続され、逆相入力端の入力を増幅して第1の出力端から第1の内部出力信号S1を出力し、第2の出力端から第2の内部出力信号S2を出力する。
オペアンプ11のプッシュプル形出力段は、ソースが電源Vdd(第1の電源)に接続されゲートに第1の内部出力信号S1が供給されたPチャネルの第1のトランジスタT1と、ドレインが第1のトランジスタのドレインに接続されるとともにオペアンプ11の出力端N1となりゲートに第2の内部出力信号S2が供給されソースが接地(第2の電源)に接続されたNチャネルの第2のトランジスタT2とにより構成される。オペアンプ11の出力端N1は、増幅段A1の逆相入力端と接続されている。
検出器12は、直列接続されたPチャネルトランジスタT3およびNチャネルトランジスタT4からなるプッシュプル形検出段と出力段のゲート回路G1とを含んでいる。
プッシュプル形検出段は、ソースが電源Vddに接続されゲートに第1の内部出力信号S1が供給されたPチャネルの第3のトランジスタT3と、ドレインが第3のトランジスタのドレインに接続されるとともにプッシュプル形検出段の出力端N2となりゲートに第2の内部出力信号S2が供給されソースが接地されたNチャネルの第4のトランジスタT4とにより構成される。ここで、本実施例では、PチャネルトランジスタT1とPチャネルトランジスタT3とは同一のチャネル長であり、NチャネルトランジスタT2とNチャネルトランジスタT4とは同一のチャネル長であって、PチャネルトランジスタT1のチャネル幅をWT1とし、PチャネルトランジスタT3のチャネル幅をWT3とし、NチャネルトランジスタT2のチャネル幅をWT2とし、NチャネルトランジスタT4のチャネル幅をWT4としたときに、(WT3/WT1)=(WT4/WT2)となるように設定される。
ゲート回路G1は、論理機能が限定されるものではないが、本実施例ではインバータを用いており、その入力端はプッシュプル形検出段の出力端N2と接続され、出力端は出力端子Voに接続されている。また、ゲート回路G1の入力に対し出力が反転する入力電圧である回路閾値電圧がリファレンス電圧Vrefに対して所定の関係を有するように設定される。ここでは、ゲート回路G1の回路閾値電圧がリファレンス電圧Vrefよりも大きい値(回路閾値電圧をVref+αとする)に設定されているものとする。
次に、本実施例の動作について動作タイミング図である図2を参照して説明する。
先ず、入力端子Viがオープンの状態にあるときについて説明する。オペアンプ11が出力端N1と逆相入力端とが直接接続されてイマジナリショートの状態にあるので、入力端子Viがオープンのときには、出力端N1の電圧は正相入力端に供給されるリファレンス電圧Vrefに等しくなる。検出器12のプッシュプル形検出段のトランジスタはオペアンプ11のプッシュプル形出力段のトランジスタに対してカレントミラーの関係にあり、(WT3/WT1)=(WT4/WT2)に設定されているので、プッシュプル形検出段の出力端N2の電圧は出力端N1の電圧と同様にリファレンス電圧Vrefに等しくなる。
これに対してゲート回路G1の回路閾値電圧が(Vref+α)に設定されているので、ゲート回路G1への入力はローレベルと検出され出力端子Voにはハイレベルが出力される。すなわち、本実施例においても、入力端子がオープン状態にあるときには図7の従来例と同様に、入力オープン時の所定の出力レベルであるハイレベルが出力端子Voに出力される。
次に入力端子Viに入力信号が加わった場合について説明する。この場合にもオペアンプ11が出力端N1と逆相入力端とが直接接続されてイマジナリショートの状態にあるので、プッシュプル形出力段の出力端N1の電圧すなわち増幅段A1の逆相入力端の電圧が、常にリファレンス電圧Vrefに等しい電圧を維持するように動作する。
入力端子Viの入力信号電圧が低下しリファレンス電圧Vrefに等しい場合には、増幅段A1における第1の内部出力信号S1および第2の内部出力信号S2は入力端子Viがオープンのときと同じ電圧となり、検出器12におけるプッシュプル形検出段の出力端N2の電圧はリファレンス電圧Vrefに等しい電圧となる。リファレンス電圧Vrefはゲート回路G1の回路閾値電圧である(Vref+α)よりも小さいので出力端子にはハイレベルが出力される。
入力端子Viの入力信号電圧がリファレンス電圧Vrefよりも大きいときには、増幅段A1の逆相入力端の電圧がハイ側に引かれるので、増幅段A1における第1の内部出力信号S1および第2の内部出力信号S2は入力オープン状態における電圧に比べて大きい値になる。これにより、PチャネルトランジスタT1の流す電流が減少し、NチャネルトランジスタT2の流す電流が増大して出力端N1の電圧すなわち増幅段A1の逆相入力端の電圧をリファレンス電圧Vrefに引き戻す。このときには入力端子Viから入力抵抗Ri、プッシュプル形出力段の出力端N1、NチャネルトランジスタT2を通して接地へ電流が流れることになる。この状態では検出器12におけるプッシュプル形検出段のPチャネルトランジスタT3はPチャネルトランジスタT1にカレントミラー接続され、NチャネルトランジスタT4はPチャネルトランジスタT2にカレントミラー接続されているので、出力端N2の電圧はリファレンス電圧Vrefよりも小さい電圧となる。出力端N2の電圧はゲート回路G1の回路閾値電圧である(Vref+α)よりも小さいので、出力端子にはハイレベルが出力される。
入力端子Viの入力信号電圧がリファレンス電圧Vrefよりも小さいときには、増幅段A1の逆相入力端の電圧がロー側に引かれるので、増幅段A1における第1の内部出力信号S1および第2の内部出力信号S2は入力オープン状態における電圧に比べて小さい値になる。これにより、PチャネルトランジスタT1の流す電流が増大し、NチャネルトランジスタT2の流す電流が減少して出力端N1の電圧すなわち増幅段A1逆相入力端の電圧をリファレンス電圧Vrefに引き戻す。このときには電源VddからPチャネルトランジスタT1、プッシュプル形出力段の出力端N1、入力抵抗Riを通して入力端子Viへ電流が流れることになる。この状態では検出器12におけるプッシュプル形検出段の出力端N2の電圧はリファレンス電圧Vrefよりも大きい電圧となるが、ゲート回路G1の回路閾値電圧(Vref+α)よりも小さい間は出力端子Voがハイレベルのままである。入力信号電圧がさらに低下してプッシュプル形検出段の出力端N2の電圧がゲート回路G1の回路閾値電圧である(Vref+α)よりも大きくなると出力端子Voにはローレベルが出力される。
すなわち、プッシュプル形検出段の出力端N2の電圧が(Vref+α)になるときの入力信号電圧をVt1(<Vref)とすると、Vt1より小さい入力信号電圧では出力端子Voにはローレベルが出力され、Vt1より大きい入力信号電圧では出力端子Voにはハイレベルが出力される。
このように、第1実施例の入力回路は、入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力し、入力オープン状態の時には図7の従来例と同様にハイレベルを出力することができる。また、第1実施例の回路には入力端子Viから電源Vddに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも従来例のように入力端子Viから電源Vddへ電流が流れてしまうことを防止でき、入力信号による電源電圧変動を生じさせることがない。
次に本発明の第2実施例について説明する。第2実施例はゲート回路G1の回路閾値電圧がリファレンス電圧Vrefよりも小さい点のみが第1実施例と異なり、他の構成は第1実施例と同じである。ゲート回路G1の回路閾値電圧は(Vref−α)に設定される。
この変更により、第2実施例では入力オープン状態の時には出力端子Voにはローレベルが出力される。入力端子Viに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Vrefよりも大きい電圧Vt2においてプッシュプル形検出段の出力端N2の電圧がゲート回路G1の回路閾値電圧と等しい電圧である(Vref−α)となるため、Vt2より小さい入力信号電圧では出力端子Voにはローレベルが出力され、Vt2より大きい入力信号電圧では出力端子Voにはハイレベルが出力される。それ以外の動作および効果については第1実施例と同様であるので説明を省略する。
次に本発明の第3実施例について説明する。第3実施例は第1実施例におけるPチャネルトランジスタT1のチャネル幅WT1、PチャネルトランジスタT3のチャネル幅WT3、NチャネルトランジスタT2のチャネル幅WT2、NチャネルトランジスタT4のチャネル幅WT4について、(WT4/WT2)>(WT3/WT1)となるように設定し、入力端子Viがオープン状態にあるときの図1におけるプッシュプル形検出段の出力端N2の電圧を(Vref−ΔV)に小さくし、この電圧よりもゲート回路G1の回路閾値電圧が大きくなるように設定する点のみが第1実施例と異なり、他の構成は第1実施例と同じである。ゲート回路G1の回路閾値電圧の製造ばらつきを考慮してゲート回路G1の回路閾値電圧と入力オープン時の出力端N2の電圧との差を大きくとることが容易にできるので、製造ばらつきによる誤動作の発生防止に効果が大である。
この変更により、第3実施例では入力オープン状態の時には第1実施例と同様に出力端子Voにはハイレベルが出力される。入力端子Viに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Vrefよりも大きい電圧Vt3においてプッシュプル形検出段の出力端N2の電圧がゲート回路G1の回路閾値電圧と等しい電圧である(Vref−ΔV+α)となるため、Vt3より小さい入力信号電圧では出力端子Voにはローレベルが出力され、Vt3より大きい入力信号電圧では出力端子Voにはハイレベルが出力される。それ以外の動作および効果については第1実施例と同様であるので説明を省略する。
次に本発明の第4実施例について説明する。第4実施例は第2実施例のPチャネルトランジスタT1のチャネル幅WT1、PチャネルトランジスタT3のチャネル幅WT3、NチャネルトランジスタT2のチャネル幅WT2、NチャネルトランジスタT4のチャネル幅WT4に関して、(WT3/WT1)>(WT4/WT2)となるように設定し、入力端子Viがオープン状態にあるときの図1におけるプッシュプル形検出段の出力端N2の電圧を(Vref+ΔV)に大きくし、この電圧よりもゲート回路G1の回路閾値電圧が小さくなるように設定する点のみが第2実施例と異なり、他の構成は第2実施例と同じである。ゲート回路G1の回路閾値の製造ばらつきを考慮してゲート回路G1の回路閾値電圧と入力オープン時の出力端N2の電圧との差を大きくとることが容易にできるので、製造ばらつきによる誤動作の発生防止に効果が大である。
この変更により、第4実施例では入力オープン状態の時には第2実施例と同様に出力端子Voにはローレベルが出力される。入力端子Viに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Vrefよりも小さい電圧Vt4においてプッシュプル形検出段の出力端N2の電圧がゲート回路G1の回路閾値電圧と等しい電圧である(Vref+ΔV−α)となるため、Vt4より小さい入力信号電圧では出力端子Voにはローレベルが出力され、Vt4より大きい入力信号電圧では出力端子Voにはハイレベルが出力される。それ以外の動作および効果については第2実施例と同様であるので説明を省略する。
次に本発明の第5実施例について説明する。第5実施例は第3実施例の回路(図1と同じ)における検出器12を図3(a)の検出器12aに置き換えたものである。検出器12aは、検出器12のプッシュプル形検出段の出力端N2と接地との間にプルダウン抵抗R1を付加したものである。第5実施例の他部分の構成は第3実施例と同様であるが、トランジスタのチャネル幅については、好ましくは(WT4/WT2)=(WT3/WT1)に設定される。第5実施例では、抵抗R1を通じて接地へ電流を流すことにより、第3実施例と同様に入力端子Viがオープン状態にあるときのプッシュプル形検出段の出力端N2の電圧を(Vref−ΔV)に小さくすることができる。ゲート回路G1の回路閾値電圧は(Vref−ΔV)よりも大きい値(Vref−ΔV+α)に設定する。第5実施例においても、第3実施例と同様に、ゲート回路G1の回路閾値の製造ばらつきを考慮して入力オープン時の出力端N2の電圧との差を大きくとることができるので、製造ばらつきによる誤動作の発生防止に効果が大である。それ以外の動作および効果については第3実施例と同様であるので説明を省略する。
なお、図3(a)のプルダウン抵抗R1を、図3(b)の検出器12bに示すように導通状態に設定したNチャネルトランジスタRT1で置き換えてもよい。
次に本発明の第6実施例について説明する。第6実施例は第4実施例の回路(図1と同じ)における検出器12を図4(a)の検出器12cに置き換えたものである。検出器12cは、検出器12のプッシュプル形検出段の出力端N2と電源Vddとの間にプルアップ抵抗R2を付加したものである。第6実施例の他部分の構成は第4実施例と同様であるが、トランジスタのチャネル幅については、好ましくは(WT4/WT2)=(WT3/WT1)に設定される。第6実施例では、電源Vddから抵抗R2を通じて電流を流すことにより、第4実施例と同様に入力端子Viがオープン状態にあるときのプッシュプル形検出段の出力端N2の電圧を(Vref+ΔV)に大きくすることができる。ゲート回路G1の回路閾値電圧は(Vref+ΔV)よりも小さい値(Vref+ΔV−α)に設定する。第6実施例においても、第4実施例と同様に、ゲート回路G1の回路閾値の製造ばらつきを考慮して入力オープン時の出力端N2の電圧との差を大きくとることができるので、製造ばらつきによる誤動作の発生防止に効果が大である。それ以外の動作および効果については第4実施例と同様であるので説明を省略する。
なお、図4(a)のプルアップ抵抗R2を、図4(b)の検出器12dに示すように導通状態に設定したPチャネルトランジスタで置き換えてもよい。
次に本発明の第7実施例について説明する。第7実施例は第1実施例の回路(図1)における検出器12に換えて図5の複数の検出器20a、20bを設けたものである。
検出器20aは、直列接続されたPチャネルトランジスタT31およびNチャネルトランジスタT41からなるプッシュプル形検出段とプルダウン抵抗R11とゲート回路G11とを含んでいる。
検出器20bは、直列接続されたPチャネルトランジスタT32およびNチャネルトランジスタT42からなるプッシュプル形検出段とプルダウン抵抗R12とゲート回路G12とを含んでいる。
検出器20aのプッシュプル形検出段は、ソースが電源Vddに接続されゲートに第1の内部出力信号S1が供給されたPチャネルトランジスタT31と、ドレインがPチャネルトランジスタT31のドレインに接続されるとともにプッシュプル形検出段の出力端N21となりゲートに第2の内部出力信号S2が供給されソースが接地されたNチャネルトランジスタT41とにより構成される。
検出器20aのプルダウン抵抗R11は一端をプッシュプル形検出段の出力端N21に接続され、他端は接地される。
検出器20aのゲート回路G11は、論理機能が限定されるものではないが、本実施例ではインバータを用いており、その入力端はプッシュプル形検出段の出力端N21と接続され、出力端は出力端子Vo1に接続される。
検出器20bのプッシュプル形検出段は、ソースが電源Vddに接続されゲートに第1の内部出力信号S1が供給されたPチャネルトランジスタT32と、ドレインがPチャネルトランジスタT32のドレインに接続されるとともにプッシュプル形検出段の出力端N22となりゲートに第2の内部出力信号S2が供給されソースが接地されたNチャネルトランジスタT42とにより構成される。
検出器20bのプルダウン抵抗R12は一端をプッシュプル形検出段の出力端N22に接続され、他端は接地される。
検出器20bのゲート回路G12は、論理機能が限定されるものではないが、本実施例では検出器20aのゲート回路G11と同様にインバータを用いており、その入力端はプッシュプル形検出段の出力端N22と接続され、出力端は出力端子Vo2に接続される。
好ましくはPチャネルトランジスタT31とPチャネルトランジスタT32とには同一のチャネル長およびチャネル幅を有するトランジスタを用い、NチャネルトランジスタT41とNチャネルトランジスタT42とには同一のチャネル長およびチャネル幅を有するトランジスタを用いる。
検出器20aにおける第1のプルダウン抵抗R11の抵抗値は検出器20bにおける第2のプルダウン抵抗R12よりも大きく設定される。これにより、入力端子Viがオープン状態(および入力信号としてリファレンス電圧Vrefに等しい電圧が入力されたとき)における検出器20aのプッシュプル形検出段の出力端N21の電圧は(Vref−ΔV1)となり、検出器20bのプッシュプル形検出段の出力端N22の電圧は(Vref−ΔV2)となる(ΔV2>ΔV1である)。
検出器20aのゲート回路G11および検出器20bのゲート回路G12の回路閾値電圧は、入力端子Viがオープン状態における検出器20aのプッシュプル形検出段の出力端N21の電圧よりも大きい同一の電圧(Vref−ΔV1+α)に設定される。
このように構成された第7実施例において、入力端子Viがオープン状態では出力端子Vo1、Vo2の両方にハイレベルが出力される。入力端子Viに入力信号が供給される場合には、入力信号が大きい電圧レベルから低下し入力電圧がVt71になると先ず検出器20aのプッシュプル形検出段の出力端N21の電圧が(Vref−ΔV1+α)になり、検出器20aのゲート回路G11が検出して出力端子Vo1がローレベルを出力する。さらに入力信号が小さくなり入力電圧がVt72になると検出器20bのプッシュプル形検出段の出力端N22の電圧が(Vref−ΔV1+α)になり、検出器20bのゲート回路G12が検出して出力端子Vo2がローレベルを出力する。したがって、本実施例では、入力端子Viの入力電圧がVt71より大きいか、Vt71とVt72の間にあるか、またはVt72よりも小さいかを検出することができる。
なお、本実施例では検出器が2個である場合について説明したがこれに限定されるものではなく、3以上の個数の検出器を用いて構成することも可能である。また、本実施例においても他の実施例と同様に入力端子Viから電源Vddに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも入力端子Viから電源Vddへ電流が流れることがなく、入力信号による電源電圧変動を生じさせることがない。
次に本発明の第8実施例について説明する。第8実施例は第1実施例の回路(図1)における検出器12に換えて図6の検出器21a、21bを設けたものである。
検出器21aは、図5の検出器20aにおけるプルダウン抵抗R11に換えて一端がプッシュプル形検出段の出力端N21に接続され他端が電源Vddに接続されたプルアップ抵抗R21を有している。検出器21bは、図5の検出器20bにおけるプルダウン抵抗R12に換えて一端がプッシュプル形検出段の出力端N22に接続され他端が電源Vddに接続されたプルアップ抵抗R22を有している。
検出器21aのプルアップ抵抗R21の抵抗値は検出器21bのプルアップ抵抗R22よりも大きく設定される。これにより、入力端子Viがオープン状態(および入力信号としてリファレンス電圧Vrefに等しい電圧が入力されたとき)における検出器21aのプッシュプル形検出段の出力端N21の電圧は(Vref+ΔV1)となり、検出器21bのプッシュプル形検出段の出力端N22の電圧は(Vref+ΔV2)となる(ΔV2>ΔV1である)。
検出器21aのゲート回路G11および検出器21bのゲート回路G12の回路閾値電圧は、入力端子Viがオープン状態における検出器21aのプッシュプル形検出段の出力端N21の電圧よりも小さい同一の電圧(Vref+ΔV1−α)に設定される。
このように構成された第8実施例において、入力端子Viがオープン状態では出力端子Vo1、Vo2の両方にローレベルが出力される。入力端子Viに入力信号が供給される場合には、入力信号が小さい電圧レベルから上昇し入力電圧がVt81になると先ず検出器21aのプッシュプル形検出段の出力端N21の電圧が(Vref+ΔV1−α)になり、検出器21aのゲート回路G11が検出して出力端子Vo1がハイレベルに反転する。さらに入力信号が大きくなり入力電圧がVt82になると次に検出器21bのプッシュプル形検出段の出力端N22の電圧が(Vref+ΔV1−α)になり、検出器21bのゲート回路G12が検出して出力端子Vo2がハイレベルに反転する。したがって、本実施例では、入力端子Viの入力電圧がVt81より小さいか、Vt81とVt82の間にあるか、またはVt82よりも大きいかを検出することができる。
なお、本実施例では検出器が2個である場合について説明したがこれに限定されるものではなく、3以上の個数の検出器を用いて構成することも可能である。また、本実施例においても他の実施例と同様に入力端子Viから電源Vddに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも入力端子Viから電源Vddへ電流が流れることがなく、入力信号による電源電圧変動を生じさせることがない。
1 入力回路
11 オペアンプ
12,12a,12b,12c,12d,20a,20b,21a,21b 検出器
T1,T3,T31,T32 Pチャネルトランジスタ
T2,T4,T41,T42 Nチャネルトランジスタ
Vi 入力端子
Vo,Vo1,Vo2 出力端子
11 オペアンプ
12,12a,12b,12c,12d,20a,20b,21a,21b 検出器
T1,T3,T31,T32 Pチャネルトランジスタ
T2,T4,T41,T42 Nチャネルトランジスタ
Vi 入力端子
Vo,Vo1,Vo2 出力端子
Claims (11)
- 入力端子と、出力端子と、
前記入力端子に一端が接続された入力抵抗と、
正相入力端にリファレンス電圧が供給され逆相入力端が前記入力抵抗の他端に接続され逆相入力端の入力を増幅し第1の出力端から第1の内部出力信号として出力し第2の出力端から第2の内部出力信号を出力する増幅段と、ソースが第1の電源に接続されゲートに前記第1の内部出力信号が供給されたPチャネルの第1のトランジスタとドレインが前記第1のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第2の内部出力信号が供給されソースが第2の電源に接続されたNチャネルの第2のトランジスタとを有するプッシュプル形出力段と、を含むオペアンプと、
ソースが前記第1の電源に接続されゲートに前記第1の内部出力信号が供給されたPチャネルの第3のトランジスタとドレインが第3のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第2の内部出力信号が供給されソースが接地されたNチャネルの第4のトランジスタとを有するプッシュプル形検出段と、入力端が前記プッシュプル形検出段の出力端と接続され出力端が前記出力端子に接続されたゲート回路と、を含む検出器と、を備え、
前記オペアンプの前記プッシュプル形出力段の出力端と前記増幅段の逆相入力端とが接続されていることを特徴とする入力回路。 - 前記検出器の前記ゲート回路の回路閾値電圧が前記リファレンス電圧よりも大きい電圧に設定されたことを特徴とする請求項1に記載の入力回路。
- 前記検出器の前記ゲート回路の回路閾値電圧が前記リファレンス電圧よりも小さい電圧に設定されたことを特徴とする請求項1に記載の入力回路。
- 前記第1のトランジスタのチャネル幅をWT1とし前記第2のトランジスタのチャネル幅をWT2とし前記第3のトランジスタのチャネル幅をWT3とし前記第4のトランジスタのチャネル幅をWT4としたときに(WT4/WT2)>(WT3/WT1)を満たすように各トランジスタのチャネル幅を設定したことを特徴とする請求項1に記載の入力回路。
- 前記第1のトランジスタのチャネル幅をWT1とし前記第2のトランジスタのチャネル幅をWT2とし前記第3のトランジスタのチャネル幅をWT3とし前記第4のトランジスタのチャネル幅をWT4としたときに(WT4/WT2)<(WT3/WT1)を満たすように各トランジスタのチャネル幅を設定したことを特徴とする請求項1に記載の入力回路。
- 前記検出器内に前記プッシュプル形検出段の出力端と前記第2の電源との間に設けられたプルダウン抵抗をさらに備えることを特徴とする請求項1に記載の入力回路。
- 前記プルダウン抵抗として導通状態となるように設定されたNチャネルトランジスタを用いることを特徴とする請求項6に記載の入力回路。
- 前記検出器内に前記プッシュプル形検出段の出力端と前記第1の電源との間に設けられたプルアップ抵抗をさらに備えることを特徴とする請求項1に記載の入力回路。
- 前記プルアップ抵抗として導通状態となるように設定されたPチャネルトランジスタを用いることを特徴とする請求項8に記載の入力回路。
- 前記検出器と並列に設けられ前記検出器とはプルダウン抵抗値が異なる1以上の検出器をさらに備えることを特徴とする請求項6に記載の入力回路。
- 前記検出器と並列に設けられ前記検出器とはプルアップ抵抗値が異なる1以上の検出器をさらに備えることを特徴とする請求項8に記載の入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003350637A JP2005117459A (ja) | 2003-10-09 | 2003-10-09 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003350637A JP2005117459A (ja) | 2003-10-09 | 2003-10-09 | 入力回路 |
Publications (1)
Publication Number | Publication Date |
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JP2005117459A true JP2005117459A (ja) | 2005-04-28 |
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ID=34542130
Family Applications (1)
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JP2003350637A Pending JP2005117459A (ja) | 2003-10-09 | 2003-10-09 | 入力回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2005117459A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7973624B2 (en) | 2007-11-09 | 2011-07-05 | Robert Bosch Gmbh | Electromagnetic switch for an E-machine |
-
2003
- 2003-10-09 JP JP2003350637A patent/JP2005117459A/ja active Pending
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US7973624B2 (en) | 2007-11-09 | 2011-07-05 | Robert Bosch Gmbh | Electromagnetic switch for an E-machine |
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