JP6157043B1 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

半導体装置は、半導体基板の第１面側から第２面に対して、第１導電型の第１領域と、第２導電型の第２領域と、第１導電型の第３領域と、第２導電型の第４領域とが順に接合され、第１電極から第２電極に電流が流れる第１サイリスタと、第２面側から第１面に対して、第３領域と第２領域と第１領域と、第２導電型の第５領域とが順に接合され、第２電極から第１電極に電流が流れる第２サイリスタと、第１領域に内包されて第１面に接して、且つ、第５領域と分離されて形成された第２導電型の第６領域と、第１領域及び第６領域に形成されたゲート電極と、第１領域に内包されて第１面に接して、且つ、第６領域と分離されて形成されているとともに、第１領域より不純物濃度が高い第１導電型の第７領域と、第３領域の第２面側及び第４領域に接し、且つ、第２面に接して形成され、第３領域より不純物濃度が高い第１導電型の第８領域と、を備える。

Description

本発明は、半導体装置、及び半導体装置の製造方法に関する。
２つのサイリスタを逆並列に接続し、双方向に電流を流すことができるようにした半導体装置（以下、トライアックという）が知られている（例えば、特許文献１を参照）。
例えば、特許文献１に記載のトライアックでは、第１電極及びゲート電極が形成される半導体基板の第１面、及び、第２電極が形成される半導体基板の第２面に、Ｐ＋領域を形成するとともに、当該Ｐ＋領域に内包される高濃度領域であるＰ＋＋領域を形成する。この特許文献１に記載のトライアックでは、高濃度領域（Ｐ＋＋領域）が形成されていることにより、キャリアの再結合を促し、（ｄｖ／ｄｔ）ｃ（転流時臨界オフ電圧上昇率）の向上、すなわち、転流失敗の抑制を図ることができる。さらに、特許文献１に記載のトライアックでは、高濃度領域が形成されることにより、電極とのオーミック性が向上し、オン電圧が低下する。
特許第５６１８５７８号公報
しかしながら、上述した特許文献１に記載のトライアックでは、高濃度領域（Ｐ＋＋領域）の影響により、トライアックの内部トランジスタのｈＦＥ（コレクタ電流の直流電流増幅率）が低下する。そのため、上述した特許文献１に記載のトライアックでは、オン動作に必要なゲートトリガ電流が増大し、トライアック特有のトリガモードであるＩモード、ＩＩモード、及びＩＩＩモードのうち、ＩＩモード、及びＩＩＩモードのゲートトリガ電流がＩモードのゲートトリガ電流より高くなるアンバランスな状態が発生する（図１５の波形Ｗ１参照）。すなわち、上述した特許文献１に記載のトライアックでは、オン電圧を低下させつつ、ゲートトリガ電流のトリガモード間のアンバランスを低減することが困難であった。
本発明は、上記問題を解決すべくなされたもので、その目的は、オン電圧を低下させつつ、ゲートトリガ電流のトリガモード間のアンバランスを低減することができる半導体装置、及び半導体装置の製造方法を提供することにある。
上記問題を解決するために、本発明の一態様は、第１面及び前記第１面とは反対側の第２面を有する半導体基板の前記第１面側から前記第２面に対して、第１導電型の第１領域と、第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とが順に接合されており、前記第１領域と電気的に接続されて前記第１面に形成された第１電極から、前記第４領域と電気的に接続されて前記第２面に形成された第２電極に電流が流れる第１サイリスタと、前記第２面側から前記第１面に対して、前記第３領域と前記第２領域と前記第１領域と、前記第１領域に内包されて前記第１面に接して形成された前記第２導電型の第５領域とが順に接合されており、前記第２電極から、前記第５領域と電気的に接続された前記第１電極に電流が流れる第２サイリスタと、前記第１領域に内包されて前記第１面に接して、且つ、前記第５領域と分離されて形成された前記第２導電型の第６領域と、前記第１領域及び前記第６領域を電気的に接続させて前記第１面に形成されたゲート電極と、前記第１領域に内包されて前記第１面に接して、且つ、前記第６領域と分離されて形成されているとともに、前記第１電極によって前記第５領域と電気的に接続され、前記第１領域より不純物濃度が高い前記第１導電型の第７領域と、前記第３領域の前記第２面側及び前記第４領域に接し、且つ、前記第２面に接して形成されており、前記第２電極によって前記第４領域と電気的に接続され、前記第３領域より不純物濃度が高い前記第１導電型の第８領域とを備えることを特徴とする半導体装置である。
また、本発明の一態様は、上記の半導体装置において、前記第４領域と前記第５領域とは、前記第１面及び前記第２面に直交する直線上で重ならないように、前記第１面及び前記第２面に平行する方向に所定の距離を離して形成されており、前記所定の距離は、前記第１サイリスタと前記第２サイリスタとが、互いに反対の方向のサイリスタに電流が流れている間に、当該電流が流れていないサイリスタの電流経路に存在する残留キャリアが消滅するように定められていることを特徴とする。
また、本発明の一態様は、上記の半導体装置において、前記第７領域は、前記第１面のうち、前記ゲート電極に接する部分を含まないように形成されていることを特徴とする。
また、本発明の一態様は、上記の半導体装置において、前記第７領域は、前記第１面から前記第１導電型の不純物を拡散させて形成された領域であり、前記第８領域は、前記第２面から前記第１導電型の不純物を拡散させて形成された領域であり、前記第７領域と、前記第８領域とは、同時に前記第１導電型の不純物を拡散させて形成された領域であることを特徴とする。
また、本発明の一態様は、第１面及び前記第１面とは反対側の第２面を有する半導体基板の前記第１面側から前記第２面に対して、第１導電型の第１領域と、第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とが順に接合されており、前記第１領域と電気的に接続されて前記第１面に形成された第１電極から、前記第４領域と電気的に接続されて前記第２面に形成された第２電極に電流が流れる第１サイリスタと、前記第２面側から前記第１面に対して、前記第３領域と前記第２領域と前記第１領域と、前記第１領域に内包されて前記第１面に接して形成された前記第２導電型の第５領域とが順に接合されており、前記第２電極から、前記第５領域と電気的に接続された前記第１電極に電流が流れる第２サイリスタと、前記第１領域に内包されて前記第１面に接して、且つ、前記第５領域と分離されて形成された前記第２導電型の第６領域と、前記第１領域及び前記第６領域を電気的に接続させて前記第１面に形成されたゲート電極とを有する半導体装置の製造方法であって、前記第１電極によって前記第５領域と電気的に接続される第７領域であって、前記第１領域より不純物濃度が高い前記第１導電型の第７領域を、前記第１領域に内包されて前記第１面に接して、且つ、前記第６領域と分離させて形成する第１の工程と、前記第２電極によって前記第４領域と電気的に接続される第８領域であって、前記第３領域より不純物濃度が高い前記第１導電型の第８領域を、前記第３領域の前記第２面側及び前記第４領域に接し、且つ、前記第２面に接して形成する第２の工程とを含むことを特徴とする半導体装置の製造方法である。
本発明によれば、半導体装置には、第１領域に、ゲート電極と電気的に接続する第６領域と分離させて、第１領域より不純物濃度が高い第７領域が形成されており、当該第７領域は、第１電極が電気的に接続されている。また、半導体装置には、第３領域の第２面側及び第４領域に接し、且つ、第２面に接して第３領域より不純物濃度が高い第８領域が形成されており、当該第８領域は、第２電極によって第４領域と電気的に接続されている。第７領域は、第１領域より不純物濃度が高いため、第１電極のオーミック性が向上し、第８領域は、第３領域より不純物濃度が高いため、第２電極のオーミック性が向上する。そのため、半導体装置は、オン電圧を低下させることができる。また、第７領域は、ゲート電極と接続する第６領域と分離させて形成されているため、内部トランジスタのｈＦＥを低下させることがなく、ゲートトリガ電流のトリガモード間のアンバランスを低減することができる（ＩＩモード及びＩＩＩモードのゲートトリガ電流がＩモード程度まで低減できる）。よって、本発明は、オン電圧を低下させつつ、ゲートトリガ電流のトリガモード間のアンバランスを低減することができる。
本実施形態による半導体装置の一例を示す断面構成図である。 本実施形態による半導体装置を表面側からみた一例を示す平面図である。 本実施形態における半導体装置の製造方法の一例を示す工程フロー図である。 本実施形態における半導体装置の製造工程の一例を示す第１の図である。 本実施形態における半導体装置の製造工程の一例を示す第２の図である。 本実施形態における半導体装置の製造工程の一例を示す第３の図である。 本実施形態における半導体装置の製造工程の一例を示す第４の図である。 本実施形態における半導体装置の製造工程の一例を示す第５の図である。 本実施形態における半導体装置のＩモードの動作を説明する図である。 本実施形態における半導体装置のＩモードの等価回路を示す図である。 本実施形態における半導体装置のＩＩモードの動作を説明する図である。 本実施形態における半導体装置のＩＩモードの等価回路を示す図である。 本実施形態における半導体装置のＩＩＩモードの動作を説明する図である。 本実施形態における半導体装置のＩＩＩモードの等価回路を示す図である。 本実施形態における半導体装置のゲートトリガ電流の特性を示す図である。
以下、本発明の一実施形態による半導体装置、及び半導体装置の製造方法について、図面を参照して説明する。
まず、図１を参照して、本実施形態による半導体装置の構成について説明する。
図１は、本実施形態による半導体装置１００の一例を示す断面構成図である。また、なお、図１に示す断面図は、図２に示すＡ１−Ａ２間の破線上の断面図である。
図１に示すように、半導体装置１００は、Ｐ＋領域（１、３）と、Ｎ−領域２と、Ｎ＋領域（４、５、６）と、Ｐ＋＋領域（７、８）と、ＩＳＯ（アイソレーション）部９と、第１電極Ｔ１と、第２電極Ｔ２と、ゲート電極Ｇと、絶縁膜ＰＶとを備えている。
また、半導体装置１００は、半導体基板ＷＦに、２つのサイリスタ（ＴＹ１、ＴＹ２）を有するトライアックである。
半導体基板ＷＦは、主面である表（おもて）面Ｆ１（第１面の一例）と、表面Ｆ１の反対側の主面である裏面Ｆ２（第２面の一例）とを有している。なお、図１において、表面Ｆ１及び裏面Ｆ２に直交する方向をＺ軸方向とし、表面Ｆ１から裏面Ｆ２に向う方向を＋Ｚ軸方向とし、裏面Ｆ２から表面Ｆ１に向う方向を−Ｚ軸方向とする。
サイリスタＴＹ１（第１サイリスタの一例）は、表面Ｆ１側から裏面Ｆ２に対して、Ｐ＋領域１と、Ｎ−領域２と、Ｐ＋領域３と、Ｎ＋領域４とが順に接合されている。サイリスタＴＹ１は、第１電極Ｔ１から第２電極Ｔ２に（＋Ｚ軸方向に）電流が流れる。
サイリスタＴＹ２（第２サイリスタの一例）は、裏面Ｆ２側から表面Ｆ１に対して、Ｐ＋領域３と、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域５とが順に接合されている。サイリスタＴＹ２は、第２電極Ｔ２から第１電極Ｔ１に（−Ｚ軸方向）に電流が流れる。
Ｐ＋領域１（第１領域の一例）は、ｐ型半導体（第１導電型の一例）の領域であり、ｎ型半導体（第２導電型の一例）である半導体基板ＷＦのＮ−領域２に、内包されて表面Ｆ１に接して形成されている。Ｐ＋領域１は、表面Ｆ１からｐ型半導体の不純物（例えば、Ｂ（ボロン）、Ａｌ（アルミニウム）など）を拡散させて形成された領域である。Ｐ＋領域１は、表面Ｆ１部付近の不純物濃度が、例えば、１×１０１６〜１×１０１８ｃｍ−３程度であり、表面Ｆ１からの＋Ｚ軸方向の深さが１０μｍ（マイクロメートル）〜７０μｍの領域である。
Ｎ−領域２（第２領域の一例）は、ｎ型半導体の領域であり、Ｐ＋領域１と、Ｐ＋領域３と、ＩＳＯ部９と接して形成されている。Ｎ−領域２は、不純物濃度が、例えば、２×１０１３〜１×１０１８ｃｍ−３程度の領域である。
Ｐ＋領域３（第３領域の一例）は、ｐ型半導体の領域であり、Ｎ−領域２と、ＩＳＯ部９と接して形成されている。Ｐ＋領域３は、裏面Ｆ２からｐ型半導体の不純物（例えば、Ｂ、Ａｌなど）を拡散させて形成された領域である。Ｐ＋領域３は、裏面Ｆ２部付近の不純物濃度が、Ｐ＋＋領域８形成前の場合、例えば、１×１０１６〜１×１０１８ｃｍ−３程度であり、裏面Ｆ２からの−Ｚ軸方向の深さが１０μｍ〜７０μｍの領域である。
Ｎ＋領域４（第４領域の一例）は、ｎ型半導体の領域であり、Ｐ＋領域３及びＰ＋＋領域８に内包され、且つ、Ｐ＋＋領域８のみでは内包されずに裏面Ｆ２に接して形成されている。Ｎ＋領域４は、裏面Ｆ２からｎ型半導体の不純物（例えば、Ｐ（リン）など）を拡散させて形成された領域である。Ｎ＋領域４は、裏面Ｆ２部付近の不純物濃度が、例えば、１×１０１８〜１×１０２０ｃｍ−３程度の領域である。また、Ｎ＋領域４は、裏面Ｆ２からの−Ｚ軸方向の深さが５μｍ〜６０μｍ、且つ、Ｐ＋領域３の−Ｚ軸方向の深さ未満の領域である。また、Ｎ＋領域４は、第２電極Ｔ２とオーミック接触により電気的に接続されている。
Ｎ＋領域５（第５領域の一例）は、ｎ型半導体の領域であり、Ｐ＋領域１に内包されて表面Ｆ１に接して形成されている。Ｎ＋領域５は、表面Ｆ１からｎ型半導体の不純物（例えば、Ｐなど）を拡散させて形成された領域である。Ｎ＋領域５は、表面Ｆ１部付近の不純物濃度が、例えば、１×１０１８〜１×１０２０ｃｍ−３程度の領域である。また、Ｎ＋領域５は、裏面Ｆ２からの＋Ｚ軸方向の深さが５μｍ〜６０μｍ、且つ、Ｐ＋領域１の＋Ｚ軸方向の深さ未満の領域である。また、Ｎ＋領域５は、第１電極Ｔ１とオーミック接触により電気的に接続されている。
なお、Ｎ＋領域４とＮ＋領域５とは、表面Ｆ１及び裏面Ｆ２に直交する直線上（例えば、Ｚ軸方向の直線上）で重ならないように、表面Ｆ１及び裏面Ｆ２に平行する方向に所定の距離ΔＤを離して形成されている。ここで、所定の距離ΔＤは、サイリスタＴＹ１とサイリスタＴＹ２とが、互いに反対の方向のサイリスタに電流が流れている間に、当該電流が流れていないサイリスタの電流経路に存在する残留キャリアが消滅するように定められている。所定の距離ΔＤは、例えば、５０μｍ〜１０００μｍである。
Ｎ＋領域６（第６領域の一例）は、ｎ型半導体の領域であり、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域５と分離されて形成されている。Ｎ＋領域６は、表面Ｆ１からｎ型半導体の不純物（例えば、Ｐなど）を拡散させて形成された領域である。Ｎ＋領域６は、表面Ｆ１部付近の不純物濃度が、例えば、１×１０１８〜１×１０２０ｃｍ−３程度の領域である。また、Ｎ＋領域６は、表面Ｆ１からの＋Ｚ軸方向の深さが５μｍ〜６０μｍ、且つ、Ｐ＋領域１の＋Ｚ軸方向の深さ未満の領域である。また、Ｎ＋領域６は、ゲート電極Ｇとオーミック接触により電気的に接続されている。
Ｐ＋＋領域７（第７領域の一例）は、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域６と分離されて形成されている。Ｐ＋＋領域７は、第１電極Ｔ１によってＮ＋領域５と電気的に接続され、Ｐ＋領域１より不純物濃度が高いｐ型半導体の領域である。
また、Ｐ＋＋領域７は、表面Ｆ１からｐ型半導体の不純物（例えば、Ｂ、Ａｌなど）を拡散させて形成された領域であり、表面Ｆ１部付近の不純物濃度が、例えば、１×１０１８〜１×１０２０ｃｍ−３程度の領域である。また、Ｐ＋＋領域７は、表面Ｆ１からの＋Ｚ軸方向の深さが５μｍ〜６０μｍ、且つ、Ｐ＋領域１の＋Ｚ軸方向の深さ未満の領域である。
また、Ｐ＋＋領域７は、第１電極Ｔ１とオーミック接触により電気的に接続されている。また、Ｐ＋＋領域７は、表面Ｆ１のうち、ゲート電極Ｇに接する部分を含まないように、部分的に形成されている。
Ｐ＋＋領域８（第８領域の一例）は、Ｐ＋領域３の裏面Ｆ２側及びＮ＋領域４に接し、且つ、裏面Ｆ２に接して形成された領域である。また、Ｐ＋＋領域８は、第２電極Ｔ２によってＮ＋領域４と電気的に接続され、Ｐ＋領域３より不純物濃度が高いｐ型半導体の領域である。
また、Ｐ＋＋領域８は、裏面Ｆ２からｐ型半導体の不純物（例えば、Ｂ、Ａｌなど）を拡散させて形成された領域であり、裏面Ｆ２部付近の不純物濃度が、例えば、１×１０１８〜１×１０２０ｃｍ−３程度の領域である。また、Ｐ＋＋領域８は、裏面Ｆ２からの−Ｚ軸方向の深さが５μｍ〜６０μｍ、且つ、Ｐ＋領域３及びＮ＋領域４の−Ｚ軸方向の深さ未満の領域である。また、Ｐ＋＋領域８は、第２電極Ｔ２とオーミック接触により電気的に接続されている。
ＩＳＯ部９は、ｐ型半導体の領域であり、半導体装置１００の素子分離部となる領域である。すなわち、ＩＳＯ部９は、トライアック構造の両端部に形成され半導体装置１００の素子分離部として機能する。ＩＳＯ部９は、表面Ｆ１及び裏面Ｆ２に露出して形成されるとともに、半導体装置１００の厚み方向の側面に接して形成されている。
また、ＩＳＯ部９は、表面Ｆ１及び裏面Ｆ２の両面からｐ型半導体の不純物（例えば、Ｂ、Ａｌなど）を拡散させて形成された領域であり、表面Ｆ１部及び裏面Ｆ２部付近の不純物濃度が、例えば、１×１０１６〜１×１０１８ｃｍ−３程度の領域である。ＩＳＯ部９は、半導体基板ＷＦを厚み方向（Ｚ軸方向）に貫いて形成されている。すなわち、ＩＳＯ部９は、半導体基板ＷＦのＺ軸方向の厚さの（１／２）より深く、ｐ型半導体の不純物を拡散させて形成されている。
第１電極Ｔ１は、Ｐ＋領域１と電気的に接続されて表面Ｆ１に形成された電極である。また、第１電極Ｔ１は、Ｎ＋領域５と電気的に接続されているとともに、Ｐ＋＋領域７と電気的に接続されている。すなわち、第１電極Ｔ１は、Ｐ＋領域１及びＰ＋＋領域７と、Ｎ＋領域５とを短絡させて形成されている。また、第１電極Ｔ１の材質は、金属であり、例えば、Ａｌである。
第２電極Ｔ２は、Ｎ＋領域４と電気的に接続されて裏面Ｆ２に形成された電極である。また、第２電極Ｔ２は、半導体基板ＷＦの裏面Ｆ２全体に形成されており、Ｎ＋領域４と電気的に接続されているとともに、Ｐ＋＋領域８と電気的に接続されている。すなわち、第２電極Ｔ２は、Ｐ＋＋領域８と、Ｎ＋領域４とを短絡させて形成されている。また、第２電極Ｔ２の材質は、金属であり、例えば、Ａｌである。
ゲート電極Ｇは、Ｐ＋領域１及びＮ＋領域６を電気的に接続させて表面Ｆ１に形成された電極である。すなわち、ゲート電極Ｇは、Ｐ＋領域１と、Ｎ＋領域６とを短絡させて形成されている。なお、表面Ｆ１のうち、ゲート電極Ｇが形成されている部分には、Ｐ＋＋領域７が形成されていない。また、ゲート電極Ｇの材質は、金属であり、例えば、Ａｌである。
絶縁膜ＰＶは、例えば、ＳｉＯ２（二酸化ケイ素）などの絶縁層である。絶縁膜ＰＶは、表面Ｆ１に接して、第１電極Ｔ１、及びゲート電極Ｇの各電極の一部を覆うように形成されている。すなわち、絶縁膜ＰＶは、第１電極Ｔ１、及びゲート電極Ｇの部分を開口させて、表面Ｆ１に形成されている。なお、絶縁膜ＰＶは、第１電極Ｔ１、及びゲート電極Ｇの各電極の一部を覆わないように形成してもよい。また、第１電極Ｔ１、及びゲート電極Ｇの各電極が、表面Ｆ１に接して形成された絶縁層の一部を覆うように形成されており、さらに、絶縁膜ＰＶが、表面Ｆ１に接して形成された絶縁層、及び各電極の一部を覆うように形成されていてもよい。
また、図２は、本実施形態による半導体装置１００を表面Ｆ１側からみた一例を示す平面図である。なお、図２は、第１電極Ｔ１及びゲート電極Ｇと、絶縁膜ＰＶとが形成される前の半導体装置１００における構成を示している。
図２に示すように、半導体装置１００の表面Ｆ１側には、Ｐ＋領域１と、Ｎ−領域２と、Ｎ＋領域５と、Ｎ＋領域６と、Ｐ＋＋領域７と、ＩＳＯ部９とが露出されて形成されている。
また、半導体装置１００の裏面Ｆ２側には、Ｎ＋領域４が露出して形成されており、図２において破線により示されている。ここで、Ｎ＋領域４と、Ｎ＋領域５とは、表面Ｆ１及び裏面Ｆ２に平行する方向に所定の距離ΔＤを離して形成されている。
次に、図３〜図８を参照して、半導体装置１００の製造方法について説明する。
図３は、本実施形態における半導体装置１００の製造方法の一例を示す工程フロー図である。また、図４〜図８の各図は、本実施形態における半導体装置１００の製造構成の一例を示す図である。
図３に示すように、本実施形態における半導体装置１００の製造方法では、まず、初期ウェハ（半導体基板ＷＦ）にＩＳＯ部９の形成工程が実行される（ステップＳ１０１）。ここで、初期ウェハ（半導体基板ＷＦ）は、図４に示すように、全体がＮ−領域２であるｎ型半導体のウェハである。このＩＳＯ部９の形成工程において、写真工程（フォトリソグラフィ工程）及びエッチング工程によりパターンを形成し、表面Ｆ１及び裏面Ｆ２の両面から同時に、ｐ型半導体の不純物を半導体基板ＷＦに熱拡散させる。これにより、図５に示すように、半導体基板ＷＦにＩＳＯ部９（Ｐ＋領域）が形成される。
次に、Ｐ＋領域（１、３）の形成工程が実行される（ステップＳ１０２）。このＰ＋領域（１、３）の形成工程において、写真工程及びエッチング工程によりパターンを形成し、表面Ｆ１及び裏面Ｆ２の両面から同時に、ｐ型半導体の不純物を半導体基板ＷＦに熱拡散させる。これにより、図６に示すように、半導体基板ＷＦにＰ＋領域１及びＰ＋領域３が形成される。ここで、Ｐ＋領域１は、表面Ｆ１からの＋Ｚ軸方向の深さが、例えば、１０μｍ〜７０μｍになるように形成される。また、Ｐ＋領域３は、裏面Ｆ２からの−Ｚ軸方向の深さが、例えば、１０μｍ〜７０μｍになるように形成される。
次に、Ｐ＋＋領域（７、８）の形成工程が実行される（ステップＳ１０３）。このＰ＋＋領域（７、８）の形成工程において、写真工程及びエッチング工程によりパターンを形成し、表面Ｆ１及び裏面Ｆ２の両面から同時に、ｐ型半導体の不純物を半導体基板ＷＦに熱拡散させる。これにより、図７に示すように、半導体基板ＷＦにＰ＋＋領域７及びＰ＋＋領域８が形成される。なお、Ｐ＋＋領域７は、表面Ｆ１のうち、ゲート電極Ｇに接する部分を含まないように、部分的に形成される。また、Ｐ＋＋領域８は、裏面Ｆ２の全面に形成される。ここで、Ｐ＋＋領域７は、表面Ｆ１からの＋Ｚ軸方向の深さが、例えば、５μｍ〜６０μｍになるように形成される。また、Ｐ＋＋領域８は、裏面Ｆ２からの−Ｚ軸方向の深さが、例えば、５μｍ〜６０μｍになるように形成される。
このように、Ｐ＋＋領域（７、８）の形成工程は、Ｐ＋領域１より不純物濃度が高いｐ型半導体のＰ＋＋領域７を、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域６と分離させて形成する第１の工程と、Ｐ＋領域３より不純物濃度が高いｐ型半導体のＰ＋＋領域８を、Ｐ＋領域３の裏面Ｆ２側及びＮ＋領域４に接し、且つ、裏面Ｆ２に接して形成する第２の工程とを含んでいる。
次に、Ｎ＋領域（４、５、６）の形成工程が実行される（ステップＳ１０４）。このＮ＋領域（４、５、６）の形成工程において、写真工程及びエッチング工程によりパターンを形成し、表面Ｆ１及び裏面Ｆ２の両面から同時に、ｎ型半導体の不純物を半導体基板ＷＦに熱拡散させる。これにより、図８に示すように、半導体基板ＷＦにＮ＋領域５及びＮ＋領域６と、Ｎ＋領域４とが形成される。ここで、Ｎ＋領域５及びＮ＋領域６は、表面Ｆ１からの＋Ｚ軸方向の深さが、例えば、５μｍ〜６０μｍになるように形成される。また、Ｎ＋領域４は、裏面Ｆ２からの−Ｚ軸方向の深さが、例えば、５μｍ〜６０μｍになるように形成される。
次に、電極の形成工程が実行される（ステップＳ１０５）。この電極の形成工程において、写真工程及びエッチング工程によりパターンを形成し、表面Ｆ１側に、第１電極Ｔ１及びゲート電極Ｇが形成される。また、裏面Ｆ２側の全面に、第２電極Ｔ２が形成される。ここで、第１電極Ｔ１は、Ｐ＋領域１、Ｐ＋＋領域７、及びＮ＋領域５のそれぞれと、オーミック接触して形成される。また、ゲート電極Ｇは、Ｐ＋領域１及びＮ＋領域６のそれぞれと、オーミック接触して形成される。また、第２電極Ｔ２は、Ｐ＋＋領域８及びＮ＋領域４とオーミック接触して形成される。
次に、絶縁膜ＰＶの形成工程が実行される（ステップＳ１０６）。この絶縁膜ＰＶの形成工程において、写真工程及びエッチング工程によりパターンを形成し、絶縁膜ＰＶは、第１電極Ｔ１、及びゲート電極Ｇの部分を開口させて、表面Ｆ１に形成されている。これにより、上述した図１に示すような構造の半導体装置１００が製造される。なお、電極の形成工程（ステップＳ１０５）と絶縁膜ＰＶの形成工程（ステップＳ１０６）とは、工程順が逆であってもよい。
次に、図９〜図１４を参照して、本実施形態による半導体装置１００の動作について説明する。
図９は、本実施形態による半導体装置１００のＩモードの動作を説明する図である。また、図１０は、本実施形態における半導体装置１００のＩモードの等価回路を示す図である。なお、図１０に示す等価回路は、半導体装置１００の断面構造に重ねて記載している。
図９に示すように、ゲートトリガ電流のＩモードにおいて、第１電極がグランドに接続され、第２電極Ｔ２に（＋）電圧が印加され、ゲート電極Ｇに（＋）電圧が印加される。ここで、（＋）電圧は、グランド（第１電極Ｔ１）よりも高い電圧である。
ゲート電極Ｇに（＋）電圧が印加されることにより、ゲート電極Ｇから第１電極Ｔ１にゲートトリガ電流が流れる。これにより、Ｐ＋領域１において、横方向（表面Ｆ１と平行な方向）の抵抗による電圧降下が発生し、Ｐ＋領域１とＮ＋領域５との接合が順バイアスになる。その結果、Ｎ＋領域５からＰ＋領域１に電子が注入される。なお、図９において、破線の矢印は、電子の動きを示している。
次に、Ｐ＋領域１に注入された電子の一部が、Ｎ−領域２に入り、Ｎ−領域２に、電子が蓄積される。その結果、Ｎ−領域２の電位が、Ｐ＋領域３の電位より低くなり、Ｐ＋領域３とＮ−領域２との接合が順バイアスになり、正孔がＮ−領域２に注入される。なお、図９において、一点鎖線の矢印は、正孔の動きを示している。
次に、Ｎ−領域２に注入された正孔の一部が、Ｐ＋領域１に入り、Ｎ＋領域５からＰ＋領域１への電子の注入が促進される。
以上の作用が繰り返されることで電子及び正孔のＮ−領域２への注入が増幅され、最終的には、Ｐ＋領域３と、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域５とを有するサイリスタＴＹ２がオン状態（導通状態）になる。なお、本実施形態による半導体装置１００では、Ｐ＋＋領域８が、Ｐ＋領域３より高い不純物濃度であるため、第２電極Ｔ２のオーミック性を向上させることができる。そのため、サイリスタＴＹ２のオン電圧を低減させることができる。
また、図１０に示すように、ゲートトリガ電流のＩモードにおける半導体装置１００の等価回路は、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域５とにより構成されるＮＰＮトランジスタ（トランジスタＴＲ１）と、Ｐ＋領域３と、Ｎ−領域２と、Ｐ＋領域１とにより構成されるＰＮＰトランジスタ（トランジスタＴＲ２）とを有している。また、トランジスタＴＲ１のベース端子と、トランジスタＴＲ２のコレクタ端子とが、ゲート電極Ｇに接続されており、トランジスタＴＲ２のベース端子と、トランジスタＴＲ１のコレクタ端子とが接続されている。また、トランジスタＴＲ１のエミッタ端子が、第１電極Ｔ１に接続され、トランジスタＴＲ２のエミッタ端子が、第２電極Ｔ２に接続されている。
図１０に示す等価回路によれば、ゲート電極Ｇに（＋）電圧が印加されると、ゲート電極Ｇから第１電極Ｔ１にゲートトリガ電流が流れる。すなわち、トランジスタＴＲ１のベース電流が流れることになり、トランジスタＴＲ１のコレクタ電流が流れ始める。そうすることにより、トランジスタＴＲ２のベース電流が流れることになり、トランジスタＴＲ２のコレクタ電流が流れ始める。トランジスタＴＲ２のコレクタ電流は、トランジスタＴＲ１のベース電流になることから、２つのトランジスタが互いに増幅しあい、やがてオン状態（導通状態）となる。これにより、第１電極Ｔ１と第２電極Ｔ２との間が導通状態になり、第２電極Ｔ２から第１電極Ｔ１に電流が流れる。
次に、図１１は、本実施形態による半導体装置１００のＩＩモードの動作を説明する図である。また、図１２は、本実施形態における半導体装置１００のＩＩモードの等価回路を示す図である。なお、図１２に示す等価回路は、半導体装置１００の断面構造に重ねて記載している。
図１１に示すように、ゲートトリガ電流のＩＩモードにおいて、第１電極がグランドに接続され、第２電極Ｔ２に（＋）電圧が印加され、ゲート電極Ｇに（−）電圧が印加される。ここで、（−）電圧は、グランド（第１電極Ｔ１）よりも低い電圧（例えば、負電圧）である。
ゲート電極Ｇに（−）電圧が印加されることにより、第１電極Ｔ１からゲート電極Ｇにゲートトリガ電流が流れる。これにより、Ｐ＋領域１において、横方向（表面Ｆ１と平行な方向）の抵抗による電圧降下が発生し、Ｐ＋領域１とＮ＋領域６との接合が順バイアスになる。その結果、Ｎ＋領域６からＰ＋領域１に電子が注入される。なお、図１１において、破線の矢印は、電子の動きを示している。
次に、Ｐ＋領域１に注入された電子の一部が、Ｎ−領域２に入り、Ｎ−領域２に、電子が蓄積される。その結果、Ｎ−領域２の電位が、Ｐ＋領域３の電位より低くなり、Ｐ＋領域３とＮ−領域２との接合が順バイアスになり、正孔がＮ−領域２に注入される。なお、図１１において、一点鎖線の矢印は、正孔の動きを示している。
次に、Ｎ−領域２に注入された正孔の一部が、Ｐ＋領域１に入り、Ｎ＋領域６からＰ＋領域１への電子の注入が促進される。
以上の作用が繰り返されることで電子及び正孔のＮ−領域２への注入が増幅され、最終的には、Ｐ＋領域３と、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域６とを有するゲート機構部分（補助サイリスタ）がオン状態（導通状態）になる。
次に、Ｐ＋領域３と、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域５とを有するサイリスタＴＹ２（主サイリスタ）が、ゲート機構部分（補助サイリスタ）が近接しているため、電子及び正孔の注入動作がサイリスタＴＹ２に波及して、サイリスタＴＹ２が、オン状態（導通状態）になる。なお、本実施形態による半導体装置１００では、Ｐ＋＋領域８が、Ｐ＋領域３より高い不純物濃度であるため、第２電極Ｔ２のオーミック性を向上させることができる。そのため、サイリスタＴＹ２のオン電圧を低減させることができる。
また、図１２に示すように、ゲートトリガ電流のＩＩモードにおける半導体装置１００の等価回路は、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域５とにより構成されるＮＰＮトランジスタ（トランジスタＴＲ１）と、Ｐ＋領域３と、Ｎ−領域２と、Ｐ＋領域１とにより構成されるＰＮＰトランジスタ（トランジスタＴＲ２）と、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域６とにより構成されるＮＰＮトランジスタ（トランジスタＴＲ３）とを有している。また、トランジスタＴＲ１のベース端子と、トランジスタＴＲ２のコレクタ端子とが接続されており、トランジスタＴＲ２のベース端子と、トランジスタＴＲ１のコレクタ端子と、トランジスタＴＲ３のコレクタ端子とが接続されている。また、トランジスタＴＲ１のエミッタ端子が、第１電極Ｔ１に接続され、トランジスタＴＲ２のエミッタ端子が、第２電極Ｔ２に接続され、トランジスタＴＲ３のベース端子が、第１電極Ｔ１に接続され、エミッタ端子が、ゲート電極Ｇに接続されている。
図１２に示す等価回路によれば、ゲート電極Ｇに（−）電圧が印加されると、第１電極Ｔ１からゲート電極Ｇにゲートトリガ電流が流れる。すなわち、トランジスタＴＲ３のベース電流が流れることになり、トランジスタＴＲ３のコレクタ電流が流れ始める。そうすることにより、トランジスタＴＲ２のベース電流が流れることになり、トランジスタＴＲ２のコレクタ電流が流れ始める。さらに、トランジスタＴＲ１のベース電流が流れることになり、トランジスタＴＲ１のコレクタ電流が流れ始める。トランジスタＴＲ１のコレクタ電流はトランジスタＴＲ２のベース電流になることから、２つのトランジスタが互いに増幅しあい、やがてオン状態（導通状態）となる。これにより、第１電極Ｔ１と第２電極Ｔ２との間が導通状態になり、第２電極Ｔ２から第１電極Ｔ１に電流が流れる。
なお、本実施形態による半導体装置１００では、ゲート電極Ｇの部分（例えば、Ｎ＋領域６の周辺部）に、Ｐ＋＋領域７がないため、トランジスタＴＲ３のｈＦＥ（コレクタ電流の直流電流増幅率）が低下することがない。そのため、本実施形態による半導体装置１００は、ＩＩモードにおけるゲートトリガ電流の上昇を抑制することができる。
次に、図１３は、本実施形態による半導体装置１００のＩＩＩモードの動作を説明する図である。また、図１４は、本実施形態における半導体装置１００のＩＩＩモードの等価回路を示す図である。なお、図１４に示す等価回路は、半導体装置１００の断面構造に重ねて記載している。
図１３に示すように、ゲートトリガ電流のＩＩＩモードにおいて、第１電極がグランドに接続され、第２電極Ｔ２に（−）電圧が印加され、ゲート電極Ｇに（−）電圧が印加される。ここで、（−）電圧は、グランド（第１電極Ｔ１）よりも低い電圧（例えば、負電圧）である。
ゲート電極Ｇに（−）電圧が印加されることにより、第１電極Ｔ１からゲート電極Ｇにゲートトリガ電流が流れる。これにより、Ｐ＋領域１において、横方向（表面Ｆ１と平行な方向）の抵抗による電圧降下が発生し、Ｐ＋領域１とＮ＋領域６との接合が順バイアスになる。その結果、Ｎ＋領域６からＰ＋領域１に電子が注入される。なお、図１３において、破線の矢印は、電子の動きを示している。
次に、Ｐ＋領域１に注入された電子の一部が、Ｎ−領域２に入り、Ｎ−領域２に、電子が蓄積される。その結果、Ｎ−領域２の電位が、Ｐ＋領域１の電位より低くなり、Ｐ＋領域１とＮ−領域２との接合が順バイアスになり、正孔がＮ−領域２に注入される。なお、図１３において、一点鎖線の矢印は、正孔の動きを示している。
次に、Ｎ−領域２に注入された正孔の一部が、Ｐ＋領域３及びＰ＋＋領域８を通って第２電極Ｔ２に至る。その結果、Ｐ＋領域３に電圧降下が発生し、Ｎ＋領域４とＰ＋領域３との接合が順バイアスになり、Ｎ＋領域４からＰ＋領域３に電子が注入される。また、Ｐ＋領域３に注入された電子の一部が、Ｎ−領域２に入り、Ｎ＋領域６と、Ｐ＋領域１と、Ｎ−領域２と、Ｐ＋領域３と、Ｎ＋領域４との５つの領域が導通状態になる。
次に、Ｐ＋領域１と、Ｎ−領域２と、Ｐ＋領域３と、Ｎ＋領域４とのサイリスタＴＹ１（主サイリスタ）の部分は、上述した５つの導通部分と近接しているため、電子及び正孔の注入動作がサイリスタＴＹ１に波及して、サイリスタＴＹ１が、オン状態（導通状態）になる。なお、本実施形態による半導体装置１００では、Ｐ＋＋領域７が、Ｐ＋領域１より高い不純物濃度であるため、第１電極Ｔ１のオーミック性を向上させることができる。そのため、サイリスタＴＹ１のオン電圧を低減させることができる。
また、図１４に示すように、ゲートトリガ電流のＩＩＩモードにおける半導体装置１００の等価回路は、Ｎ−領域２と、Ｐ＋領域１と、Ｎ＋領域６とにより構成されるＮＰＮトランジスタ（トランジスタＴＲ３）と、Ｎ−領域２と、Ｐ＋領域３と、Ｎ＋領域４とにより構成されるＮＰＮトランジスタ（トランジスタＴＲ４）と、Ｐ＋領域１と、Ｎ−領域２と、Ｐ＋領域３とにより構成されるＰＮＰトランジスタ（トランジスタＴＲ５）とを有している。また、トランジスタＴＲ３のベース端子と、トランジスタＴＲ５のエミッタ端子と、第１電極Ｔ１とが接続されており、トランジスタＴＲ５のベース端子と、トランジスタＴＲ３のコレクタ端子と、トランジスタＴＲ４のコレクタ端子とが接続されている。また、トランジスタＴＲ４のベース端子と、トランジスタＴＲ５のコレクタ端子とが接続されている。また、トランジスタＴＲ３のエミッタ端子が、ゲート電極Ｇに接続されており、トランジスタＴＲ４のエミッタ端子が、第２電極Ｔ２に接続されている。
図１４に示す等価回路によれば、ゲート電極Ｇに（−）電圧が印加されると、第１電極Ｔ１からゲート電極Ｇにゲートトリガ電流が流れる。すなわち、トランジスタＴＲ３のベース電流が流れることになり、トランジスタＴＲ３のコレクタ電流が流れ始める。そうすることにより、トランジスタＴＲ５のベース電流が流れることになり、トランジスタＴＲ５のコレクタ電流が流れ始める。さらに、トランジスタＴＲ４のベース電流が流れることになり、トランジスタＴＲ４のコレクタ電流が流れ始める。トランジスタＴＲ４のコレクタ電流はトランジスタＴＲ５のベース電流になることから、２つのトランジスタが互いに増幅しあい、やがてオン状態（導通状態）となる。これにより、第１電極Ｔ１と第２電極Ｔ２との間が導通状態になり、第１電極Ｔ１から第２電極Ｔ２に電流が流れる。
なお、本実施形態による半導体装置１００では、ゲート電極Ｇの部分（例えば、Ｎ＋領域６の周辺部）に、Ｐ＋＋領域７がないため、トランジスタＴＲ３のｈＦＥが低下することがない。そのため、本実施形態による半導体装置１００は、ＩＩＩモードにおけるゲートトリガ電流の上昇を抑制することができる。
次に、図１５を参照して、本実施形態による半導体装置１００のゲートトリガ電流の特性について説明する。
図１５は、本実施形態における半導体装置１００のゲートトリガ電流の特性を示す図である。
この図に示すグラフは、縦軸がゲートトリガ電流を示し、横軸は、動作モード（Ｉモード、ＩＩモード、及びＩＩＩモード）を示している。また、波形Ｗ１は、比較のために、特許文献１に記載の従来技術におけるゲートトリガ電流の特性を示している。また、波形Ｗ２は、本実施形態による半導体装置１００のゲートトリガ電流の特性を示している。
従来技術による半導体装置では、ゲート電極Ｇの部分（例えば、Ｎ＋領域６の周辺部）に、不純物濃度がＰ＋領域１よりも高いＰ＋＋領域が存在するため、上述したトランジスタＴＲ３のｈＦＥが低下する。そのため、従来技術による半導体装置では、図１５の波形Ｗ１に示すように、ＩＩモード及びＩＩＩモードのゲートトリガ電流が、Ｉモードに比べて高くなるというアンバランスが生じる。
これに対して、本実施形態による半導体装置１００では、ゲート電極Ｇの部分（例えば、Ｎ＋領域６の周辺部）に、不純物濃度がＰ＋領域１よりも高いＰ＋＋領域７が存在しないため、上述したトランジスタＴＲ３のｈＦＥが低下することがない。そのため、本実施形態による半導体装置１００では、図１５の波形Ｗ２に示すように、ＩＩモード及びＩＩＩモードのゲートトリガ電流が、Ｉモードに比べて高くなることを抑制することができる。
以上説明したように、本実施形態による半導体装置１００は、サイリスタＴＹ１（第１サイリスタ）と、サイリスタＴＹ２（第２サイリスタ）と、Ｎ＋領域６（第６領域）と、ゲート電極Ｇと、Ｐ＋＋領域７（第７領域）と、Ｐ＋＋領域８（第８領域）とを備えている。サイリスタＴＹ１は、表面Ｆ１（第１面）及び表面Ｆ１とは反対側の裏面Ｆ２（第２面）を有する半導体基板ＷＦの表面Ｆ１側から裏面Ｆ２に対して、ｐ型半導体（第１導電型）のＰ＋領域１（第１領域）と、ｎ型半導体（第２導電型）のＮ−領域２（第２領域）と、ｐ型半導体のＰ＋領域３（第３領域）と、ｎ型半導体のＮ＋領域４（第４領域）とが順に接合されている。サイリスタＴＹ１は、Ｐ＋領域１と電気的に接続されて表面Ｆ１に形成された第１電極Ｔ１から、Ｎ＋領域４と電気的に接続されて裏面Ｆ２に形成された第２電極Ｔ２に電流が流れる。また、サイリスタＴＹ２は、裏面Ｆ２側から表面Ｆ１に対して、Ｐ＋領域３とＮ−領域２とＰ＋領域１と、Ｐ＋領域１に内包されて表面Ｆ１に接して形成されたｎ型半導体のＮ＋領域５（第５領域）とが順に接合されており、第２電極Ｔ２から、Ｎ＋領域５と電気的に接続された第１電極Ｔ１に電流が流れる。Ｎ＋領域６は、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域５と分離されて形成されたｎ型半導体の領域である。ゲート電極Ｇは、Ｐ＋領域１及びＮ＋領域６を電気的に接続させて表面Ｆ１に形成された電極である。Ｐ＋＋領域７は、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域６と分離されて形成されているとともに、第１電極Ｔ１によってＮ＋領域５と電気的に接続され、Ｐ＋領域１より不純物濃度が高いｐ型半導体の領域である。そして、Ｐ＋＋領域８は、Ｐ＋領域３の裏面Ｆ２側及びＮ＋領域４に接し、且つ、裏面Ｆ２に接して形成されており、第２電極Ｔ２によってＮ＋領域４と電気的に接続され、Ｐ＋領域３より不純物濃度が高いｐ型半導体の領域である。
これにより、本実施形態による半導体装置１００には、Ｐ＋領域１に、ゲート電極Ｇと電気的に接続するＮ＋領域６と分離させて、Ｐ＋領域１より不純物濃度が高いＰ＋＋領域７が形成されており、当該Ｐ＋＋領域７は、第１電極Ｔ１が電気的に接続されている。また、半導体装置１００には、Ｐ＋領域３の裏面Ｆ２側及びＮ＋領域４に接し、且つ、裏面Ｆ２に接してＰ＋領域３より不純物濃度が高いＰ＋＋領域８が形成されており、当該Ｐ＋＋領域８は、第２電極Ｔ２によってＮ＋領域４と電気的に接続されている。Ｐ＋＋領域７は、Ｐ＋領域１より不純物濃度が高いため、第１電極Ｔ１のオーミック性が向上し、Ｐ＋＋領域８は、Ｐ＋領域３より不純物濃度が高いため、第２電極Ｔ２のオーミック性が向上する。そのため、本実施形態による半導体装置１００は、サイリスタＴＹ１及びサイリスタＴＹ２のオン電圧を低下させることができる。
また、Ｐ＋＋領域７は、ゲート電極Ｇと接続するＮ＋領域６と分離させて形成されているため、内部トランジスタ（上述したトランジスタＴＲ３）のｈＦＥを低下させることがない。そのため、本実施形態による半導体装置１００は、ゲートトリガ電流のトリガモード間のアンバランスを低減することができる（ＩＩモード及びＩＩＩモードのゲートトリガ電流がＩモード程度まで低減できる）。よって、本実施形態による半導体装置１００は、オン電圧を低下させつつ、ゲートトリガ電流のトリガモード間のアンバランスを低減することができる（上述した図１５参照）。
また、本実施形態による半導体装置１００では、Ｐ＋＋領域７及びＰ＋＋領域８が形成されることにより、耐圧を決定するＰ＋領域１とＮ−領域２との不純物濃度及び濃度勾配、ならびにＰ＋領域３とＮ−領域２との不純物濃度及び濃度勾配は変化しない。そのため、本実施形態による半導体装置１００は、Ｐ＋領域１及びＮ−領域２と、Ｐ＋領域３及びＮ−領域２とにより所定の耐圧を確保することができる。すなわち、本実施形態による半導体装置１００では、サイリスタＴＹ１及びサイリスタＴＹ２の耐圧を確保しつつ、オン電圧を低下させることができる。
また、本実施形態では、Ｎ＋領域４とＮ＋領域５とは、表面Ｆ１及び裏面Ｆ２に直交する直線上で重ならないように、表面Ｆ１及び裏面Ｆ２に平行する方向に所定の距離ΔＤを離して形成されている。そして、所定の距離ΔＤは、サイリスタＴＹ１とサイリスタＴＹ２とが、互いに反対の方向のサイリスタに電流が流れている間に、当該電流が流れていないサイリスタの電流経路に存在する残留キャリアが消滅するように定められている。
これにより、本実施形態による半導体装置１００は、所定の距離ΔＤを確保することにより、サイリスタＴＹ１の電流経路とサイリスタＴＹ２の電流経路とを分離して、残留キャリアを残留させにくくすることができる。すなわち、本実施形態による半導体装置１００は、所定の距離ΔＤを確保することにより、サイリスタＴＹ１とサイリスタＴＹ２とが、互いに反対の方向のサイリスタに電流が流れている間に、当該電流が流れていないサイリスタの電流経路に存在する残留キャリアが消滅し、（ｄｖ／ｄｔ）ｃの耐量を向上させることができる。よって、本実施形態による半導体装置１００は、サイリスタＴＹ１とサイリスタＴＹ２とを交互に導通状態にする転流の失敗を抑制することができる。
なお、（ｄｖ／ｄｔ）ｃとは、指定のオン電流を流している状態から指定の電流減少率で減少し電流を逆転させ、先の通電方向とは逆の指定電圧を加えたときに、逆方向の導通を起こさない最大のオフ電圧上昇率であり、例えば、双方向における値のうちの小さい値である。
また、本実施形態では、Ｐ＋＋領域７は、表面Ｆ１のうち、ゲート電極Ｇに接する部分を含まないように形成されている。
これにより、Ｐ＋＋領域７がゲート電極Ｇに接する部分を含まないため、本実施形態による半導体装置１００は、上述したトランジスタＴＲ３のｈＦＥの低下を抑制することができる。
また、本実施形態では、Ｐ＋＋領域７は、表面Ｆ１からｐ型半導体の不純物を拡散させて形成された領域であり、Ｐ＋＋領域８は、裏面Ｆ２からｐ型半導体の不純物を拡散させて形成された領域である。そして、Ｐ＋＋領域７と、Ｐ＋＋領域８とは、同時にｐ型半導体の不純物を拡散させて形成された領域である。
これにより、本実施形態による半導体装置１００は、Ｐ＋＋領域７及びＰ＋＋領域８の形成時間（形成期間）を短縮することができる。
また、本実施形態による半導体装置の製造方法は、上述したサイリスタＴＹ１と、サイリスタＴＹ２と、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域５と分離されて形成されたｎ型半導体のＮ＋領域６と、Ｐ＋領域１及びＮ＋領域６を電気的に接続させて表面Ｆ１に形成されたゲート電極Ｇとを有する半導体装置１００の製造方法であって、第１の工程と、第２の工程とを含んでいる。この半導体装置１００の製造方法は、第１の工程において、第１電極Ｔ１によってＮ＋領域５と電気的に接続されるＰ＋＋領域７であって、Ｐ＋領域１より不純物濃度が高いｐ型半導体のＰ＋＋領域７を、Ｐ＋領域１に内包されて表面Ｆ１に接して、且つ、Ｎ＋領域６と分離させて形成する。また、この半導体装置１００の製造方法は、第２の工程において、第２電極Ｔ２によってＮ＋領域４と電気的に接続されるＰ＋＋領域８であって、Ｐ＋領域３より不純物濃度が高いｐ型半導体のＰ＋＋領域８を、Ｐ＋領域３の裏面Ｆ２側及びＮ＋領域４に接し、且つ、裏面Ｆ２に接して形成する。
これにより、本実施形態による半導体装置１００の製造方法は、上述した半導体装置１００と同様の効果を奏する。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、図３に示す製造工程において、各領域を不純物の拡散により形成する場合に、表面Ｆ１と裏面Ｆ２との両面から同時に拡散させる例を説明したが、片面ごとに拡散させるようにしてもよい。例えば、Ｐ＋＋領域（７、８）の形成工程（ステップＳ１０３の工程）は、Ｐ＋＋領域を形成する第１の工程と、Ｐ＋＋領域８を形成する第２の工程とに分けて実行されてもよい。また、第１の工程と、第２の工程とを分けて実行した場合には、第１の工程と、第２の工程とのいずれが先に実行されてもよい。
また、上記の実施形態において、Ｎ＋領域５とＮ＋領域６とを同時に形成する例を説明したが、Ｎ＋領域５とＮ＋領域６とを個別に形成するようにしてもよい。また、Ｎ＋領域５とＮ＋領域６とは、異なる不純物濃度であってもよいし、Ｚ軸方向に異なる深さの領域であってもよい。
また、上記の実施形態において、Ｐ＋＋領域７は、Ｎ＋領域５に接しないように形成されている例を説明したが、これに限定されるものではなく、Ｎ＋領域５に接してＰ＋＋領域７が形成されていてもよい。すなわち、上述した所定の距離ΔＤの間に、Ｐ＋＋領域７が形成されるようにしてもよい。
また、上記の実施形態において、第１の導電型をｐ型半導体、第２の導電型をｎ型半導体として説明したが、第１の導電型をｎ型半導体、第２の導電型をｐ型半導体としてもよい。
１、３ Ｐ＋領域
２ Ｎ−領域
４、５、６ Ｎ＋領域
７、８ Ｐ＋＋領域
９ ＩＳＯ部
１００ 半導体装置
Ｆ１ 表面
Ｆ２ 裏面
Ｇ ゲート電極
Ｔ１ 第１電極
Ｔ２ 第２電極
ＰＶ 絶縁膜
ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５ トランジスタ
ＴＹ１、ＴＹ２ サイリスタ
ＷＦ 半導体基板

Claims (5)

  1. 第１面及び前記第１面とは反対側の第２面を有する半導体基板の前記第１面側から前記第２面に対して、第１導電型の第１領域と、第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とが順に接合されており、前記第１領域と電気的に接続されて前記第１面に形成された第１電極から、前記第４領域と電気的に接続されて前記第２面に形成された第２電極に電流が流れる第１サイリスタと、
    前記第２面側から前記第１面に対して、前記第３領域と前記第２領域と前記第１領域と、前記第１領域に内包されて前記第１面に接して形成された前記第２導電型の第５領域とが順に接合されており、前記第２電極から、前記第５領域と電気的に接続された前記第１電極に電流が流れる第２サイリスタと、
    前記第１領域に内包されて前記第１面に接して、且つ、前記第５領域と分離されて形成された前記第２導電型の第６領域と、
    前記第１領域及び前記第６領域を電気的に接続させて前記第１面に形成されたゲート電極と、
    前記第１領域に内包されて前記第１面に接して、且つ、前記第６領域と分離されて形成されているとともに、前記第１電極によって前記第５領域と電気的に接続され、前記第１領域より不純物濃度が高い前記第１導電型の第７領域と、
    前記第３領域の前記第２面側及び前記第４領域に接し、且つ、前記第２面に接して形成されており、前記第２電極によって前記第４領域と電気的に接続され、前記第３領域より不純物濃度が高い前記第１導電型の第８領域と
    を備えることを特徴とする半導体装置。
  2. 前記第４領域と前記第５領域とは、前記第１面及び前記第２面に直交する直線上で重ならないように、前記第１面及び前記第２面に平行する方向に所定の距離を離して形成されており、
    前記所定の距離は、前記第１サイリスタと前記第２サイリスタとが、互いに反対の方向のサイリスタに電流が流れている間に、当該電流が流れていないサイリスタの電流経路に存在する残留キャリアが消滅するように定められている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第７領域は、前記第１面のうち、前記ゲート電極に接する部分を含まないように形成されている
    ことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記第７領域は、前記第１面から前記第１導電型の不純物を拡散させて形成された領域であり、
    前記第８領域は、前記第２面から前記第１導電型の不純物を拡散させて形成された領域であり、
    前記第７領域と、前記第８領域とは、同時に前記第１導電型の不純物を拡散させて形成された領域である
    ことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 第１面及び前記第１面とは反対側の第２面を有する半導体基板の前記第１面側から前記第２面に対して、第１導電型の第１領域と、第２導電型の第２領域と、前記第１導電型の第３領域と、前記第２導電型の第４領域とが順に接合されており、前記第１領域と電気的に接続されて前記第１面に形成された第１電極から、前記第４領域と電気的に接続されて前記第２面に形成された第２電極に電流が流れる第１サイリスタと、
    前記第２面側から前記第１面に対して、前記第３領域と前記第２領域と前記第１領域と、前記第１領域に内包されて前記第１面に接して形成された前記第２導電型の第５領域とが順に接合されており、前記第２電極から、前記第５領域と電気的に接続された前記第１電極に電流が流れる第２サイリスタと、
    前記第１領域に内包されて前記第１面に接して、且つ、前記第５領域と分離されて形成された前記第２導電型の第６領域と、
    前記第１領域及び前記第６領域を電気的に接続させて前記第１面に形成されたゲート電極と
    を有する半導体装置の製造方法であって、
    前記第１電極によって前記第５領域と電気的に接続される第７領域であって、前記第１領域より不純物濃度が高い前記第１導電型の第７領域を、前記第１領域に内包されて前記第１面に接して、且つ、前記第６領域と分離させて形成する第１の工程と、
    前記第２電極によって前記第４領域と電気的に接続される第８領域であって、前記第３領域より不純物濃度が高い前記第１導電型の第８領域を、前記第３領域の前記第２面側及び前記第４領域に接し、且つ、前記第２面に接して形成する第２の工程と
    を含むことを特徴とする半導体装置の製造方法。
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