JP5405029B2 - トライアック - Google Patents
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Description
図1は、本発明の実施の形態1によるトライアック100の一構成例を示した平面図である。図2は、A−A切断線によって、図1のトライアック100を切断した場合の断面図である。このトライアック100を従来のトライアック102と比較すれば、その平面レイアウトが異なっている。特に、n型半導体層41及び42の平面形状がそれぞれ線対称である点で異なっている。
図7は、本発明の実施の形態2によるトライアック101の一構成例を示した平面図であり、図中の(a)は、トライアック101の平面図、(b)は、D−D切断線による断面図が示されている。このトライアック101を図1及び図2のトライアック100(実施の形態1)と比較すれば、n型半導体層41,42に多数の小孔61,62がそれぞれ形成されている点で異なっている。
11 メサ溝
13 メサ領域
30,31 p型半導体層
41〜43 n型半導体層
51,52 局所領域
61,62 小孔
100〜102 トライアック
d 所定間隔
J1〜J5 pn接合
T1,T2 主端子
Tg ゲート端子
Claims (2)
- 第1導電型の半導体基板の両主面から不純物を拡散して形成された第2導電型からなる第1半導体層及び第2半導体層と、
第1半導体層の表面から不純物を選択的に拡散し、互いに重複しないように形成された第1導電型の第3半導体層及び第4半導体層と、
第2半導体層の表面から不純物を選択的に拡散し、第3半導体層と重複しない平面領域に形成された第1導電型の第5半導体層と、
第1及び第3半導体層上に形成された第1主端子と、
第1及び第4半導体層上に形成されたゲート端子と、
第2及び第5半導体層上に形成された第2主端子とを備え、
第3及び第5半導体層が、対称形となる平面領域にそれぞれ形成され、
第5半導体層が、第3及び第4半導体層によって取り囲まれるように形成されていることを特徴とするトライアック。 - 第5半導体層が、略正方形の領域として形成され、
第4半導体層が、第5半導体層の対角線上に形成され、
第3半導体層が、上記対角線について対称となる形状からなることを特徴とする請求項1に記載のトライアック。
Priority Applications (1)
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JP2008045041A JP5405029B2 (ja) | 2008-02-26 | 2008-02-26 | トライアック |
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JP2008045041A JP5405029B2 (ja) | 2008-02-26 | 2008-02-26 | トライアック |
Publications (2)
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JP2009206193A JP2009206193A (ja) | 2009-09-10 |
JP5405029B2 true JP5405029B2 (ja) | 2014-02-05 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008045041A Active JP5405029B2 (ja) | 2008-02-26 | 2008-02-26 | トライアック |
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JP (1) | JP5405029B2 (ja) |
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2008
- 2008-02-26 JP JP2008045041A patent/JP5405029B2/ja active Active
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